JPH0373891B2 - - Google Patents
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- Publication number
- JPH0373891B2 JPH0373891B2 JP57112996A JP11299682A JPH0373891B2 JP H0373891 B2 JPH0373891 B2 JP H0373891B2 JP 57112996 A JP57112996 A JP 57112996A JP 11299682 A JP11299682 A JP 11299682A JP H0373891 B2 JPH0373891 B2 JP H0373891B2
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- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- chip select
- memory device
- semiconductor memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
- G06F1/26—Power supply means, e.g. regulation thereof
- G06F1/30—Means for acting in the event of power-supply failure or interruption, e.g. power-supply fluctuations
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- General Engineering & Computer Science (AREA)
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- Direct Current Feeding And Distribution (AREA)
- Power Sources (AREA)
- Static Random-Access Memory (AREA)
- Stand-By Power Supply Arrangements (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明は、半導体記憶装置に関し、特に非常時
用電源によりバツクアツプされ得る相補型半導体
記憶装置に関する。
用電源によりバツクアツプされ得る相補型半導体
記憶装置に関する。
(2) 従来技術と問題点
従来形の、非常時用電源によりバツクアツプさ
れるように構成された半導体記憶装置が第１図に
示される。第１図の半導体記憶装置MEMの電源
端子VSにはダイオードD1，D2を介して二つの電
源、すなわち通常時の電源Vcc1（例えば5V）と非
常時用電源Vcc2（例えば2.2V）とが接続される。
記憶装置MEMの外部において通常時の電源Vcc1
の低下を検出する回路DTが設けられており、こ
の検出回路DTの出力は、メモリ全体を制御する
外部クロツク信号（例えばチツプセレクト信号
CS）とともにオアゲート回路ORに入力され、オ
アゲート路ORの出力は、記憶装置MEMのメモ
リ制御端子MSに入力される。
れるように構成された半導体記憶装置が第１図に
示される。第１図の半導体記憶装置MEMの電源
端子VSにはダイオードD1，D2を介して二つの電
源、すなわち通常時の電源Vcc1（例えば5V）と非
常時用電源Vcc2（例えば2.2V）とが接続される。
記憶装置MEMの外部において通常時の電源Vcc1
の低下を検出する回路DTが設けられており、こ
の検出回路DTの出力は、メモリ全体を制御する
外部クロツク信号（例えばチツプセレクト信号
CS）とともにオアゲート回路ORに入力され、オ
アゲート路ORの出力は、記憶装置MEMのメモ
リ制御端子MSに入力される。
第１図の回路において、通常の動作時には点
の電圧が電源Vcc2の出力電圧より大であるためダ
イオードD2はカツトオフしており、電源Vcc1から
の電源電流により動作している。次に何んらかの
原因により電源Vcc1の出力電圧が低下するとダイ
オードD2がオンとなり電池等より成る非常時用
電源Vcc2の出力電圧が供給されはじめると同時に
電源低下検出回路DTからの出力はハイレベルと
なり、オアゲート回路ORの出力はチツプセレク
ト信号にかかわらずハイレベルとなりメモリが静
止状態になる。従つて、メモリのデータは電源電
圧Vcc1の低下時においても破壊されることなく保
持される。
の電圧が電源Vcc2の出力電圧より大であるためダ
イオードD2はカツトオフしており、電源Vcc1から
の電源電流により動作している。次に何んらかの
原因により電源Vcc1の出力電圧が低下するとダイ
オードD2がオンとなり電池等より成る非常時用
電源Vcc2の出力電圧が供給されはじめると同時に
電源低下検出回路DTからの出力はハイレベルと
なり、オアゲート回路ORの出力はチツプセレク
ト信号にかかわらずハイレベルとなりメモリが静
止状態になる。従つて、メモリのデータは電源電
圧Vcc1の低下時においても破壊されることなく保
持される。
ところで、第１図に示される回路においては、
半導体記憶装置MEMの外部にダイオード、オア
ゲート回路、電源低下検出回路等を設ける必要が
あり、それだけ回路設計および回路構成が複雑化
するという問題点がある。
半導体記憶装置MEMの外部にダイオード、オア
ゲート回路、電源低下検出回路等を設ける必要が
あり、それだけ回路設計および回路構成が複雑化
するという問題点がある。
(3) 発明の目的
本発明の目的は、前記の従来形の問題点にかん
がみ、半導体記憶装置において、電源端子として
通常時用および非常時用の二つの端子を設け、外
部に特別の回路を設けることなしで通常時用電源
電圧の低下時におけるメモリのバツクアツプ保持
が行われるようにすることにある。
がみ、半導体記憶装置において、電源端子として
通常時用および非常時用の二つの端子を設け、外
部に特別の回路を設けることなしで通常時用電源
電圧の低下時におけるメモリのバツクアツプ保持
が行われるようにすることにある。
(4) 発明の構成
本発明においては、通常時用電源端子と、非常
時用電源端子と、前記通常時用電源端子に印加さ
れる電圧の低下を検出する電源電圧低下検出回路
と、前記検出に応答して、内部電源電圧として、
前記通常時用電源端子に印加される電源電圧にか
えて、前記非常時用電源端子に印加される電源電
圧を供給する電源電圧供給回路と、半導体記憶装
置の動作・静止状態の切り換え制御を行うための
チツプセレクト信号が外部から入力されるチツプ
セレクト信号端子と、前記チツプセレクト信号入
力用の初段インバータと、前記検出に応答して、
前記内部電源電圧の前記初段インバータへの供給
を遮断する第１のトランジスタ及び前記初段イン
バータの出力レベルを半導体記憶装置が静止状態
となるように固定する第２のトランジスタを具備
する制御信号発生回路とを有し、前記制御信号発
生回路は、前記電源電圧低下検出回路が電圧の低
下を検出しないときは、前記外部から入力される
チツプセレクト信号に応答して半導体記憶装置の
前記動作・静止状態の切り換えを行い、前記電源
電圧低下検出回路が電圧の低下を検出したとき
は、前記外部から入力されるチツプセレクト信号
の状態にかかわらず半導体記憶装置を静止状態に
保持することを特徴とする半導体記憶装置が提供
される。
時用電源端子と、前記通常時用電源端子に印加さ
れる電圧の低下を検出する電源電圧低下検出回路
と、前記検出に応答して、内部電源電圧として、
前記通常時用電源端子に印加される電源電圧にか
えて、前記非常時用電源端子に印加される電源電
圧を供給する電源電圧供給回路と、半導体記憶装
置の動作・静止状態の切り換え制御を行うための
チツプセレクト信号が外部から入力されるチツプ
セレクト信号端子と、前記チツプセレクト信号入
力用の初段インバータと、前記検出に応答して、
前記内部電源電圧の前記初段インバータへの供給
を遮断する第１のトランジスタ及び前記初段イン
バータの出力レベルを半導体記憶装置が静止状態
となるように固定する第２のトランジスタを具備
する制御信号発生回路とを有し、前記制御信号発
生回路は、前記電源電圧低下検出回路が電圧の低
下を検出しないときは、前記外部から入力される
チツプセレクト信号に応答して半導体記憶装置の
前記動作・静止状態の切り換えを行い、前記電源
電圧低下検出回路が電圧の低下を検出したとき
は、前記外部から入力されるチツプセレクト信号
の状態にかかわらず半導体記憶装置を静止状態に
保持することを特徴とする半導体記憶装置が提供
される。
(5) 発明の実施例
本発明の一実施例としての半導体記憶装置が第
２図に示される。第２図の半導体記憶装置におい
ては、２つの電源端子VS1およびVS2に通常用電
源Vcc1および非常用電源Vcc2がそれぞれ接続され
る。電源端子VS1およびVS2は、集積回路の内部
においてダイオードＤ１およびＤ２を介して接続
点Ｎ１に接続される。接続点Ｎ１からの電源線
は、集積回路内の各回路に接続される。
２図に示される。第２図の半導体記憶装置におい
ては、２つの電源端子VS1およびVS2に通常用電
源Vcc1および非常用電源Vcc2がそれぞれ接続され
る。電源端子VS1およびVS2は、集積回路の内部
においてダイオードＤ１およびＤ２を介して接続
点Ｎ１に接続される。接続点Ｎ１からの電源線
は、集積回路内の各回路に接続される。
第２図の半導体記憶装置にはまた、通常用電源
Vcc1の電圧低下を検出する回路DTが内蔵されて
いる。電源電圧低下検出回路DTは、接続点Ｎ１
と接地の間に接続される相補型MOSインバータ
I1から構成され、電源Vcc1の出力電圧が入力され
る。メモリ全体を制御する外部クロツク信号（例
えばチツプセレクト信号）は、端子MSを介し
て、制御信号発生回路CSに入力される。制御信
号発生回路CSは、第２図に示されるように相補
型MOSインバータI2，I3から構成され、インバー
タI2を構成するＰチヤンネルトランジスタT4のソ
ースと接続点N1との間にＰチヤンネルMOSトラ
ンジスタT3が接続され、第２のインバータの出
力と接地の間にＮチヤンネルMOSトランジスタ
がT6接続される。前記のＰチヤンネルおよびＮ
チヤンネルMOSトランジスタのゲートにはそれ
ぞれ電圧低下検出回路DTの出力が接続される。
Vcc1の電圧低下を検出する回路DTが内蔵されて
いる。電源電圧低下検出回路DTは、接続点Ｎ１
と接地の間に接続される相補型MOSインバータ
I1から構成され、電源Vcc1の出力電圧が入力され
る。メモリ全体を制御する外部クロツク信号（例
えばチツプセレクト信号）は、端子MSを介し
て、制御信号発生回路CSに入力される。制御信
号発生回路CSは、第２図に示されるように相補
型MOSインバータI2，I3から構成され、インバー
タI2を構成するＰチヤンネルトランジスタT4のソ
ースと接続点N1との間にＰチヤンネルMOSトラ
ンジスタT3が接続され、第２のインバータの出
力と接地の間にＮチヤンネルMOSトランジスタ
がT6接続される。前記のＰチヤンネルおよびＮ
チヤンネルMOSトランジスタのゲートにはそれ
ぞれ電圧低下検出回路DTの出力が接続される。
第２図の半導体記憶装置においては、通常動作
時ダイオードD2に逆バイアスがかかる様に電源
端子VS1に通常様電源Vcc1が接続され電源端子
VS2に非常様電源Vcc2が接続される。従つて電源
Vcc1が正常な時には、インバータI1の入力はハイ
レベルであるので、その出力はローレベルとなり
ＰチヤンネルトランジスタT3はオン、Ｎチヤン
ネルトランジスタT6はオフとなる。従つてメモ
リMEMはチツプセレクト信号に応じて動作す
る。一方、何んらかの原因により電源Vcc1の出力
電圧が低下すると、ダイオードD2が導通して非
常用電源Vcc2より電圧が供給される。この時端子
VS1の電位はローレベルとなるのでインバータI1
の出力はハイレベルとなり、MOSトランジスタ
T3がオフとなつてインバータI2が非動作状態とな
り、またMOSトランジスタT6がオンとなつてイ
ンバータI3の入力がローレベルとなる。従つてイ
ンバータI3の出力はチツプセレクト信号にか
かわらず、ハイレベルに固定されてメモリ全体が
静止状態になり、メモリのデータは破壊されるこ
となく保持される。
時ダイオードD2に逆バイアスがかかる様に電源
端子VS1に通常様電源Vcc1が接続され電源端子
VS2に非常様電源Vcc2が接続される。従つて電源
Vcc1が正常な時には、インバータI1の入力はハイ
レベルであるので、その出力はローレベルとなり
ＰチヤンネルトランジスタT3はオン、Ｎチヤン
ネルトランジスタT6はオフとなる。従つてメモ
リMEMはチツプセレクト信号に応じて動作す
る。一方、何んらかの原因により電源Vcc1の出力
電圧が低下すると、ダイオードD2が導通して非
常用電源Vcc2より電圧が供給される。この時端子
VS1の電位はローレベルとなるのでインバータI1
の出力はハイレベルとなり、MOSトランジスタ
T3がオフとなつてインバータI2が非動作状態とな
り、またMOSトランジスタT6がオンとなつてイ
ンバータI3の入力がローレベルとなる。従つてイ
ンバータI3の出力はチツプセレクト信号にか
かわらず、ハイレベルに固定されてメモリ全体が
静止状態になり、メモリのデータは破壊されるこ
となく保持される。
尚、上記説明では相補型MOSメモリを例にあ
げて説明したが本発明の適用範囲はこれに限るも
のではない。
げて説明したが本発明の適用範囲はこれに限るも
のではない。
(6) 発明の効果
本発明によれば、半導体記憶装置において、通
常用電源および非常様電源を別個に接続すること
により、集積回路の外部に特別の回路を設けるこ
となしで、通常用電源の電圧低下時におけるメモ
リのバツクアツプ保持が可能である。
常用電源および非常様電源を別個に接続すること
により、集積回路の外部に特別の回路を設けるこ
となしで、通常用電源の電圧低下時におけるメモ
リのバツクアツプ保持が可能である。
第１図は、従来形の半導体記憶装置の回路図、
第２図は、本発明の一実施例としての半導体記憶
装置の回路図である。 （符号の説明）、MEM：半導体記憶装置、DT：
電源電圧低下検出回路、CS：制御信号発生回路、
CS：チツプセレクト信号。
第２図は、本発明の一実施例としての半導体記憶
装置の回路図である。 （符号の説明）、MEM：半導体記憶装置、DT：
電源電圧低下検出回路、CS：制御信号発生回路、
CS：チツプセレクト信号。
Claims (1)
- 【特許請求の範囲】 １ 通常時用電源端子VS1と、 非常時用電源端子VS2と、 前記通常時用電源端子に印加される電圧の低下
を検出する電源電圧低下検出回路DTと、 前記検出に応答して、内部電源電圧として、前
記通常時用電源端子に印加される電源電圧にかえ
て、前記非常時用電源端子に印加される電源電圧
を供給する電源電圧供給回路D1，D2と、 半導体記憶装置の動作・静止状態の切り換え制
御を行うためのチツプセレクト信号が外部か
ら入力されるチツプセレクト信号端子MSと、 前記チツプセレクト信号入力用の初段インバー
タT4，T5と、 前記検出に応答して、前記内部電源電圧の前記
初段インバータへの供給を遮断する第１のトラン
ジスタT3及び前記初段インバータの出力レベル
を半導体記憶装置が静止状態となるように固定す
る第２のトランジスタT6を具備する制御信号発
生回路CSとを有し、 前記制御信号発生回路は、前記電源電圧低下検
出回路が電圧の低下を検出しないときは、前記外
部から入力されるチツプセレクト信号に対応して
半導体記憶装置の前記動作・静止状態の切り換え
を行い、前記電源電圧低下検出回路が電圧の低下
を検出したときは、前記外部から入力されるチツ
プセレクト信号の状態にかかわらず半導体記憶装
置を静止状態に保持することを特徴とする半導体
記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112996A JPS593523A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57112996A JPS593523A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS593523A JPS593523A (ja) | 1984-01-10 |
| JPH0373891B2 true JPH0373891B2 (ja) | 1991-11-25 |
Family
ID=14600810
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57112996A Granted JPS593523A (ja) | 1982-06-30 | 1982-06-30 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS593523A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12224642B2 (en) | 2020-08-17 | 2025-02-11 | Terrapower, Llc | Inertial energy coastdown for electromagnetic pump |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61278097A (ja) * | 1985-06-03 | 1986-12-08 | Nippon Telegr & Teleph Corp <Ntt> | 記憶集積回路 |
| JP6152668B2 (ja) * | 2013-03-14 | 2017-06-28 | 株式会社ソシオネクスト | 半導体装置および半導体装置のテスト方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5723123A (en) * | 1980-07-16 | 1982-02-06 | Fujitsu Ltd | Semiconductor device having volatile memory |
| JPS6137077Y2 (ja) * | 1980-08-15 | 1986-10-27 |
-
1982
- 1982-06-30 JP JP57112996A patent/JPS593523A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US12224642B2 (en) | 2020-08-17 | 2025-02-11 | Terrapower, Llc | Inertial energy coastdown for electromagnetic pump |
| US12683034B2 (en) | 2020-08-17 | 2026-07-14 | Terrapower, Llc | Passive heat removal system for nuclear reactors |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS593523A (ja) | 1984-01-10 |
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