JPH035063B2 - - Google Patents
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- JPH035063B2 JPH035063B2 JP60004369A JP436985A JPH035063B2 JP H035063 B2 JPH035063 B2 JP H035063B2 JP 60004369 A JP60004369 A JP 60004369A JP 436985 A JP436985 A JP 436985A JP H035063 B2 JPH035063 B2 JP H035063B2
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- 230000000295 complement effect Effects 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 14
- 239000000969 carrier Substances 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000005684 electric field Effects 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
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- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is DC
- G05F1/462—Regulating voltage or current wherein the variable actually regulated by the final control device is DC as a function of the requirements of the load, e.g. delay, temperature, specific voltage/current characteristic
- G05F1/465—Internal voltage generators for integrated circuits, e.g. step down generators
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Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補型の絶縁ゲート型（以下、
CMOS型と略記する）の半導体集積回路に係り、
特にCMOS型内部素子への供給電源の切換を行
なう内部素子電源切換回路に関する。
CMOS型と略記する）の半導体集積回路に係り、
特にCMOS型内部素子への供給電源の切換を行
なう内部素子電源切換回路に関する。
CMOS型の集積回路、たとえば64Kビツト
（8Kワード×８ビツト）のメモリ容量を持つ
SRAM（スタテイツク型ランダムアクセスメモ
リ）においては、その読み出し動作のために入力
信号として電源、アドレス、制御信号を用い、出
力信号として記憶情報を得る。上記電源として
は、外部機器との整合性をとるために通常は5V
の直流電圧を用い、この電源をメモリ内部回路に
そのまま供給している。また、前記制御信号のな
かには、チツプイネーブル信号1、CE2を持ち、
たとえば1信号をハイレベル、CE2をローレベ
ルにするとメモリはスタンドバイと呼ばれる静止
状態になり、メモリ内容が保持された状態でメモ
リ動作が停止した状態になる。このスタンドバイ
状態では、メモリの消費電流がたとえば20μA以
下であつて少ないので、省エネルギが可能である
と共に電池電源でも記憶情報を保持することが可
能になる。これによつて、電池電源によるバツク
アツプを行なうことによつて、上記SRAMを不
揮発性メモリとして使用できる。
（8Kワード×８ビツト）のメモリ容量を持つ
SRAM（スタテイツク型ランダムアクセスメモ
リ）においては、その読み出し動作のために入力
信号として電源、アドレス、制御信号を用い、出
力信号として記憶情報を得る。上記電源として
は、外部機器との整合性をとるために通常は5V
の直流電圧を用い、この電源をメモリ内部回路に
そのまま供給している。また、前記制御信号のな
かには、チツプイネーブル信号1、CE2を持ち、
たとえば1信号をハイレベル、CE2をローレベ
ルにするとメモリはスタンドバイと呼ばれる静止
状態になり、メモリ内容が保持された状態でメモ
リ動作が停止した状態になる。このスタンドバイ
状態では、メモリの消費電流がたとえば20μA以
下であつて少ないので、省エネルギが可能である
と共に電池電源でも記憶情報を保持することが可
能になる。これによつて、電池電源によるバツク
アツプを行なうことによつて、上記SRAMを不
揮発性メモリとして使用できる。
ところで、上記SRAMの記憶容量を増やすに
つれて内部素子（メモリセルのMOSトランジス
タなど）を小さなサイズで形成する必要がある
が、こうすると前記5Vの外部電源をそのまま内
部素子に印加した場合に内部電界が高くなつてエ
ネルギの大きいホツトエレクトロンによる内部素
子の劣化を招くという問題が生じる。
つれて内部素子（メモリセルのMOSトランジス
タなど）を小さなサイズで形成する必要がある
が、こうすると前記5Vの外部電源をそのまま内
部素子に印加した場合に内部電界が高くなつてエ
ネルギの大きいホツトエレクトロンによる内部素
子の劣化を招くという問題が生じる。
この問題を解決するために、第３図に示すよう
にメモリ３０の外部電源入力は5Vとして外部機
器との整合性をとり、この電源入力を電圧降下回
路３１によつて降下させて低電圧の内部電源電圧
V1を作り、この内部電源電圧V1を内部素子３２
に供給する技術が提案されている。
にメモリ３０の外部電源入力は5Vとして外部機
器との整合性をとり、この電源入力を電圧降下回
路３１によつて降下させて低電圧の内部電源電圧
V1を作り、この内部電源電圧V1を内部素子３２
に供給する技術が提案されている。
しかし、上記第３図のメモリにおいては、スタ
ンドバイ時も電圧降下回路３１を動作させている
ので、この回路３１で電力消費が生じるからメモ
リの低消費電力化を図る上で支障がある。
ンドバイ時も電圧降下回路３１を動作させている
ので、この回路３１で電力消費が生じるからメモ
リの低消費電力化を図る上で支障がある。
本発明は上記の事情に鑑みてなされたもので、
外部電源入力として外部機器との整合性を考慮し
て定められた電圧を用いることができると共に内
部素子のホツトキヤリア等に起因する劣化を防ぐ
ことができ、しかもスタンドバイ状態での電力消
費を低減し得る相補型半導体集積回路を提供する
ものである。
外部電源入力として外部機器との整合性を考慮し
て定められた電圧を用いることができると共に内
部素子のホツトキヤリア等に起因する劣化を防ぐ
ことができ、しかもスタンドバイ状態での電力消
費を低減し得る相補型半導体集積回路を提供する
ものである。
即ち、本発明は、制御入力によつて動作状態ま
たはスタンドバイ状態が定められる相補型MOS
回路を用いてなる内部素子を有する相補型半導体
集積回路において、外部電源入力および前記制御
入力が与えられ、前記内部素子を動作状態にする
ための制御入力が与えられたときには前記外部電
源入力の電圧を降下させて内部電源電圧を出力し
て前記内部素子の電源として供給し、前記内部素
子をスタンドバイ状態にするための制御入力が与
えられたときには上記内部電源電圧を発生するこ
となく外部電源入力をそのままの電圧で内部素子
の電源として供給する内部素子電源切換回路を設
けてなることを特徴とするものである。
たはスタンドバイ状態が定められる相補型MOS
回路を用いてなる内部素子を有する相補型半導体
集積回路において、外部電源入力および前記制御
入力が与えられ、前記内部素子を動作状態にする
ための制御入力が与えられたときには前記外部電
源入力の電圧を降下させて内部電源電圧を出力し
て前記内部素子の電源として供給し、前記内部素
子をスタンドバイ状態にするための制御入力が与
えられたときには上記内部電源電圧を発生するこ
となく外部電源入力をそのままの電圧で内部素子
の電源として供給する内部素子電源切換回路を設
けてなることを特徴とするものである。
したがつて、外部電源入力として外部機器との
整合性を考慮して定められた電圧（通常は5V）
を用いることができ、内部素子は動作状態時に低
電圧の内部電源電圧が与えられるのでホツトキヤ
リア等に起因する劣化を防ぐことができ、またス
タンドバイ状態時には上記内部電源電圧を作らな
いので電力消費を低減することができる。
整合性を考慮して定められた電圧（通常は5V）
を用いることができ、内部素子は動作状態時に低
電圧の内部電源電圧が与えられるのでホツトキヤ
リア等に起因する劣化を防ぐことができ、またス
タンドバイ状態時には上記内部電源電圧を作らな
いので電力消費を低減することができる。
以下、図面の参照して本発明の一実施例を詳細
に説明する。第１図に示すCMOS型のSRAM集
積回路１０においては、内部素子（メモリ回路素
子）１１のほかに電圧分配回路１２および電圧降
下回路１３からなる内部素子電源切換回路が設け
られている。この電圧分配回路１２は、外部電源
電圧Vcc入力（外部機器との整合性をとるために
通常は5Vが用いられる）が与えらると共に外部
からの制御信号入力であるCE信号が与えられる。
このCE信号は、SRAM集積回路１０の制御信号
入力（チツプイネーブル信号など）のうちの少な
くとも１つが用いられ、上記集積回路１０の動作
状態、スタンドバイ状態に各対応して上記CE信
号としてハイレベル、ローレベルが与えられる。
そして、前記電圧分配回路１２は、上記CE信号
入力がハイレベルのときには出力電源線ＡにVcc
電圧入力をそのまま出力すると共に出力電源線Ｂ
の出力をオフ状態にし、これとは逆にCE信号入
力のローレベルのときには前記出力電源線Ａの出
力をオフ状態にすると共に出力電源線ＢにVcc電
圧入力をそのまま出力する。また、前記電圧降下
回路１３は、前記電圧分配回路１２の出力電源線
Ａからの電圧入力が与えられると共にCE信号入
力が制御入力として与えられ、このCE信号入力
がハイレベルにのときに動作して前記出力電源線
ＡからのVcc電圧入力を降下させて低電圧の内部
電源電圧V1を出力し、上記CE信号入力がローレ
ベルのときには動作せず、内部電源電圧V1を出
力しない。そして、上記電圧降下回路１３の出力
電源線Ｃおよび前記電圧分配回路１２の出力電源
線Ｂが内部素子１１の電源線に接続されている。
に説明する。第１図に示すCMOS型のSRAM集
積回路１０においては、内部素子（メモリ回路素
子）１１のほかに電圧分配回路１２および電圧降
下回路１３からなる内部素子電源切換回路が設け
られている。この電圧分配回路１２は、外部電源
電圧Vcc入力（外部機器との整合性をとるために
通常は5Vが用いられる）が与えらると共に外部
からの制御信号入力であるCE信号が与えられる。
このCE信号は、SRAM集積回路１０の制御信号
入力（チツプイネーブル信号など）のうちの少な
くとも１つが用いられ、上記集積回路１０の動作
状態、スタンドバイ状態に各対応して上記CE信
号としてハイレベル、ローレベルが与えられる。
そして、前記電圧分配回路１２は、上記CE信号
入力がハイレベルのときには出力電源線ＡにVcc
電圧入力をそのまま出力すると共に出力電源線Ｂ
の出力をオフ状態にし、これとは逆にCE信号入
力のローレベルのときには前記出力電源線Ａの出
力をオフ状態にすると共に出力電源線ＢにVcc電
圧入力をそのまま出力する。また、前記電圧降下
回路１３は、前記電圧分配回路１２の出力電源線
Ａからの電圧入力が与えられると共にCE信号入
力が制御入力として与えられ、このCE信号入力
がハイレベルにのときに動作して前記出力電源線
ＡからのVcc電圧入力を降下させて低電圧の内部
電源電圧V1を出力し、上記CE信号入力がローレ
ベルのときには動作せず、内部電源電圧V1を出
力しない。そして、上記電圧降下回路１３の出力
電源線Ｃおよび前記電圧分配回路１２の出力電源
線Ｂが内部素子１１の電源線に接続されている。
上記集積回路１０においては、CE信号入力が
ハレベルのときに動作状態になる。このとき電圧
分配回路１２は出力電源線ＡにVcc電圧を出力
し、出力電源線Ｂには出力せず、電圧降下回路１
３は動作して内部電源電圧V1を出力する。した
がつて、内部素子（前記電圧分配回路１２、電圧
降下回路１３以外の全回路である）は低電圧であ
る内部電源電圧V1が電源として供給されるので、
ホツトキヤリア等に起因する劣化が生じることも
なく、動作状態での高信頼性が得られる。上記と
は逆に、CE信号入力がローレベルのときには集
積回路１０はスタンドバイ状態になる。このと
き、電圧分配回路１２は出力電源線ＢにVcc電圧
を出力し、出力電源線Ａには出力せず、電圧降下
回路１３は動作しない。したがつて、電圧降下回
路１３の電力消費は生じなくなり、内部素子１１
はVcc電圧が電源として供給されるけれどもスタ
ンドバイ状態になつているのでその電力消費は少
ない。
ハレベルのときに動作状態になる。このとき電圧
分配回路１２は出力電源線ＡにVcc電圧を出力
し、出力電源線Ｂには出力せず、電圧降下回路１
３は動作して内部電源電圧V1を出力する。した
がつて、内部素子（前記電圧分配回路１２、電圧
降下回路１３以外の全回路である）は低電圧であ
る内部電源電圧V1が電源として供給されるので、
ホツトキヤリア等に起因する劣化が生じることも
なく、動作状態での高信頼性が得られる。上記と
は逆に、CE信号入力がローレベルのときには集
積回路１０はスタンドバイ状態になる。このと
き、電圧分配回路１２は出力電源線ＢにVcc電圧
を出力し、出力電源線Ａには出力せず、電圧降下
回路１３は動作しない。したがつて、電圧降下回
路１３の電力消費は生じなくなり、内部素子１１
はVcc電圧が電源として供給されるけれどもスタ
ンドバイ状態になつているのでその電力消費は少
ない。
第２図は、本発明の他の実施例に係るCMOS
型のSRAM集積回路２０を示しており、前記実
施例に比べて(1)電圧分配回路を省略し、(2)電圧降
下回路２１は外部からVcc電圧入力が与えられて
おり、CE信号入力のハイレベル時にVcc電圧入
力を降下して内部電源電圧V1を出力し、CE信号
入力のローレベル時には動作を停止してVcc電圧
入力をそのまま出力するように構成されている点
が異なり、この出力電圧が内部素子１１に供給さ
れる。
型のSRAM集積回路２０を示しており、前記実
施例に比べて(1)電圧分配回路を省略し、(2)電圧降
下回路２１は外部からVcc電圧入力が与えられて
おり、CE信号入力のハイレベル時にVcc電圧入
力を降下して内部電源電圧V1を出力し、CE信号
入力のローレベル時には動作を停止してVcc電圧
入力をそのまま出力するように構成されている点
が異なり、この出力電圧が内部素子１１に供給さ
れる。
このような集積回路２０おいても、前記実施例
におけるとほぼ同様な動作によつて同様な効果が
得られる。
におけるとほぼ同様な動作によつて同様な効果が
得られる。
なお、上記各実施例においては、本発明にとつ
て本質的でないアドレス信号、出力信号等の図示
を省略している。
て本質的でないアドレス信号、出力信号等の図示
を省略している。
また、上記各実施例における電圧分配回路１
２、電圧降下回路１３，２１は通常のCMOS回
路技術により構成可能であり、その具体的回路は
特に限定されることなく、任意に設計し得る。
２、電圧降下回路１３，２１は通常のCMOS回
路技術により構成可能であり、その具体的回路は
特に限定されることなく、任意に設計し得る。
また、上記各実施例はSRAM集積回路を示し
たが、本発明はこれに限らず、たとえば１チツプ
マイクロコンピユータとかインターフエース用の
集積回路などであつて、その回路の一部分に該当
するCMOS回路構成の内部素子（たとえばメモ
リ部）を対象としてその供給電源電圧を切換制御
するための回路を上記集積回路内に設けるように
適用することも可能である。
たが、本発明はこれに限らず、たとえば１チツプ
マイクロコンピユータとかインターフエース用の
集積回路などであつて、その回路の一部分に該当
するCMOS回路構成の内部素子（たとえばメモ
リ部）を対象としてその供給電源電圧を切換制御
するための回路を上記集積回路内に設けるように
適用することも可能である。
上述したように本発明の相補型半導体集積回路
によれば、外部電源入力として外部機器との整合
性を考慮して定められた電圧を用いることがで
き、内部素子のホツトキヤリア等に起因する劣化
を防ぐことができて動作状態での高信頼性が得ら
れ、しかもスタンドバイ状態での電力消費を低減
し得るなどの効果が得られる。
によれば、外部電源入力として外部機器との整合
性を考慮して定められた電圧を用いることがで
き、内部素子のホツトキヤリア等に起因する劣化
を防ぐことができて動作状態での高信頼性が得ら
れ、しかもスタンドバイ状態での電力消費を低減
し得るなどの効果が得られる。
第１図は本発明に係る相補型半導体集積回路の
一実施例を示す構成説明図、第２図は本発明の他
の実施例を示す構成説明図、第３図は従来提案さ
れている相補型半導体集積回路を示す構成説明図
である。 １０，２０……SRAM集積回路、１１……内
部素子、１２……電圧分配回路、１３，２１……
電圧降下回路。
一実施例を示す構成説明図、第２図は本発明の他
の実施例を示す構成説明図、第３図は従来提案さ
れている相補型半導体集積回路を示す構成説明図
である。 １０，２０……SRAM集積回路、１１……内
部素子、１２……電圧分配回路、１３，２１……
電圧降下回路。
Claims (1)
- 【特許請求の範囲】 １ 制御入力によつて動作状態またはスタンドバ
イ状態が定められる相補型MOS回路を用いてな
る内部素子を有する相補型半導体集積回路におい
て、外部電源入力および前記制御入力が与えら
れ、前記内部素子を動作状態にするための制御入
力が与えられたときには前記外部電源入力の電圧
を降下させて内部電源電圧を出力して前記内部素
子の電源として供給し、前記内部素子をスタンド
バイ状態にするための制御入力が与えられたとき
には上記内部電源電圧を発生することなく外部電
源入力をそのままの電圧で内部素子の電源として
供給する内部素子電源切換回路を具備することを
特徴とする相補型半導体集積回路。 ２ 前記内部素子電源切換回路は、前記制御入力
の２つの状態に応じて２つの出力信号線の相異な
る一方に外部電源入力を出力し、上記２つの出力
信号線のうち一方の出力を前記内部素子の電源と
して与える電圧分配回路と、上記２つの出力信号
線のうち他方の出力が電源入力として与えられ、
前記制御入力の２つの状態に応じて動作状態、非
動作状態になり、動作状態においては上記電源入
力の電圧を降下させた内部電源電圧を出力して前
記内部素子の電源として与える電圧降下回路とを
具備することを特徴とする前記特許請求の範囲第
１項記載の相補型半導体集積回路。 ３ 前記内部電源切換回路は、前記制御入力の２
つの状態に応じて動作状態、非動作状態になり、
動作状態においては前記外部電源入力の電圧を降
下させた内部電源電圧を出力し、非動作状態にお
いては前記外部電源入力の電圧をそのまま出力
し、出力電圧を前記内部素子の電源として与える
電圧降下回路であることを特徴とする前記特許請
求の範囲第１項記載の相補型半導体集積回路。 ４ 前記内部素子電源切換回路は、前記内部素子
をスタンドバイ状態にするための制御入力が与え
られたときには電力消費を行なわないように構成
してなることを特徴とする前記特許請求の範囲第
２項または第３項に記載の相補型半導体集積回
路。 ５ 前記内部素子は、前記内部素子電源切換回路
以外の内部回路の全てであることを特徴とする前
記特許請求の範囲第１項記載の相補型半導体集積
回路。 ６ 前記内部素子は、前記内部素子電源切換回路
以外の内部回路の一部であることを特徴とする前
記特許請求の範囲第１項記載の相補型半導体集積
回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004369A JPS61163655A (ja) | 1985-01-14 | 1985-01-14 | 相補型半導体集積回路 |
| US06/818,670 US4691123A (en) | 1985-01-14 | 1986-01-14 | Semiconductor integrated circuit with an internal voltage converter circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60004369A JPS61163655A (ja) | 1985-01-14 | 1985-01-14 | 相補型半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61163655A JPS61163655A (ja) | 1986-07-24 |
| JPH035063B2 true JPH035063B2 (ja) | 1991-01-24 |
Family
ID=11582453
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60004369A Granted JPS61163655A (ja) | 1985-01-14 | 1985-01-14 | 相補型半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4691123A (ja) |
| JP (1) | JPS61163655A (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2721151B2 (ja) * | 1986-04-01 | 1998-03-04 | 株式会社東芝 | 半導体集積回路装置 |
| JP2554475B2 (ja) * | 1986-09-11 | 1996-11-13 | 株式会社リコー | プログラマブル・ロジツク・デバイス |
| JPH0766675B2 (ja) * | 1987-07-14 | 1995-07-19 | 株式会社東芝 | プログラマブルｒｏｍ |
| US4798976A (en) * | 1987-11-13 | 1989-01-17 | International Business Machines Corporation | Logic redundancy circuit scheme |
| KR920010749B1 (ko) * | 1989-06-10 | 1992-12-14 | 삼성전자 주식회사 | 반도체 집적소자의 내부전압 변환회로 |
| US4968900A (en) * | 1989-07-31 | 1990-11-06 | Harris Corporation | Programmable speed/power arrangement for integrated devices having logic matrices |
| JP3124781B2 (ja) * | 1990-03-30 | 2001-01-15 | 富士通株式会社 | 半導体集積回路装置 |
| JP2778199B2 (ja) * | 1990-04-27 | 1998-07-23 | 日本電気株式会社 | 内部降圧回路 |
| JPH0442493A (ja) * | 1990-06-07 | 1992-02-13 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0447591A (ja) * | 1990-06-14 | 1992-02-17 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2609756B2 (ja) * | 1990-10-26 | 1997-05-14 | 株式会社東芝 | 半導体集積回路の使用方法 |
| JP2647276B2 (ja) * | 1991-04-30 | 1997-08-27 | 株式会社東芝 | 定電位発生用半導体装置 |
| JP2945508B2 (ja) * | 1991-06-20 | 1999-09-06 | 三菱電機株式会社 | 半導体装置 |
| US5583457A (en) * | 1992-04-14 | 1996-12-10 | Hitachi, Ltd. | Semiconductor integrated circuit device having power reduction mechanism |
| US5461338A (en) * | 1992-04-17 | 1995-10-24 | Nec Corporation | Semiconductor integrated circuit incorporated with substrate bias control circuit |
| JPH05314769A (ja) * | 1992-05-13 | 1993-11-26 | Mitsubishi Electric Corp | 半導体集積回路装置 |
| JP2744738B2 (ja) * | 1992-09-07 | 1998-04-28 | 三菱電機株式会社 | 半導体記憶装置 |
| JP2752304B2 (ja) * | 1992-10-21 | 1998-05-18 | 株式会社東芝 | 半導体記憶装置 |
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