JPH0374529B2 - - Google Patents
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- JPH0374529B2 JPH0374529B2 JP58093289A JP9328983A JPH0374529B2 JP H0374529 B2 JPH0374529 B2 JP H0374529B2 JP 58093289 A JP58093289 A JP 58093289A JP 9328983 A JP9328983 A JP 9328983A JP H0374529 B2 JPH0374529 B2 JP H0374529B2
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- 230000000694 effects Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
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- 239000004065 semiconductor Substances 0.000 description 1
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/52—Circuit arrangements for protecting such amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3083—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type
- H03F3/3086—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal
- H03F3/3093—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the power transistors being of the same type two power transistors being controlled by the input signal comprising a differential amplifier as phase-splitting element
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、差動増幅回路に関し、更に詳細には
差動増幅回路を含むコンパレータに関する。
差動増幅回路を含むコンパレータに関する。
（技術背景）
当該技術分野において周知の如く、多くのコン
パレータはその入力段に差動増幅回路を含んでい
る。標準の集積回路処理技術を使用して比較的に
広い帯域幅を得るために、その差動増幅器は一対
のｎ−ｐ−ｎトランジスタを含みそれらのベース
電極は入力信号にそしてそれらにエミツタ電極は
共通の電流源に接続される。入力信号に対し比較
的高いゲインを供給するために、多段コンパレー
タを設けることが望ましい場合が多い。しかし、
ｎ−ｐ−ｎトランジスタがその多段コンパレータ
に使用されるとき、入力信号のDCレベルが正の
エミツタ電圧源（典型的には＋Vcc）に向つてシ
フトされる。従つて、そのような多段コンパレー
タ回路は増幅器の後段にレベル・シフト回路を設
けて増幅された信号のDCレベルを負にシフトし
ている。典型的には、そのレベル・シフト回路は
ツエナー・ダイオードを含んでいる。そのツエナ
ー・ダイオードの製造中の不十分な整合の影響を
減少させるために使用される１つの手法は、第１
ゲイン段の後に埋め込まれたツエナー・ダイオー
ドを設けることであり、このことは例えば、1980
年12月のIEEE Journal of Solid−State
Circuits，Vol.SC−15、No.６のG.Erdi著「Ａ
Fast，Latching Comparator for 12Bit Ａ／Ｄ
Applications」に記載されている。しかし、こ
の埋め込みツエナー・ダイオードを使用すること
は、標準の集積回路処理技術から離れることにな
る。
パレータはその入力段に差動増幅回路を含んでい
る。標準の集積回路処理技術を使用して比較的に
広い帯域幅を得るために、その差動増幅器は一対
のｎ−ｐ−ｎトランジスタを含みそれらのベース
電極は入力信号にそしてそれらにエミツタ電極は
共通の電流源に接続される。入力信号に対し比較
的高いゲインを供給するために、多段コンパレー
タを設けることが望ましい場合が多い。しかし、
ｎ−ｐ−ｎトランジスタがその多段コンパレータ
に使用されるとき、入力信号のDCレベルが正の
エミツタ電圧源（典型的には＋Vcc）に向つてシ
フトされる。従つて、そのような多段コンパレー
タ回路は増幅器の後段にレベル・シフト回路を設
けて増幅された信号のDCレベルを負にシフトし
ている。典型的には、そのレベル・シフト回路は
ツエナー・ダイオードを含んでいる。そのツエナ
ー・ダイオードの製造中の不十分な整合の影響を
減少させるために使用される１つの手法は、第１
ゲイン段の後に埋め込まれたツエナー・ダイオー
ドを設けることであり、このことは例えば、1980
年12月のIEEE Journal of Solid−State
Circuits，Vol.SC−15、No.６のG.Erdi著「Ａ
Fast，Latching Comparator for 12Bit Ａ／Ｄ
Applications」に記載されている。しかし、こ
の埋め込みツエナー・ダイオードを使用すること
は、標準の集積回路処理技術から離れることにな
る。
（発明の概要）
本発明の目的は、従来のレベル・シフト回路の
不正確なレベル・シフト動作の影響を低減するこ
とが可能な電子回路を提供することである。
不正確なレベル・シフト動作の影響を低減するこ
とが可能な電子回路を提供することである。
本発明によれば、入力信号に結合される複数の
カスケード接続ゲイン段と、前記複数のゲイン段
に接続されるレベル・シフト回路と、前記レベ
ル・シフト回路に接続される出力回路と、を有す
るコンパレータ回路が供給される。レベル・シフ
ト回路と複数のゲイン段はｎ−ｐ−ｎトランジス
タを含み、レベル・シフト回路のｎ−ｐ−ｎトラ
ンジスタはツエナー・ダイオードとして接続され
る。この構成によつて、カスケード接続されたゲ
イン段の入力にも影響する、ツエナー・ダイオー
ド接続トランジスタによつて発生される電圧の製
造誤差の影響は複数のカスケード接続された段の
全体のゲインによつて減少される。
カスケード接続ゲイン段と、前記複数のゲイン段
に接続されるレベル・シフト回路と、前記レベ
ル・シフト回路に接続される出力回路と、を有す
るコンパレータ回路が供給される。レベル・シフ
ト回路と複数のゲイン段はｎ−ｐ−ｎトランジス
タを含み、レベル・シフト回路のｎ−ｐ−ｎトラ
ンジスタはツエナー・ダイオードとして接続され
る。この構成によつて、カスケード接続されたゲ
イン段の入力にも影響する、ツエナー・ダイオー
ド接続トランジスタによつて発生される電圧の製
造誤差の影響は複数のカスケード接続された段の
全体のゲインによつて減少される。
各ゲイン段は一対のトランジスタを含み、その
ベースは第１接続点で一緒に接続され、一方のエ
ミツタと一対のトランジスタの各コレクタは入力
信号源と電流源に結合され、他方のエミツタと一
対のトランジスタの各エレクタは一対の抵抗の対
応するものを介して共通電圧源に結合される。一
対のダイオードが前記一対のトランジスタの第２
電極間に反対極性で接続される。前記共通電圧源
と第１接続点との間にはバイアス回路が設けら
れ、前記一対のトランジスタの飽和を防止する。
更に詳細には、バイアス回路は第１抵抗、第２抵
抗及びｐ−ｎ接合を有するデバイスを含み、第２
抵抗とデバイスのｐ−ｎ接合が直列に接続され、
同時にその直列接続と並列に第１抵抗が接続され
る。このバイアス回路によつて、第１及び第２抵
抗がゲイン段の一対の抵抗と整合し、ｐ−ｎ接合
デバイスがそのゲイン段の一対のダイオードの
各々と整合する。このような構成によつて、バイ
アス回路によつて一対のトランジスタのコモン・
ベース電極に発生される電圧が一対のトランジス
タの導通している方のコレクタ電極の電圧よりも
正になるのを防止して、そのトランジスタが飽和
するのを防止することができる。
ベースは第１接続点で一緒に接続され、一方のエ
ミツタと一対のトランジスタの各コレクタは入力
信号源と電流源に結合され、他方のエミツタと一
対のトランジスタの各エレクタは一対の抵抗の対
応するものを介して共通電圧源に結合される。一
対のダイオードが前記一対のトランジスタの第２
電極間に反対極性で接続される。前記共通電圧源
と第１接続点との間にはバイアス回路が設けら
れ、前記一対のトランジスタの飽和を防止する。
更に詳細には、バイアス回路は第１抵抗、第２抵
抗及びｐ−ｎ接合を有するデバイスを含み、第２
抵抗とデバイスのｐ−ｎ接合が直列に接続され、
同時にその直列接続と並列に第１抵抗が接続され
る。このバイアス回路によつて、第１及び第２抵
抗がゲイン段の一対の抵抗と整合し、ｐ−ｎ接合
デバイスがそのゲイン段の一対のダイオードの
各々と整合する。このような構成によつて、バイ
アス回路によつて一対のトランジスタのコモン・
ベース電極に発生される電圧が一対のトランジス
タの導通している方のコレクタ電極の電圧よりも
正になるのを防止して、そのトランジスタが飽和
するのを防止することができる。
（実施例の説明）
本発明を以下実施例に従つて詳細に説明する。
第１図を参照すると、多段コンパレータ回路１
０が示され、該回路は一対の入力端子１４，１６
及び一対の出力端子１８，２０を有する入力段１
２を含む。入力段１２の出力は第２段２２の入力
に結合される。バイアス電圧は電圧バイアス回路
２４によつてて入力段１２及び第２段２２に供給
される。第２段の出力は一対の出力端子２６，２
８に現われ、その出力はレベル・シフト回路３０
に送られる。こうして入力段１２及び第２段２２
は入力端子１４，１６に加えられる信号に対し所
定のゲインを与える。ここでは入力段１２はゲイ
ン２０を与え、第２段はゲイン２５を与えて入力
信号を500倍に増幅し、出力端子２６，２８に出
力する。しかし、その増幅された信号のDC電圧
レベルは＋VCC（では５ボルト）に向つてシフト
され、従つてレベル・シフト回路３０が出力端子
２６，２８に生じる増幅された信号のDCレベル
を負の方向にシフトすることは注目すべきであ
る。レベル・シフトされた信号はレベル・シフト
回路３０の出力端子３２，３４に生じ、次に図示
の如く出力段４０の一対の入力端子３６，３８に
送られる。出力段４０は、一対の入力端子３６，
３８に送られる信号に従つて選択的に導通状態又
は不導通状態に駆動される出力トランジスタQOUT
（ここではシヨツトキ・トランジスタ）を含む。
更に詳細には、入力端子１４の電圧が入力端子１
６の電圧よりもより正になると、出力トランジス
タQOUTは不導通状態に駆動され、「高」即ち論理
１信号がコンパレータ１０の出力３１に発生さ
れ、入力端子１６の電圧が入力端子１４の電圧よ
りも正になるとトランジスタQOUTが導通状態に駆
動され、「低」即ち論理０信号がコンパレータ１
０の出力３１に発生される。出力段４０は、ま
た、電流源４２と該電流源４２に結合されるスイ
ツチ４４を含む。入力端子３６，３８に送られる
信号に応答して、スイツチ４４は、出力トランジ
スタが導通状態から不導通状態に駆動されるとき
出力トランジスタQOUTのベース電極に電流源４２
を電気的に結合して、出力トランジスタがター
ン・オフするときそのベース電荷を除去するため
の能動電流シンク（sink）を供給する。
０が示され、該回路は一対の入力端子１４，１６
及び一対の出力端子１８，２０を有する入力段１
２を含む。入力段１２の出力は第２段２２の入力
に結合される。バイアス電圧は電圧バイアス回路
２４によつてて入力段１２及び第２段２２に供給
される。第２段の出力は一対の出力端子２６，２
８に現われ、その出力はレベル・シフト回路３０
に送られる。こうして入力段１２及び第２段２２
は入力端子１４，１６に加えられる信号に対し所
定のゲインを与える。ここでは入力段１２はゲイ
ン２０を与え、第２段はゲイン２５を与えて入力
信号を500倍に増幅し、出力端子２６，２８に出
力する。しかし、その増幅された信号のDC電圧
レベルは＋VCC（では５ボルト）に向つてシフト
され、従つてレベル・シフト回路３０が出力端子
２６，２８に生じる増幅された信号のDCレベル
を負の方向にシフトすることは注目すべきであ
る。レベル・シフトされた信号はレベル・シフト
回路３０の出力端子３２，３４に生じ、次に図示
の如く出力段４０の一対の入力端子３６，３８に
送られる。出力段４０は、一対の入力端子３６，
３８に送られる信号に従つて選択的に導通状態又
は不導通状態に駆動される出力トランジスタQOUT
（ここではシヨツトキ・トランジスタ）を含む。
更に詳細には、入力端子１４の電圧が入力端子１
６の電圧よりもより正になると、出力トランジス
タQOUTは不導通状態に駆動され、「高」即ち論理
１信号がコンパレータ１０の出力３１に発生さ
れ、入力端子１６の電圧が入力端子１４の電圧よ
りも正になるとトランジスタQOUTが導通状態に駆
動され、「低」即ち論理０信号がコンパレータ１
０の出力３１に発生される。出力段４０は、ま
た、電流源４２と該電流源４２に結合されるスイ
ツチ４４を含む。入力端子３６，３８に送られる
信号に応答して、スイツチ４４は、出力トランジ
スタが導通状態から不導通状態に駆動されるとき
出力トランジスタQOUTのベース電極に電流源４２
を電気的に結合して、出力トランジスタがター
ン・オフするときそのベース電荷を除去するため
の能動電流シンク（sink）を供給する。
ここで、入力段１２の細部を参照すると、入力
段１２は入力端子１４，１６に夫々接続されたベ
ース電極を有する一対のコモン・エミツタ・トラ
ンジスタQ1，Q2を有し、そのエミツタ電極は電
流源５０（ここでは2.25ミリアンペア電流源）を
介して−VEE電源（ここでは−５〜−15ボルト）
に接続される。トランジスタQ1，Q2のコレクタ
電極は、図示の如くカスコード接続された（即ち
コモン・ベースの）一対のトランジスタQ3，Q4
のエミツタ電極に接続される。シヨツトキ・ダイ
オードS1，S2は図示の如くトランジスタQ3，Q4
のコレクタの間に反対極性で接続され、トランジ
スタQ3，Q4のコレクタ間の電圧の振幅を制限す
る。トランジスタQ3，Q4のベース電極は電圧バ
イアス回路２４を介して＋VCC電源に接続され
る。トランジスタQ3，Q4のコレクタ電極は出力
端子１８，２０で一対の抵抗R1，R2に夫々接続
される。抵抗R1，R2は端子２１で一緒に接続さ
れ、その端子２１は電圧バイアス回路２４を介し
て＋VCC電源に接続される。
段１２は入力端子１４，１６に夫々接続されたベ
ース電極を有する一対のコモン・エミツタ・トラ
ンジスタQ1，Q2を有し、そのエミツタ電極は電
流源５０（ここでは2.25ミリアンペア電流源）を
介して−VEE電源（ここでは−５〜−15ボルト）
に接続される。トランジスタQ1，Q2のコレクタ
電極は、図示の如くカスコード接続された（即ち
コモン・ベースの）一対のトランジスタQ3，Q4
のエミツタ電極に接続される。シヨツトキ・ダイ
オードS1，S2は図示の如くトランジスタQ3，Q4
のコレクタの間に反対極性で接続され、トランジ
スタQ3，Q4のコレクタ間の電圧の振幅を制限す
る。トランジスタQ3，Q4のベース電極は電圧バ
イアス回路２４を介して＋VCC電源に接続され
る。トランジスタQ3，Q4のコレクタ電極は出力
端子１８，２０で一対の抵抗R1，R2に夫々接続
される。抵抗R1，R2は端子２１で一緒に接続さ
れ、その端子２１は電圧バイアス回路２４を介し
て＋VCC電源に接続される。
出力端子１８，２０の増幅された信号は第２段
２２に送られる。第２段２２は一対のコモン・エ
ミツタ・トランジスタQ5，Q6を含み、そのベー
ス電極は夫々出力端子１８，２０に接続され、エ
ミツタ電極は電流源５２（ここでは2.0ミリアン
ペア電流源）を介して−VEE電源に接続される。
一対のカスコード接続されたコモン・ベース・ト
ランジスタQ7，Q8はトランジスタQ5，Q6のコレ
クタ電極に接続され、そのベース電極はバイアス
回路２４に接続される。シヨツトキ・ダイオード
S3，S4は反対極性でトランジスタQ7，Q8のコレ
クタ電極間に接続されてその間の電圧振幅を制限
する。トランジスタQ7，Q8のコレクタ電極は
夫々出力端子２６，２８に接続され、また、抵抗
R3，R4を介して＋VCCに接続される。
２２に送られる。第２段２２は一対のコモン・エ
ミツタ・トランジスタQ5，Q6を含み、そのベー
ス電極は夫々出力端子１８，２０に接続され、エ
ミツタ電極は電流源５２（ここでは2.0ミリアン
ペア電流源）を介して−VEE電源に接続される。
一対のカスコード接続されたコモン・ベース・ト
ランジスタQ7，Q8はトランジスタQ5，Q6のコレ
クタ電極に接続され、そのベース電極はバイアス
回路２４に接続される。シヨツトキ・ダイオード
S3，S4は反対極性でトランジスタQ7，Q8のコレ
クタ電極間に接続されてその間の電圧振幅を制限
する。トランジスタQ7，Q8のコレクタ電極は
夫々出力端子２６，２８に接続され、また、抵抗
R3，R4を介して＋VCCに接続される。
バイアス回路２４は、トランジスタQ7，Q8を
飽和状態にしないでできるだけ＋VCCに近い電圧
をトランジスタQ7，Q8のベース電極に供給する
ように配置される。トランジスタQ7，Q8のベー
スには、直列接続された抵抗Ra及びシヨツト
キ・ダイオードS5にシヤント接続された抵抗Rb
によつて電圧が確立される。トランジスタQ7，
Q8のベース電極はシヨツトキ・ダイオードS9の
アノードに接続され、そのカソードは電流源５７
を介して−VEEに、そしてトランジスタQaのベー
スに接続される。トランジスタQaのコレクタは
＋VCCに接続され、エミツタはトランジスタQ3，
Q4のベース電極に、そして電流源５９を介して
−VEEに接続される。トランジスタQ7，Q8の飽和
を防止するために、そのベース電極に発生される
電圧は、トランジスタQ8，Q9のいずれかのコレ
クタ電極がそのベース電極の電圧よりもVBE／２
ボルト（VBEはベース・エミツタ接合電圧降下、
ここでは0.7ボルト）以上低く（より負になる）
ならないように、される。即ち、飽和を防止する
ために、トランジスタQ8，Q9のベース・コレク
タ接合は順方向にバイアスされない。
飽和状態にしないでできるだけ＋VCCに近い電圧
をトランジスタQ7，Q8のベース電極に供給する
ように配置される。トランジスタQ7，Q8のベー
スには、直列接続された抵抗Ra及びシヨツト
キ・ダイオードS5にシヤント接続された抵抗Rb
によつて電圧が確立される。トランジスタQ7，
Q8のベース電極はシヨツトキ・ダイオードS9の
アノードに接続され、そのカソードは電流源５７
を介して−VEEに、そしてトランジスタQaのベー
スに接続される。トランジスタQaのコレクタは
＋VCCに接続され、エミツタはトランジスタQ3，
Q4のベース電極に、そして電流源５９を介して
−VEEに接続される。トランジスタQ7，Q8の飽和
を防止するために、そのベース電極に発生される
電圧は、トランジスタQ8，Q9のいずれかのコレ
クタ電極がそのベース電極の電圧よりもVBE／２
ボルト（VBEはベース・エミツタ接合電圧降下、
ここでは0.7ボルト）以上低く（より負になる）
ならないように、される。即ち、飽和を防止する
ために、トランジスタQ8，Q9のベース・コレク
タ接合は順方向にバイアスされない。
バイアス回路２４を更に触述すると、まず、ト
ランジスタQ7，Q8の１つ、ここではトランジス
タQ8（従つてトランジスタQ6）が導通し、電流源
５２によつてほぼ全電流が与えられているときの
第２段２２の等価回路は第２図のようになる。第
２図に示されるように、電流源５２は、抵抗R4
と抵抗R3及びシヨツトキ・ダイオードS4とを有
する並列回路網５３を介して電圧源＋VCCに結合
される。このようにトランジスタQ8が導通する
と、ダイオードS4のアノードS4（従つてトランジ
スタQ8のコレクタ電極）の電圧はVCC−Vpとな
る。ここでVp＝（I52R3−Vs4）R4／（R3＋R4）
で、Vs4はシヨツトキ・ダイオードS4の電圧降
下、そしてI52は電流源５２によつて供給される
電流である。再び第１図を参照すると、並列回路
５３′が＋VCCとトランジスタQ7，Q8のベース電
極との間に接続される。並列回路５３′は、＋VCC
及びトランジスタQ7，Q8のベース電極との間に
接続される抵抗Rbと、それと並列の抵抗Ra及び
直列に接続されたシヨツトキ・ダイオードS5とを
含んでいる。ここで、並列回路５３′はシヨツト
キ・ダイオードS9と電流源５７とを介して−VEE
に接続されることが注目される。この電流源５７
によつて与えられる電流はI57である。更に、電
流源５２及び５７は同じ半導体基板に、周知の態
様で熱的にそして工程において同等に形成され
る。更に、I57はI52の1/4即ち0.5ミリアンベアで
ある。また、抵抗Ra及びRbの値は夫々抵抗R3，
R4の抵抗値の４倍で、Ra＝Rb＝4R3＝4R4であ
り、シヨツトキ・ダイオードS5の面積はダイオー
ドS3，S4の各々の1/4でVs3＝Vs4＝Vs5である。
更に、すべての抵抗Ra，Rb，R3及びR4はダイオ
ードS3，S4及びS5と同様にすべてが熱的に整合し
て同一のチツプ上に形成される。それによつて、
シヨツトキ・ダイオードS5（従つてトランジスタ
Q7，Q8のベース）のバイアス電圧はVCC−Vp′と
なる。ここで、Vp′＝（I57Ra−Vs5）Rb／（Ra＋
Rb）でVs5はシヨツトキ・ダイオードS5の電圧降
下である。従つて、I57＝（I52／４）、Ra＝Rb＝
4R3＝4R4、及びVs4＝Vs5であるのでVp′＝Vpと
なる。また、並列回路５３′はトランジスタQ7，
Q8のベース電極のバイアス電圧がシヨツトキ・
ダイオードS3，S4の導通している方のアノード
（即ち、トランジスタQ7，Q8の導通している方の
コレクタ）の電圧とほぼ等しくなるようにされる
ので、トランジスタQ7，Q8が飽和するのを防止
する。更に、抵抗R3，R4及びダイオードS3，S4
の工程による特性の変動は、抵抗Ra，Rb及びダ
イオードS5におけるものと同等になり、R3，R4，
S3，S4の特性の差によるトランジスタQ7，Q8の
コレクタと＋VCCとの間に生じる電圧変動は、抵
抗Ra，Rb及びダイオードS5の特性の変動と対応
して補償される。その結果、トランジスタQ7，
Q8のベースのバイアス電圧は、R3，R4，S3及び
S4の特性の差異にもかかわらず、トランジスタ
Q7，Q8の導通している方のコレクタ電極の電圧
に対し一定に維持される。換言すれば、並列回路
５３′（第１図）は、トランジスタQ7，Q8の一方
が完全に導通しているときのその等価回路５３
（第２図）に置き換えられ、トランジスタQ7，Q8
のベース電極のバイアス電圧は、抵抗R3，R4及
びダイオードS3，S4の製造誤差にもかかわらず、
トランジスタQ7，Q8の導通している方のコレク
タ電極の電圧にほぼ等しくなる。このように、ト
ランジスタQ7，Q8のコレクタ・ベース接合は順
方向にバイアスされることが阻止され、従つて製
造過程で生じる変動によつても飽和されない。こ
のような観点から、トランジスタQ7，Q8のベー
ス電極のバイアス電圧は、トランジスタQ7，Q8
を飽和させることなく、＋VCCに可能な限り近づ
けられ、＋VCCとトランジスタQ7，Q8のベース電
極との間に正確なバイアス回路５３′が設けられ
るので、その段のコモン・モード（又はダイナミ
ツク動作範囲）は最大になる。
ランジスタQ7，Q8の１つ、ここではトランジス
タQ8（従つてトランジスタQ6）が導通し、電流源
５２によつてほぼ全電流が与えられているときの
第２段２２の等価回路は第２図のようになる。第
２図に示されるように、電流源５２は、抵抗R4
と抵抗R3及びシヨツトキ・ダイオードS4とを有
する並列回路網５３を介して電圧源＋VCCに結合
される。このようにトランジスタQ8が導通する
と、ダイオードS4のアノードS4（従つてトランジ
スタQ8のコレクタ電極）の電圧はVCC−Vpとな
る。ここでVp＝（I52R3−Vs4）R4／（R3＋R4）
で、Vs4はシヨツトキ・ダイオードS4の電圧降
下、そしてI52は電流源５２によつて供給される
電流である。再び第１図を参照すると、並列回路
５３′が＋VCCとトランジスタQ7，Q8のベース電
極との間に接続される。並列回路５３′は、＋VCC
及びトランジスタQ7，Q8のベース電極との間に
接続される抵抗Rbと、それと並列の抵抗Ra及び
直列に接続されたシヨツトキ・ダイオードS5とを
含んでいる。ここで、並列回路５３′はシヨツト
キ・ダイオードS9と電流源５７とを介して−VEE
に接続されることが注目される。この電流源５７
によつて与えられる電流はI57である。更に、電
流源５２及び５７は同じ半導体基板に、周知の態
様で熱的にそして工程において同等に形成され
る。更に、I57はI52の1/4即ち0.5ミリアンベアで
ある。また、抵抗Ra及びRbの値は夫々抵抗R3，
R4の抵抗値の４倍で、Ra＝Rb＝4R3＝4R4であ
り、シヨツトキ・ダイオードS5の面積はダイオー
ドS3，S4の各々の1/4でVs3＝Vs4＝Vs5である。
更に、すべての抵抗Ra，Rb，R3及びR4はダイオ
ードS3，S4及びS5と同様にすべてが熱的に整合し
て同一のチツプ上に形成される。それによつて、
シヨツトキ・ダイオードS5（従つてトランジスタ
Q7，Q8のベース）のバイアス電圧はVCC−Vp′と
なる。ここで、Vp′＝（I57Ra−Vs5）Rb／（Ra＋
Rb）でVs5はシヨツトキ・ダイオードS5の電圧降
下である。従つて、I57＝（I52／４）、Ra＝Rb＝
4R3＝4R4、及びVs4＝Vs5であるのでVp′＝Vpと
なる。また、並列回路５３′はトランジスタQ7，
Q8のベース電極のバイアス電圧がシヨツトキ・
ダイオードS3，S4の導通している方のアノード
（即ち、トランジスタQ7，Q8の導通している方の
コレクタ）の電圧とほぼ等しくなるようにされる
ので、トランジスタQ7，Q8が飽和するのを防止
する。更に、抵抗R3，R4及びダイオードS3，S4
の工程による特性の変動は、抵抗Ra，Rb及びダ
イオードS5におけるものと同等になり、R3，R4，
S3，S4の特性の差によるトランジスタQ7，Q8の
コレクタと＋VCCとの間に生じる電圧変動は、抵
抗Ra，Rb及びダイオードS5の特性の変動と対応
して補償される。その結果、トランジスタQ7，
Q8のベースのバイアス電圧は、R3，R4，S3及び
S4の特性の差異にもかかわらず、トランジスタ
Q7，Q8の導通している方のコレクタ電極の電圧
に対し一定に維持される。換言すれば、並列回路
５３′（第１図）は、トランジスタQ7，Q8の一方
が完全に導通しているときのその等価回路５３
（第２図）に置き換えられ、トランジスタQ7，Q8
のベース電極のバイアス電圧は、抵抗R3，R4及
びダイオードS3，S4の製造誤差にもかかわらず、
トランジスタQ7，Q8の導通している方のコレク
タ電極の電圧にほぼ等しくなる。このように、ト
ランジスタQ7，Q8のコレクタ・ベース接合は順
方向にバイアスされることが阻止され、従つて製
造過程で生じる変動によつても飽和されない。こ
のような観点から、トランジスタQ7，Q8のベー
ス電極のバイアス電圧は、トランジスタQ7，Q8
を飽和させることなく、＋VCCに可能な限り近づ
けられ、＋VCCとトランジスタQ7，Q8のベース電
極との間に正確なバイアス回路５３′が設けられ
るので、その段のコモン・モード（又はダイナミ
ツク動作範囲）は最大になる。
トランジスタQ7，Q8の飽和を防止するために
回路５３′が設けられ、トランジスタQ5，Q6の飽
和を防止するためにダイオードD1及びS6が設け
られる。こうして、トランジスタQ7，Q8の導通
しているエミツタ電極（故に、トランジスタQ5，
Q6の導通している方のコレクタ電極）は、その
ベース電極よりもVBEだけ低いので、トランジス
タQ5，Q6のベース電極のバイアス電圧を（VCC−
Vp′−VBE）に制限してそれらの飽和を防止する
必要がある。トランジスタQ3，Q4のうちの一方
が導通する場合、例えばトランジスタQ4が導通
しているときを考えてみる。電流は、ダイオード
D1、ダイオードS6、抵抗R2、そして抵抗R1とこ
れに直列のダイオードS2に流れる。抵抗R1の抵
抗値は、その抵抗R1の電圧降下が回路５３′の抵
抗Raの電圧降下と等しく、そしてS6の電圧降下
がダイオードS5の電圧降下に等しくなるように選
ばれる。更に、トランジスタQ5のコレクタとそ
のベースとの間の付加的VBEを与え、トランジス
タQ7（又はトランジスタQ8）のベースとエミツタ
電極間の降下と調和させるために、ダイオード
D1が設けられる。即ち、トランジスタQ7のベー
ス・エミツタ接合の電圧降下はダイオードD1に
よつて追従され、トランジスタQ5のベース電極
のバイアス電圧よりもVBEだけ低く、従つてトラ
ンジスタQ5（又はトランジスタQ6）のベース電極
のバイアス電圧は（VCC−Vp′−VBE）と等しくな
る。即ち、トランジスタQ5のコレクタの電圧に
等しくなつて、トランジスタQ5の飽和を防止す
る。同様に、トランジスタQ6は、抵抗R2を抵抗
R1と等しく、そしてダイオードS1の電圧降下を
ダイオードS2の降下と等しく選ぶことによつて飽
和するのを防止される。
回路５３′が設けられ、トランジスタQ5，Q6の飽
和を防止するためにダイオードD1及びS6が設け
られる。こうして、トランジスタQ7，Q8の導通
しているエミツタ電極（故に、トランジスタQ5，
Q6の導通している方のコレクタ電極）は、その
ベース電極よりもVBEだけ低いので、トランジス
タQ5，Q6のベース電極のバイアス電圧を（VCC−
Vp′−VBE）に制限してそれらの飽和を防止する
必要がある。トランジスタQ3，Q4のうちの一方
が導通する場合、例えばトランジスタQ4が導通
しているときを考えてみる。電流は、ダイオード
D1、ダイオードS6、抵抗R2、そして抵抗R1とこ
れに直列のダイオードS2に流れる。抵抗R1の抵
抗値は、その抵抗R1の電圧降下が回路５３′の抵
抗Raの電圧降下と等しく、そしてS6の電圧降下
がダイオードS5の電圧降下に等しくなるように選
ばれる。更に、トランジスタQ5のコレクタとそ
のベースとの間の付加的VBEを与え、トランジス
タQ7（又はトランジスタQ8）のベースとエミツタ
電極間の降下と調和させるために、ダイオード
D1が設けられる。即ち、トランジスタQ7のベー
ス・エミツタ接合の電圧降下はダイオードD1に
よつて追従され、トランジスタQ5のベース電極
のバイアス電圧よりもVBEだけ低く、従つてトラ
ンジスタQ5（又はトランジスタQ6）のベース電極
のバイアス電圧は（VCC−Vp′−VBE）と等しくな
る。即ち、トランジスタQ5のコレクタの電圧に
等しくなつて、トランジスタQ5の飽和を防止す
る。同様に、トランジスタQ6は、抵抗R2を抵抗
R1と等しく、そしてダイオードS1の電圧降下を
ダイオードS2の降下と等しく選ぶことによつて飽
和するのを防止される。
トランジスタQ3，Q4の飽和を防止するために、
ダイオードS9及びトランジスタQaのｐ−ｎ接合
が用意される。ダイオードS9とトランジスタQa
のｐ−ｎ接合の総電圧降下はダイオードD1とシ
ヨツトキ・ダイオードS6の総電圧降下に等しくさ
れ、トランジスタQ3，Q4のベース電極のバイア
ス電圧はトランジスタQ3，Q4の導通している方
のコレクタのバイアス電圧に等しく、又はそれよ
りも少し負にされ、そのトランジスタの飽和を防
止している。ここで、端子２１の電圧は＋VCCよ
りも1.2ボルト低い。トランジスタQ7，Q8のベー
ス電極とトランジスタQ3，Q4のベース電極との
間の電圧はここでは1.2ボルトである。そしてト
ランジスタQ7，Q8のベースの電圧は（VCC−0.9
ボルト）である。
ダイオードS9及びトランジスタQaのｐ−ｎ接合
が用意される。ダイオードS9とトランジスタQa
のｐ−ｎ接合の総電圧降下はダイオードD1とシ
ヨツトキ・ダイオードS6の総電圧降下に等しくさ
れ、トランジスタQ3，Q4のベース電極のバイア
ス電圧はトランジスタQ3，Q4の導通している方
のコレクタのバイアス電圧に等しく、又はそれよ
りも少し負にされ、そのトランジスタの飽和を防
止している。ここで、端子２１の電圧は＋VCCよ
りも1.2ボルト低い。トランジスタQ7，Q8のベー
ス電極とトランジスタQ3，Q4のベース電極との
間の電圧はここでは1.2ボルトである。そしてト
ランジスタQ7，Q8のベースの電圧は（VCC−0.9
ボルト）である。
レベル・シフト回路３０は端子２６，２８に発
生される信号のDCレベルを負の方向に、ここで
は7.0ボルトだけシフトする。そして、このレベ
ル・シフト回路３０は一対のトランジスタQ9，
Q10を含し、そのベース電極は端２６，２８に
夫々接続され、コレクタ電極はともに＋VCCに接
続される。トランジスタQ9，Q10のエミツタ電極
はトランジスタQ11，Q12のエミツタ電極に夫々
接続される。トランジスタQ11，Q12は一緒に＋
VCCに接続されるコレクタを有する。トランジス
タQ11，Q12のベース電極は出力端子３２，３４
に夫々接続される。端子３２，３４は、電流源６
０及び一対の抵抗R5，R6（ここでは1.5Kオーム）
を夫々介して−VEEに接続される。そして、トラ
ンジスタQ11，Q12はツエナーダイオードとして
接続され、エミツタ・ベース接合間に所定の一定
電圧降下（ここでは6.3ボルト）を供給し、従つ
てトランジスタQ9，Q10のベース・エミツタ接合
の0.7ボルトの降下を考えると、出力端子２６，
２８の信号のDCレベルは一定の7.0ボルトだけ負
の方向にシフトされる。ツエナー・トランジスタ
Q11，Q12によつて与えられる有限の抵抗値のた
め、その抵抗値と抵抗R5及びR6とによつて電圧
分割器の効果が生じ、その結果、ここでは0.85の
「ゲイン」がレベル・シフト回路３０によつて与
えられる。
生される信号のDCレベルを負の方向に、ここで
は7.0ボルトだけシフトする。そして、このレベ
ル・シフト回路３０は一対のトランジスタQ9，
Q10を含し、そのベース電極は端２６，２８に
夫々接続され、コレクタ電極はともに＋VCCに接
続される。トランジスタQ9，Q10のエミツタ電極
はトランジスタQ11，Q12のエミツタ電極に夫々
接続される。トランジスタQ11，Q12は一緒に＋
VCCに接続されるコレクタを有する。トランジス
タQ11，Q12のベース電極は出力端子３２，３４
に夫々接続される。端子３２，３４は、電流源６
０及び一対の抵抗R5，R6（ここでは1.5Kオーム）
を夫々介して−VEEに接続される。そして、トラ
ンジスタQ11，Q12はツエナーダイオードとして
接続され、エミツタ・ベース接合間に所定の一定
電圧降下（ここでは6.3ボルト）を供給し、従つ
てトランジスタQ9，Q10のベース・エミツタ接合
の0.7ボルトの降下を考えると、出力端子２６，
２８の信号のDCレベルは一定の7.0ボルトだけ負
の方向にシフトされる。ツエナー・トランジスタ
Q11，Q12によつて与えられる有限の抵抗値のた
め、その抵抗値と抵抗R5及びR6とによつて電圧
分割器の効果が生じ、その結果、ここでは0.85の
「ゲイン」がレベル・シフト回路３０によつて与
えられる。
出力段４０は、一対のコモン・エミツタ・トラ
ンジスタQ13，Q14を含み、そのベース電極は入
力端子３６，３８に夫々接続される。そのトラン
ジスタQ13，Q14のエミツタ電極は電流源７０
（ここでは３ミリアンペア電流源）を介して−
VEEに接続される。トランジスタQ13，Q14のエミ
ツタ電極は一対のカスケード接続されたベースを
接地したトランジスタQ15，Q16とスイツチ４４
に図示の如く接続される。（ここで、トランジス
タQ16はシヨツトキ・トランジスタであることは
注目すべきである。）トランジスタQ15，Q16のコ
レクタ電極は端子７２，７４で一対の抵抗R7，
R8に夫々接続される。抵抗R7，R8はトランジス
タQ20，21の夫々のエミツタ・コレクタ電極を介し
て＋VCCに接続される。トランジスタQ20，Q21の
ベース電極は適当な出力段電圧バイアス回路７５
に接続され、該回路は電流源７６、抵抗R11，
R12，R13，R14，R25，R43及びトランジスタQ22，
Q23を含み、これらはトランジスタQ20のエミツ
タ電極に一定電圧（ここでは2.0ボルト）を供給
し、トランジスタQ21のエミツタ電極に一定電圧
（ここでは3.4ボルト）を供給する。端子７２はエ
ミツタフオロア・トランジスタQ17のベースに接
続され、該トランジスタのコレクタ電極は＋VCC
に、エミツタ電極は端子７６で出力トランジスタ
QOUTのベース電極に抵抗R9（ここでは300オーム）
を介して接続される。端子７４はプル・アツプ・
トランジスタQ18のベース電極に接続され、この
トランジスタのコレクタは＋VCCに、エミツタは
出力端子３１でトランジスタQOUTのコレクタに接
続される。トランジスタQOUTのベース電極がエミ
ツタフオロア・トランジスタQ67のエミツタにシ
ヨツトキ・ダイオードS10を介して接続され、ト
ランジスタQ67のエミツタが抵抗R10を介して接
地に接続されることも注目すべきである。トラン
ジスタQ67のベース電極はバイアス回路７５に接
続され、コレクタは＋VCCに接続される。ここ
で、バイアス回路７５はトランジスタQ67のエミ
ツタに一定圧（ここでは0.7ボルト）を発生する。
ンジスタQ13，Q14を含み、そのベース電極は入
力端子３６，３８に夫々接続される。そのトラン
ジスタQ13，Q14のエミツタ電極は電流源７０
（ここでは３ミリアンペア電流源）を介して−
VEEに接続される。トランジスタQ13，Q14のエミ
ツタ電極は一対のカスケード接続されたベースを
接地したトランジスタQ15，Q16とスイツチ４４
に図示の如く接続される。（ここで、トランジス
タQ16はシヨツトキ・トランジスタであることは
注目すべきである。）トランジスタQ15，Q16のコ
レクタ電極は端子７２，７４で一対の抵抗R7，
R8に夫々接続される。抵抗R7，R8はトランジス
タQ20，21の夫々のエミツタ・コレクタ電極を介し
て＋VCCに接続される。トランジスタQ20，Q21の
ベース電極は適当な出力段電圧バイアス回路７５
に接続され、該回路は電流源７６、抵抗R11，
R12，R13，R14，R25，R43及びトランジスタQ22，
Q23を含み、これらはトランジスタQ20のエミツ
タ電極に一定電圧（ここでは2.0ボルト）を供給
し、トランジスタQ21のエミツタ電極に一定電圧
（ここでは3.4ボルト）を供給する。端子７２はエ
ミツタフオロア・トランジスタQ17のベースに接
続され、該トランジスタのコレクタ電極は＋VCC
に、エミツタ電極は端子７６で出力トランジスタ
QOUTのベース電極に抵抗R9（ここでは300オーム）
を介して接続される。端子７４はプル・アツプ・
トランジスタQ18のベース電極に接続され、この
トランジスタのコレクタは＋VCCに、エミツタは
出力端子３１でトランジスタQOUTのコレクタに接
続される。トランジスタQOUTのベース電極がエミ
ツタフオロア・トランジスタQ67のエミツタにシ
ヨツトキ・ダイオードS10を介して接続され、ト
ランジスタQ67のエミツタが抵抗R10を介して接
地に接続されることも注目すべきである。トラン
ジスタQ67のベース電極はバイアス回路７５に接
続され、コレクタは＋VCCに接続される。ここ
で、バイアス回路７５はトランジスタQ67のエミ
ツタに一定圧（ここでは0.7ボルト）を発生する。
スイツチ４４は一対のコモン・エミツタ・トラ
ンジスタQ68，Q69を含み、トランジスタQ68のベ
ース電極はトランジスタQ13のコレクタ電極に接
続され、トランジスタQ69のベース電極はトラン
ジスタQ68のコレクタ電極とトランジスタQ14の
コレクタ電極の両方に接続される。トランジスタ
Q69のコレクタ電極は端子７６でトランジスタ
QOUTのベース電極に、トランジスタQ68，Q69のエ
ミツタ電極は電流源４２を介して−VEEに接続さ
れる。
ンジスタQ68，Q69を含み、トランジスタQ68のベ
ース電極はトランジスタQ13のコレクタ電極に接
続され、トランジスタQ69のベース電極はトラン
ジスタQ68のコレクタ電極とトランジスタQ14の
コレクタ電極の両方に接続される。トランジスタ
Q69のコレクタ電極は端子７６でトランジスタ
QOUTのベース電極に、トランジスタQ68，Q69のエ
ミツタ電極は電流源４２を介して−VEEに接続さ
れる。
出力段４０の小信号ゲインを考えると、電流源
７０によつて発生される電流I1の半分即ちI1/2が
トランジスタQ13，Q14のコレクタ電極に流れる
状態にあると考えられる。そして、入力端子３
６，３８の電圧にコモン・エミツタ・トランジス
タQ13，Q14によつて与えられるゲインが約１で
あるとき、入力端子３６及び端子７２間のカスケ
ード接続されたトランジスタQ15によつて与えら
れるゲインは−（gn15R7）／２で表わされる。こ
こでgn15はトランジスタQ15の相互コンダクタン
スで、R7は抵抗R7の抵抗値である。同様に、端
子７４と入力端子３８との間のカスケード接続さ
れたトランジスタQ16によつて与えられるゲイン
は、−（gn16R8）／２によつて表わされる。ここで
gn16はトランジスタQ16の相互コンダクタンスで、
R8は抵抗R8の抵抗値である。更に、端子７６と
端子３６との間のトランジスタQ69に与えられる
ゲインは（gn69R9）／２であり、ここでgn69はト
ランジスタQ69の相互コンダクタンスでR9は抵抗
R9の抵抗値である。出力段の全ゲインは出力ト
ランジスタQOUTのベースとコレクタとの間に送ら
れる信号に与えられるゲインの代数和として表わ
されるので、その全ゲインは〔gn15R7＋gn16R8＋
gn16R9〕／２で表わされる。
７０によつて発生される電流I1の半分即ちI1/2が
トランジスタQ13，Q14のコレクタ電極に流れる
状態にあると考えられる。そして、入力端子３
６，３８の電圧にコモン・エミツタ・トランジス
タQ13，Q14によつて与えられるゲインが約１で
あるとき、入力端子３６及び端子７２間のカスケ
ード接続されたトランジスタQ15によつて与えら
れるゲインは−（gn15R7）／２で表わされる。こ
こでgn15はトランジスタQ15の相互コンダクタン
スで、R7は抵抗R7の抵抗値である。同様に、端
子７４と入力端子３８との間のカスケード接続さ
れたトランジスタQ16によつて与えられるゲイン
は、−（gn16R8）／２によつて表わされる。ここで
gn16はトランジスタQ16の相互コンダクタンスで、
R8は抵抗R8の抵抗値である。更に、端子７６と
端子３６との間のトランジスタQ69に与えられる
ゲインは（gn69R9）／２であり、ここでgn69はト
ランジスタQ69の相互コンダクタンスでR9は抵抗
R9の抵抗値である。出力段の全ゲインは出力ト
ランジスタQOUTのベースとコレクタとの間に送ら
れる信号に与えられるゲインの代数和として表わ
されるので、その全ゲインは〔gn15R7＋gn16R8＋
gn16R9〕／２で表わされる。
一般に、トランジスタの相互コンダクタンスは
Ｉ／VT、Ｉ＝トランジスタのエミツタ電流、VT
＝KT／ｑで表わされ、ここでＫはボルツマン定
数、Ｔは絶対温度、ｑは電荷である。これから、
全体の小信号ゲインは〔（I1R7／2VT）＋（I1＋I2）
R8／2VT（I2R9）／2VT〕／２で表わされ、I2は電
流源４２によつて発生される電流である。電流源
４２は小信号ゲインを（I2R9）／4VT＋I2R8／
4VTだけ増大させることは注目される。
Ｉ／VT、Ｉ＝トランジスタのエミツタ電流、VT
＝KT／ｑで表わされ、ここでＫはボルツマン定
数、Ｔは絶対温度、ｑは電荷である。これから、
全体の小信号ゲインは〔（I1R7／2VT）＋（I1＋I2）
R8／2VT（I2R9）／2VT〕／２で表わされ、I2は電
流源４２によつて発生される電流である。電流源
４２は小信号ゲインを（I2R9）／4VT＋I2R8／
4VTだけ増大させることは注目される。
ここで、回路１０の動作を説明する。まず、入
力段１２、第２段２２及びレベル・シフト回路３
０を説明する。入力端子１４の電圧が入力端子１
６の電圧よりもより正であるとき、トランジスタ
Q2が不導通モードにある間トランジスタQ1は導
通する。そして、端子２０の電圧が端子１８の電
圧よりもより正となる。出力端子１８，２０の電
圧に応答して、トランジスタQ5が不導通モード
に、トランジスタQ6が導通モードにおかれ、端
子２６の電圧を端子３８に発生される電圧よりも
より正にする。端子２６，２８に生じる電圧の
DCレベルはレベル・シフト回路３０によつて負
の方向にシフトされるが、端子３２（従つて端子
３６）の電圧は端子３４（従つて端子３８）の電
圧よりも依然正である。それによつて、入力端子
３６は端子３８よりも正になる。一方、入力端子
１６の電圧が端子１４の電圧よりも正であると、
トランジスタQ2及びQ5は導通し、トランジスタ
Q1，Q6や不導通となり、端子３４（従つて端子
３８）の電圧は端子３２（従つて端子３６）の電
圧よりも正になる。
力段１２、第２段２２及びレベル・シフト回路３
０を説明する。入力端子１４の電圧が入力端子１
６の電圧よりもより正であるとき、トランジスタ
Q2が不導通モードにある間トランジスタQ1は導
通する。そして、端子２０の電圧が端子１８の電
圧よりもより正となる。出力端子１８，２０の電
圧に応答して、トランジスタQ5が不導通モード
に、トランジスタQ6が導通モードにおかれ、端
子２６の電圧を端子３８に発生される電圧よりも
より正にする。端子２６，２８に生じる電圧の
DCレベルはレベル・シフト回路３０によつて負
の方向にシフトされるが、端子３２（従つて端子
３６）の電圧は端子３４（従つて端子３８）の電
圧よりも依然正である。それによつて、入力端子
３６は端子３８よりも正になる。一方、入力端子
１６の電圧が端子１４の電圧よりも正であると、
トランジスタQ2及びQ5は導通し、トランジスタ
Q1，Q6や不導通となり、端子３４（従つて端子
３８）の電圧は端子３２（従つて端子３６）の電
圧よりも正になる。
次に、出力段４０について説明すると、端子３
６の電圧が端子３８の電圧よりも正であると、ト
ランジスタQ13には電流源７０によつて発生され
る電両I1（ここでは3mA）のほとんど全部が流れ
る。電流I1がトランジスタQ15のコレクタ・エミ
ツタに流れて、トランジスタQ15及びQ16間に比
較的大きなベース・エミツタ電圧差を生じさせ、
その結果トランジスタQ69が電流源４２によつて
発生される電流I2（ここでは2mA）のほとんどを
流すことになる。トランジスタQ17のベースは
I1R7（R7は抵抗R7の抵抗値）にほぼ等しい電圧に
引き下げられ、出力トランジスタQOUTのベース充
電源をターンオフする。出力トランジスタQOUTの
ベースに存在する電荷は電流源４２を介して急速
に放電される。即ち、スイツチ４４は電流源４２
をトランジスタQOUTのベースに電気的に結合し、
出力トランジスタQOUTに対し能動的ベース電荷放
電回路を提供する。出力トランジスタQOUTのベー
スが放電した後、ソース４２の電流I2は＋VCCか
らシヨツトキ・ダイオードS10、トランジスタ
Q67、抵抗R9及びトランジスタQ17のコレクタ・
エミツタを介して流れる。ダイオードS10は出力
トランジスタQOUTのベース電極の電圧振幅を１つ
のシヨツトキ電圧降下（約0.5ボルト）に制限す
る。トランジスタQ18のプルアツプ効果によつて
出力３１の電圧は＋VCCに向つて正方向に上昇
し、トランジスタQ18のベース電極は3.4ボルトに
なる。
６の電圧が端子３８の電圧よりも正であると、ト
ランジスタQ13には電流源７０によつて発生され
る電両I1（ここでは3mA）のほとんど全部が流れ
る。電流I1がトランジスタQ15のコレクタ・エミ
ツタに流れて、トランジスタQ15及びQ16間に比
較的大きなベース・エミツタ電圧差を生じさせ、
その結果トランジスタQ69が電流源４２によつて
発生される電流I2（ここでは2mA）のほとんどを
流すことになる。トランジスタQ17のベースは
I1R7（R7は抵抗R7の抵抗値）にほぼ等しい電圧に
引き下げられ、出力トランジスタQOUTのベース充
電源をターンオフする。出力トランジスタQOUTの
ベースに存在する電荷は電流源４２を介して急速
に放電される。即ち、スイツチ４４は電流源４２
をトランジスタQOUTのベースに電気的に結合し、
出力トランジスタQOUTに対し能動的ベース電荷放
電回路を提供する。出力トランジスタQOUTのベー
スが放電した後、ソース４２の電流I2は＋VCCか
らシヨツトキ・ダイオードS10、トランジスタ
Q67、抵抗R9及びトランジスタQ17のコレクタ・
エミツタを介して流れる。ダイオードS10は出力
トランジスタQOUTのベース電極の電圧振幅を１つ
のシヨツトキ電圧降下（約0.5ボルト）に制限す
る。トランジスタQ18のプルアツプ効果によつて
出力３１の電圧は＋VCCに向つて正方向に上昇
し、トランジスタQ18のベース電極は3.4ボルトに
なる。
一方、端子３８の電圧が端子３６の電圧よりも
正になると、源７０の電流I1はトランジスタQ14，
Q16に流れる。この状態において、スイツチ４４
は電流源４２をトランジスタQ16のエミツタに電
気的に結合し、電流源４２を端子７６から電気的
に分離する。こうして、電流I2はトランジスタ
Q16のエミツタ・コレクタ電極に流れる。従つ
て、抵抗R8を流れる全電流はI1＋I2となる。トラ
ンジスタQ17のベース電極は端子７２の電圧に向
つてプルアツプされる。トランジスタQ17は電流
制限抵抗R9を介して出力トランジスタQOUTのベ
ースを充電する（トランジスタQ69のコレクタ・
エミツタ電極はオープン回路にされることに注
目）。出力トランジスタQOUTは飽和に向つて駆動
され、そのコレクタ電圧は、トランジスタQOUTの
内部ベース・コレクタ・シヨツトキ・ダイオード
によつてトランジスタQOUTがクランプされる迄、
接地に向つて降下する。トランジスタQ16及び抵
抗R8を流れる電流（I1＋I2）はトランジスタQ18
のベース上のスルーレートを増加させ出力３１の
電圧を降下させることは注目すべきである。更に
抵抗R8には比較的大きな電流（即ち、I1＋I2）が
流れるので、その抵抗値を小さくしてトランジス
タQ18のベースに適正な電圧を発生するようにす
ることができ、故に回路の時定数（その抵抗とプ
ルアツプ・トランジスタQ18の固有容量によつて
与えられる）を低下することができる。
正になると、源７０の電流I1はトランジスタQ14，
Q16に流れる。この状態において、スイツチ４４
は電流源４２をトランジスタQ16のエミツタに電
気的に結合し、電流源４２を端子７６から電気的
に分離する。こうして、電流I2はトランジスタ
Q16のエミツタ・コレクタ電極に流れる。従つ
て、抵抗R8を流れる全電流はI1＋I2となる。トラ
ンジスタQ17のベース電極は端子７２の電圧に向
つてプルアツプされる。トランジスタQ17は電流
制限抵抗R9を介して出力トランジスタQOUTのベ
ースを充電する（トランジスタQ69のコレクタ・
エミツタ電極はオープン回路にされることに注
目）。出力トランジスタQOUTは飽和に向つて駆動
され、そのコレクタ電圧は、トランジスタQOUTの
内部ベース・コレクタ・シヨツトキ・ダイオード
によつてトランジスタQOUTがクランプされる迄、
接地に向つて降下する。トランジスタQ16及び抵
抗R8を流れる電流（I1＋I2）はトランジスタQ18
のベース上のスルーレートを増加させ出力３１の
電圧を降下させることは注目すべきである。更に
抵抗R8には比較的大きな電流（即ち、I1＋I2）が
流れるので、その抵抗値を小さくしてトランジス
タQ18のベースに適正な電圧を発生するようにす
ることができ、故に回路の時定数（その抵抗とプ
ルアツプ・トランジスタQ18の固有容量によつて
与えられる）を低下することができる。
本発明を以上実施例に従つて説明したが、本発
明の範囲内で他の実施例を採用することが可能で
あることは当業者には明らかである。
明の範囲内で他の実施例を採用することが可能で
あることは当業者には明らかである。
第１図は本発明によるコンパレータの回路図で
あり、第２図は該コンパレータに含まれる増幅段
の等価回路を示す。 （符号説明） １０：コンパレータ回路、１
２：入力段、２２：第２段、２４：電圧バイアス
回路、３０：レベル・シフト回路、４０：出力
段、４４：スイツチ。
あり、第２図は該コンパレータに含まれる増幅段
の等価回路を示す。 （符号説明） １０：コンパレータ回路、１
２：入力段、２２：第２段、２４：電圧バイアス
回路、３０：レベル・シフト回路、４０：出力
段、４４：スイツチ。
Claims (1)
- 【特許請求の範囲】 １ (a) ベース電極が結合された一対のトランジ
スタであつて、一対のエミツタ電極に夫々制御
信号が結合され、その制御信号によつて導通状
態が制御される一対のトランジスタと、 (b) 前記一対のトランジスタのコレクタ電極と電
圧源との間に接続された一対の抵抗と、 (c) 前記一対のトランジスタのコレクタ電極間に
反対極性で接続された一対のダイオードと、 (d) 前記電圧源と前記一対のトランジスタのベー
ス電極との間に並列に一対の経路を有し、一方
の経路がダイオード及び直列接続された抵抗を
有し、他方の経路が抵抗を有し、前記トランジ
スタの飽和を防止するバイアス回路と、 から構成される電子回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US382278 | 1982-05-26 | ||
| US06/382,278 US4479094A (en) | 1982-05-26 | 1982-05-26 | Differential amplifier |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213515A JPS58213515A (ja) | 1983-12-12 |
| JPH0374529B2 true JPH0374529B2 (ja) | 1991-11-27 |
Family
ID=23508261
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093289A Granted JPS58213515A (ja) | 1982-05-26 | 1983-05-26 | 差動増幅回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4479094A (ja) |
| JP (1) | JPS58213515A (ja) |
| DE (1) | DE3319091A1 (ja) |
| GB (1) | GB2120887B (ja) |
Families Citing this family (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2139837A (en) * | 1983-05-13 | 1984-11-14 | Western Electric Co | Improvements in or relating to data quantizers |
| US4665547A (en) * | 1984-11-02 | 1987-05-12 | At&T Company | Limiting amplifier for common mode feedback in telephone line feed circuits |
| US4716381A (en) * | 1986-04-03 | 1987-12-29 | Advanced Micro Devices, Inc. | High-current operational amplifier |
| US4900955A (en) * | 1987-05-06 | 1990-02-13 | Sanders Associates, Inc. | Voltage sharing circuit |
| JP2598074B2 (ja) * | 1988-03-19 | 1997-04-09 | 富士通株式会社 | 演算増幅器 |
| US4924407A (en) * | 1988-08-15 | 1990-05-08 | Siecor Corporation | Humidity resistant meter reading device |
| US5182560A (en) * | 1989-12-22 | 1993-01-26 | Texas Instruments Incorporated | Analog-to-digital converter for high speed low power applications |
| US5150069A (en) * | 1990-04-06 | 1992-09-22 | Hughes Aircraft Company | Waveform tracking clipper circuit |
| US5132560A (en) * | 1990-09-28 | 1992-07-21 | Siemens Corporate Research, Inc. | Voltage comparator with automatic output-level adjustment |
| JP3161721B2 (ja) * | 1990-10-19 | 2001-04-25 | 株式会社日立製作所 | 増幅回路及びディスプレイ装置 |
| US5184089A (en) * | 1991-04-26 | 1993-02-02 | U.S. Philips Corporation | Differential amplifier having output current limiting |
| US5341333A (en) * | 1992-08-11 | 1994-08-23 | Integrated Device Technology, Inc. | Circuits and methods for amplification of electrical signals |
| US5463345A (en) * | 1993-01-07 | 1995-10-31 | Nec Corporation | Circuit for converting unipolar input to bipolar output |
| GB9303138D0 (en) * | 1993-02-17 | 1993-03-31 | Plessey Semiconductors Ltd | Integrated circuit amplifiers |
| US6111445A (en) * | 1998-01-30 | 2000-08-29 | Rambus Inc. | Phase interpolator with noise immunity |
| US6504433B1 (en) * | 2000-09-15 | 2003-01-07 | Atheros Communications, Inc. | CMOS transceiver having an integrated power amplifier |
| US7417483B2 (en) * | 2005-06-23 | 2008-08-26 | Supertex, Inc. | Wide-band wide-swing CMOS gain enhancement technique and method therefor |
| US7339402B2 (en) * | 2006-02-13 | 2008-03-04 | Texas Instruments Incorporated | Differential amplifier with over-voltage protection and method |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3461397A (en) * | 1968-04-18 | 1969-08-12 | Bell Telephone Labor Inc | Balanced differential amplifier with improved longitudinal voltage margin |
-
1982
- 1982-05-26 US US06/382,278 patent/US4479094A/en not_active Expired - Fee Related
-
1983
- 1983-05-18 GB GB08313801A patent/GB2120887B/en not_active Expired
- 1983-05-26 JP JP58093289A patent/JPS58213515A/ja active Granted
- 1983-05-26 DE DE19833319091 patent/DE3319091A1/de not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| GB2120887B (en) | 1986-03-26 |
| DE3319091A1 (de) | 1983-12-01 |
| US4479094A (en) | 1984-10-23 |
| GB2120887A (en) | 1983-12-07 |
| GB8313801D0 (en) | 1983-06-22 |
| JPS58213515A (ja) | 1983-12-12 |
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