JPH02186706A - バイアス電圧発生回路及びその方法 - Google Patents
バイアス電圧発生回路及びその方法Info
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- JPH02186706A JPH02186706A JP1290961A JP29096189A JPH02186706A JP H02186706 A JPH02186706 A JP H02186706A JP 1290961 A JP1290961 A JP 1290961A JP 29096189 A JP29096189 A JP 29096189A JP H02186706 A JPH02186706 A JP H02186706A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F1/00—Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
- H03F1/30—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
- H03F1/307—Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in push-pull amplifiers
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/30—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor
- H03F3/3069—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output
- H03F3/3076—Single-ended push-pull [SEPP] amplifiers; Phase-splitters therefor the emitters of complementary power transistors being connected to the output with symmetrical driving of the end stage
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- Amplifiers (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、高精度バイアス電圧発生回路に関し、特に、
プッシュプル駆動回路、ダイヤモンド−フォロワ回路、
ある種のレベル・シフト回路、並びにある種のダイオー
ド・スイッチング回路にバイアスをかける際に有用な、
バイアス電圧発生回路に関する。
プッシュプル駆動回路、ダイヤモンド−フォロワ回路、
ある種のレベル・シフト回路、並びにある種のダイオー
ド・スイッチング回路にバイアスをかける際に有用な、
バイアス電圧発生回路に関する。
（従来の技術及び発明が解決しようとする課題）ＮＰＮ
プルアップ自トランジスタとＰＮＰプルダウン・トラン
ジスタとを含み、それらの各々のエミッタが同一の出力
導体に接続されているプッシュプル駆動回路に対して、
バイアスをかけるための多種多様な回路が公知となって
いる。その種のバイアス回路のうちの１つが第２Ａ図に
示されており、この回路においては、ダイオードｌａ＆
＆されたＰＮＰトランジスタ４３が、ダイオード接続さ
れたＮＰＮ トランジスタ４４に直列に接続されている
。この直列に接続されたトランジスタの対が、ＮＰＮプ
ルアップ・トランジスタ１２のベースとＰＮＰプルダウ
ンΦトランジスタ１３のベースとの間に接続されている
。電流源４２を流れる電流は、トランジスタ４３と４４
の双方を通って流れ、それによって導体５と導体６との
間にＶａｎ（４３） とＶｅｔ（４４） とを加ｘ；−
タ電圧ニ等しい電圧ｖｂを発生させ、そしてそれらの導
体５と導体６とが、ＮＰＮトランジスタ１２のベースと
ＰＮＰ トランジスタ１３のベースとに接続されている
のである。入力電圧ｖＩＩ＋は、導体６へ供給されるよ
うになっている。この第２Ａ図の従来技術に係る回路に
おいては、ダイオード接続されたトランジスタがコレク
ターベース電圧がゼロの状態で動作する必要がある。同
回路が線形動作を行なうためには、内部コレクターベー
ス接合が、実質的にｊ順方向バイアスされた状態となら
ないようにすることが１本質的に重要である。そのため
には内部コレクタ抵抗が小さくなければならず。
プルアップ自トランジスタとＰＮＰプルダウン・トラン
ジスタとを含み、それらの各々のエミッタが同一の出力
導体に接続されているプッシュプル駆動回路に対して、
バイアスをかけるための多種多様な回路が公知となって
いる。その種のバイアス回路のうちの１つが第２Ａ図に
示されており、この回路においては、ダイオードｌａ＆
＆されたＰＮＰトランジスタ４３が、ダイオード接続さ
れたＮＰＮ トランジスタ４４に直列に接続されている
。この直列に接続されたトランジスタの対が、ＮＰＮプ
ルアップ・トランジスタ１２のベースとＰＮＰプルダウ
ンΦトランジスタ１３のベースとの間に接続されている
。電流源４２を流れる電流は、トランジスタ４３と４４
の双方を通って流れ、それによって導体５と導体６との
間にＶａｎ（４３） とＶｅｔ（４４） とを加ｘ；−
タ電圧ニ等しい電圧ｖｂを発生させ、そしてそれらの導
体５と導体６とが、ＮＰＮトランジスタ１２のベースと
ＰＮＰ トランジスタ１３のベースとに接続されている
のである。入力電圧ｖＩＩ＋は、導体６へ供給されるよ
うになっている。この第２Ａ図の従来技術に係る回路に
おいては、ダイオード接続されたトランジスタがコレク
ターベース電圧がゼロの状態で動作する必要がある。同
回路が線形動作を行なうためには、内部コレクターベー
ス接合が、実質的にｊ順方向バイアスされた状態となら
ないようにすることが１本質的に重要である。そのため
には内部コレクタ抵抗が小さくなければならず。
更にそのためには、エミッタ面積とコレクタ接点面積と
を比較的大きなものとすることによって、１１ｒｉ方向
ベース−コレクタ内部バイアス回路圧が、約２００ミリ
ボルトを超えないようにする必要がある。コレクターベ
ース接合に内部順方向バイアスがかかった状態になると
、更にコレクターベース接合容量も増大し、これは回路
の帯域幅の劣化の要因となる。
を比較的大きなものとすることによって、１１ｒｉ方向
ベース−コレクタ内部バイアス回路圧が、約２００ミリ
ボルトを超えないようにする必要がある。コレクターベ
ース接合に内部順方向バイアスがかかった状態になると
、更にコレクターベース接合容量も増大し、これは回路
の帯域幅の劣化の要因となる。
第２Ｂ図は、ＰＮＰプルダウン・トランジスタ１３のベ
ースを駆動するＮＰＮソース・フォロワ５２と、ＮＰＮ
プルアップ・トランジスタ１２のベースを駆動するＰＮ
Ｐソース・２オロワ５４とを用いた。別の公知の方式を
示している。このｍ２ Ｂ１１）４においては、ＮＰＮ
ソース・フォロワ５２の出ｌｉｔ圧とＰＮＰソース・フ
ォロワ５４の出力電圧との差によって電圧Ｖｄが発生さ
れるようになっており、この電圧ＶｄはＶＢＦ（５４）
とＹｅｔ（５２）とを加えた電圧に等しく、この電圧が
トランジスタ１２と１３をバイアスするようになってい
る。この回路は望ましいと言える以上の電力を消費する
ものであり、その原因は、２つのソース番フ丈ロワのた
めに個々に電流源Ｉを必要とすることにある。
ースを駆動するＮＰＮソース・フォロワ５２と、ＮＰＮ
プルアップ・トランジスタ１２のベースを駆動するＰＮ
Ｐソース・２オロワ５４とを用いた。別の公知の方式を
示している。このｍ２ Ｂ１１）４においては、ＮＰＮ
ソース・フォロワ５２の出ｌｉｔ圧とＰＮＰソース・フ
ォロワ５４の出力電圧との差によって電圧Ｖｄが発生さ
れるようになっており、この電圧ＶｄはＶＢＦ（５４）
とＹｅｔ（５２）とを加えた電圧に等しく、この電圧が
トランジスタ１２と１３をバイアスするようになってい
る。この回路は望ましいと言える以上の電力を消費する
ものであり、その原因は、２つのソース番フ丈ロワのた
めに個々に電流源Ｉを必要とすることにある。
第２Ｃ図は、いわゆるｒＶＢＥマルチプライヤ」を、Ｎ
ＰＮプルアップ・トランジスタ１２のベースとＰＮＰプ
ルダウン・トランジスタ１３のベースとの間に接続され
るバイアス回路として用いることを開示している。この
ＶＢＦマルチプライヤ回路が導体５と導体６との間に電
圧ｖｃを発生し。
ＰＮプルアップ・トランジスタ１２のベースとＰＮＰプ
ルダウン・トランジスタ１３のベースとの間に接続され
るバイアス回路として用いることを開示している。この
ＶＢＦマルチプライヤ回路が導体５と導体６との間に電
圧ｖｃを発生し。
この発生される電圧は、ＮＰＮ トランジスタロ２のＶ
ｓｔ？ｔｔ圧を抵抗器６４及び６５の抵抗値Ｈの関数
である量で乗じたものに淳しい、しかしながら、このＶ
ＢＥマルチプライヤ回路はバイアス電流を高精度で制御
することはできず、その原因は。
ｓｔ？ｔｔ圧を抵抗器６４及び６５の抵抗値Ｈの関数
である量で乗じたものに淳しい、しかしながら、このＶ
ＢＥマルチプライヤ回路はバイアス電流を高精度で制御
することはできず、その原因は。
このＶ８１マルチプライヤのトランジスタを流れる’、
ｌｌ１ｉが、このＶｌｌ［マルチプライヤのトランジス
タ６２のベース−エミッタ電圧と、２つの抵抗器６４及
び６５の抵抗値との１両方に支配されていることにある
。
ｌｌ１ｉが、このＶｌｌ［マルチプライヤのトランジス
タ６２のベース−エミッタ電圧と、２つの抵抗器６４及
び６５の抵抗値との１両方に支配されていることにある
。
米国特許第４３１７０８１号（Ｋｏｂａ７ａｓｈｉ ）
は、ＰＮＰトランジスタＱ９のベースがＮＰＮ トラン
ジスタＱＩＯのベースに接続されている。シングルエン
デツド−プッシュプル電力増幅器を開示している。トラ
ンジスタＱ９のエミッタはトランジスタＱＩＯのコレク
タに接続されており、トランジスタＱＩＯのエミルタは
トランジスタＱ９のコレクタに４６統されている。抵抗
ｉＲ５がトランジスタＱ９のベースとエミッタとの１１
１１に接続されており、抵抗器Ｒ６がトランジスタＱ１
０のベースとエミッタとの間に接続されている。この回
路は、バイアス回路１２と相補形プッシュプル出力回路
Ｑ７ 、ＱＢとの間に用いられて、出力トランジスタＱ
７、ＱＢに蓄積された電荷を放電することによって高周
波性能を向上させるものである。バイアス回路１２は、
バイアス電圧を、プッシュプル出力回路のトランジスタ
Ｑ？ 、ＱＢの夫々のベースに供給すると共に、２つの
抵抗器Ｒ５とＲ６並びにトランジスタＱ９とＱＩＧの両
側にも供給するようになっている。この回路の持つ欠点
は、抵抗器Ｒ５とＲ６が広いチップ面積を必要とするこ
と、それに、それらの抵抗器の抵抗値が、トランジスタ
Ｑ９及びＱＩＱのＶＢＥ電圧以外の、様々な製造パラメ
ータによって支配されるものであることにある。従って
、それらの抵抗器の抵抗値が均衡していなければ、その
結果２つのトランジスタを流れる電流は太きく異なった
ものとなり、この回路により発生されるバイアス電圧に
、かなりの大きさの、望ましくない、製造過程に影響さ
れる変動が発生することになる。
は、ＰＮＰトランジスタＱ９のベースがＮＰＮ トラン
ジスタＱＩＯのベースに接続されている。シングルエン
デツド−プッシュプル電力増幅器を開示している。トラ
ンジスタＱ９のエミッタはトランジスタＱＩＯのコレク
タに接続されており、トランジスタＱＩＯのエミルタは
トランジスタＱ９のコレクタに４６統されている。抵抗
ｉＲ５がトランジスタＱ９のベースとエミッタとの１１
１１に接続されており、抵抗器Ｒ６がトランジスタＱ１
０のベースとエミッタとの間に接続されている。この回
路は、バイアス回路１２と相補形プッシュプル出力回路
Ｑ７ 、ＱＢとの間に用いられて、出力トランジスタＱ
７、ＱＢに蓄積された電荷を放電することによって高周
波性能を向上させるものである。バイアス回路１２は、
バイアス電圧を、プッシュプル出力回路のトランジスタ
Ｑ？ 、ＱＢの夫々のベースに供給すると共に、２つの
抵抗器Ｒ５とＲ６並びにトランジスタＱ９とＱＩＧの両
側にも供給するようになっている。この回路の持つ欠点
は、抵抗器Ｒ５とＲ６が広いチップ面積を必要とするこ
と、それに、それらの抵抗器の抵抗値が、トランジスタ
Ｑ９及びＱＩＱのＶＢＥ電圧以外の、様々な製造パラメ
ータによって支配されるものであることにある。従って
、それらの抵抗器の抵抗値が均衡していなければ、その
結果２つのトランジスタを流れる電流は太きく異なった
ものとなり、この回路により発生されるバイアス電圧に
、かなりの大きさの、望ましくない、製造過程に影響さ
れる変動が発生することになる。
従って本発明の目的は、Ｐ Ｎ Ｐ −Ｖ Ｂ［電圧と
Ｎ Ｐ Ｎ −Ｖ ＢＥ電圧との和に等しい電圧を発生
するバイアス回路であって、極めて僅かな半導体チップ
面積しか使用せず、極めて容量が小さく、ダイナミック
番インピーダンスが低く、シかも抵抗値の変動に影響さ
れない、バイアス回路を提供することにある。
Ｎ Ｐ Ｎ −Ｖ ＢＥ電圧との和に等しい電圧を発生
するバイアス回路であって、極めて僅かな半導体チップ
面積しか使用せず、極めて容量が小さく、ダイナミック
番インピーダンスが低く、シかも抵抗値の変動に影響さ
れない、バイアス回路を提供することにある。
本発明の別の目的は、相補形プッシュプル出力トランジ
スタ段に製造過程の影響を受けないバイアス電流を発生
させるのに有用な、改良された回路を提供することにあ
る。
スタ段に製造過程の影響を受けないバイアス電流を発生
させるのに有用な、改良された回路を提供することにあ
る。
（課題を解決するための手段）
要約して、且つその一実施例に即して説明するならば、
本発明は、そのエミッタが第１端子に接続され、コレク
タが第２端子に接続されたＮＰＮトランジスタと、その
エミッタが前記第２端子に接続され、ベースが前記ＮＰ
Ｎトランジスタのベースにのみ接続され、コレクタが前
記第１端子に接続されたＰＮＰ トランジスタとを含ん
でいる。
本発明は、そのエミッタが第１端子に接続され、コレク
タが第２端子に接続されたＮＰＮトランジスタと、その
エミッタが前記第２端子に接続され、ベースが前記ＮＰ
Ｎトランジスタのベースにのみ接続され、コレクタが前
記第１端子に接続されたＰＮＰ トランジスタとを含ん
でいる。
基準電圧を発生するための回路を提供するものである。
前記第１端子と前記第２端子との一方には電流源が接続
されており、この電流源が流す電流は、前記ＰＮＰトラ
ンジスタを流れる電流と、前記ＮＰＮトランジスタを流
れる別の電流とに、分かれて流れるようになっている。
されており、この電流源が流す電流は、前記ＰＮＰトラ
ンジスタを流れる電流と、前記ＮＰＮトランジスタを流
れる別の電流とに、分かれて流れるようになっている。
この回路は、ＰＮＰ−ＶＢＥ電圧とＮＰＮ−Ｖｅｔｉｔ
ｔＪＥトノＩ］ニ’Ｊしい基準電圧を発生し、この電圧
は、前記ＰＮＰトランジスタの飽和電流並びに前記ＮＰ
Ｎトランジスタの飽和電流の変動に対して、高精度で追
従するものである。この回路は、各々のエミッタが共通
の１つの出力端子に接続されているＮＰＮプルアップ・
トランジスタとＰＮＰプルダウン・トランジスタの夫々
のベースの間に、２つのＶＢＥから成るバイアス電圧（
２Ｖ８Ｆ電圧）を発生させるのに有用なものである。こ
の回路は、前記ＮＰＮプルアップ・トランジスタと前記
ＰＮＰプルダウン・トランジスタに、前記ＰＮＰトラン
ジスタの飽和電流並びに前記ＮＰＮトランジスタの飽和
電流の変動から実質的に影響を受けることのない。
ｔＪＥトノＩ］ニ’Ｊしい基準電圧を発生し、この電圧
は、前記ＰＮＰトランジスタの飽和電流並びに前記ＮＰ
Ｎトランジスタの飽和電流の変動に対して、高精度で追
従するものである。この回路は、各々のエミッタが共通
の１つの出力端子に接続されているＮＰＮプルアップ・
トランジスタとＰＮＰプルダウン・トランジスタの夫々
のベースの間に、２つのＶＢＥから成るバイアス電圧（
２Ｖ８Ｆ電圧）を発生させるのに有用なものである。こ
の回路は、前記ＮＰＮプルアップ・トランジスタと前記
ＰＮＰプルダウン・トランジスタに、前記ＰＮＰトラン
ジスタの飽和電流並びに前記ＮＰＮトランジスタの飽和
電流の変動から実質的に影響を受けることのない。
一定の静止バイアス電流を発生させるものである。こう
して発生される２ＶＢＥ電圧はまた、ダイナミック・イ
ンピーダンスが低いことと容量が極めて小さいこととが
要求される。ある種のレベル・シフトの用途にも、有用
なものとなり得るものである。
して発生される２ＶＢＥ電圧はまた、ダイナミック・イ
ンピーダンスが低いことと容量が極めて小さいこととが
要求される。ある種のレベル・シフトの用途にも、有用
なものとなり得るものである。
（実施例）
第１Ａ図には１本発明の基準電圧回路の１つの基本的構
成が引用符号ｌで示されている。この基本的構成は、＋
ｖｓと導体５との間に接続された、電流ｌを発生する電
流源７を含んでいる。
成が引用符号ｌで示されている。この基本的構成は、＋
ｖｓと導体５との間に接続された、電流ｌを発生する電
流源７を含んでいる。
ＰＮＰトランジスタ３は、そのエミッタが導体５に接続
され、コレクタが導体６に接続されている。ＮＰＮトラ
ンジスタ４は、そのコレクタが導体５に接続され、ベー
スがトランジスタ３のベースに接続され、エミッタが導
体６に接続されている。電流Ｉが導体５に流れ込んでい
るときには、この電流はトランジスタ３と４との間で分
割されており、それによって、ＶＢＥ３並びにＶ ＢＦ
２に等しい電圧Ｖａを発生している。ここで、Ｖ ＢＦ
２はＰＮＰトランジスタ３のベース−エミッタ電圧の大
きさであり、またＶ ８Ｅ４はＮＰＮ トランジスタ４
のベースーエミー、タ電圧の大きさである。
され、コレクタが導体６に接続されている。ＮＰＮトラ
ンジスタ４は、そのコレクタが導体５に接続され、ベー
スがトランジスタ３のベースに接続され、エミッタが導
体６に接続されている。電流Ｉが導体５に流れ込んでい
るときには、この電流はトランジスタ３と４との間で分
割されており、それによって、ＶＢＥ３並びにＶ ＢＦ
２に等しい電圧Ｖａを発生している。ここで、Ｖ ＢＦ
２はＰＮＰトランジスタ３のベース−エミッタ電圧の大
きさであり、またＶ ８Ｅ４はＮＰＮ トランジスタ４
のベースーエミー、タ電圧の大きさである。
第１Ｂ図において、本発明の基準電圧回路の別構Ｉ＆ｌ
Ａは、−ＶＳボルトの電位を持つ負電源電圧導体との間
に、′屯流源７Ａが接続されていることを除けば、第１
Ａ図の構成と同一である０回路ｌと回路ＩＡとのいずれ
においても、電流源回路７ないし７Ａは公知の適当ない
かなる種類の電流源回路であっても良く、更には１つの
抵抗器であっても良い０両方の回路１及びＩＡの、先に
言及した米国特許第４３１７０８１号の回路との相違は
、トランジスタ３及び４の夫々のベースと導体５及び６
との間の夫々の抵抗器を排除しであること、並びに、パ
ラレルに接続されたトランジスタ３及び４に対して、そ
れらの両側に亙ってバイアス電圧回路を設けることに替
えて、それらに直列に電流源を接続したことにある。
Ａは、−ＶＳボルトの電位を持つ負電源電圧導体との間
に、′屯流源７Ａが接続されていることを除けば、第１
Ａ図の構成と同一である０回路ｌと回路ＩＡとのいずれ
においても、電流源回路７ないし７Ａは公知の適当ない
かなる種類の電流源回路であっても良く、更には１つの
抵抗器であっても良い０両方の回路１及びＩＡの、先に
言及した米国特許第４３１７０８１号の回路との相違は
、トランジスタ３及び４の夫々のベースと導体５及び６
との間の夫々の抵抗器を排除しであること、並びに、パ
ラレルに接続されたトランジスタ３及び４に対して、そ
れらの両側に亙ってバイアス電圧回路を設けることに替
えて、それらに直列に電流源を接続したことにある。
第１Ａ図の回路と第１Ｂ図の回路とのいずれにおいても
、■、は次の式により与えられることが分る。
、■、は次の式により与えられることが分る。
ここで、ＶＴＨは（ｋＴ）／ｑに等しい０式（１）は次
式のように変形することができる。
式のように変形することができる。
式（１）と式（２）とにおいて、Ｉｎは電流Ｉのうちの
ＮＰＮトランジスタ４を流れる部分であり、またＩｐは
ＰＮＰトランジスタ３を流れる電流である。■３．はＮ
ＰＮトランジスタ４の飽和電流であ’Ｊ、またＩＳｐは
ＰＮＰトランジスタ３の飽和電流である。
ＮＰＮトランジスタ４を流れる部分であり、またＩｐは
ＰＮＰトランジスタ３を流れる電流である。■３．はＮ
ＰＮトランジスタ４の飽和電流であ’Ｊ、またＩＳｐは
ＰＮＰトランジスタ３の飽和電流である。
第２Ａ図の、電流源４２、ダイオード接続されたトラン
ジスタ４３、及びダイオード接続されたトランジスタ４
４を含んでいる、先行技術に係る電圧基準回路のｖｂを
表わす式は１次の式で与えられる。
ジスタ４３、及びダイオード接続されたトランジスタ４
４を含んでいる、先行技術に係る電圧基準回路のｖｂを
表わす式は１次の式で与えられる。
Ｗｂとｖａとを比較するに際して、簡単にするために、
第１Ａ図の回路とｔ５１Ｂ図の回路においては、電流Ｉ
がＰＮＰトランジスタ３とＮＰＮトランジスタ４との間
で等分に分割されるものと仮定すれば良い、そのように
仮定すれば、それによってＶａを表わす次の式が導かれ
る。
第１Ａ図の回路とｔ５１Ｂ図の回路においては、電流Ｉ
がＰＮＰトランジスタ３とＮＰＮトランジスタ４との間
で等分に分割されるものと仮定すれば良い、そのように
仮定すれば、それによってＶａを表わす次の式が導かれ
る。
従って、Ｖａとｖｂとが等しい場合には、第１Ａ図並び
に第１Ｂ図の、ＰＮＰトランジスタ３とＮＰＮトランジ
スタ４との各々を流れる電流は、第２Ａ図のダイオード
接続されたトランジスタ４３及び４４を流れる電流の半
分で良いことが分る。第１Ａ図と第２Ａ図とで電流！が
同一の値であるとすれば、また更に、Ｖａとｖｂとが同
一の値であるとすれば、第１Ａ図のトランジスタ３と４
のエミッタ面積は（従って逆方向飽和・電流は）、第２
Ａ図の夫々トランジスタ４３と４４のエミッタ面積の半
分で良いことになる。この結果、集積回路チップの面積
を大幅に節約することが可能になっている。Ｖａという
値を発生させるために必要とされるＰＮＰトランジスタ
３並びにＮＰＮ トランジスタ４の大きさがそのように
縮小されたならば、その結果、コレクターベース間容量
も２分の１に低減される。それによって１回路の帯域幅
を大幅に拡大することが可能となる。
に第１Ｂ図の、ＰＮＰトランジスタ３とＮＰＮトランジ
スタ４との各々を流れる電流は、第２Ａ図のダイオード
接続されたトランジスタ４３及び４４を流れる電流の半
分で良いことが分る。第１Ａ図と第２Ａ図とで電流！が
同一の値であるとすれば、また更に、Ｖａとｖｂとが同
一の値であるとすれば、第１Ａ図のトランジスタ３と４
のエミッタ面積は（従って逆方向飽和・電流は）、第２
Ａ図の夫々トランジスタ４３と４４のエミッタ面積の半
分で良いことになる。この結果、集積回路チップの面積
を大幅に節約することが可能になっている。Ｖａという
値を発生させるために必要とされるＰＮＰトランジスタ
３並びにＮＰＮ トランジスタ４の大きさがそのように
縮小されたならば、その結果、コレクターベース間容量
も２分の１に低減される。それによって１回路の帯域幅
を大幅に拡大することが可能となる。
第１Ａ図及び第１Ｂ図の回路の、第２Ａ図のバイアス回
路４３．４４との比較におけるその他の利点について説
明すると、後者の回路においてはダイオードｌａ＆！さ
れた夫々のトランジスタのコレクタとベースとがまとめ
て接続されてしまっているということが挙げられる。従
ってコレクターベース接合容量が最大の値となっている
が、一方これに対して第１Ａ図及び第１Ｂ図のバイアス
回路では、コレクターベース接合には約０．７ボルトの
逆方向バイアスがかかっており、それによってコレクタ
ーベース接合容量が大幅に低減されている。更にそれに
よって、第２Ａ図の回路と比べて動的回路性能が大幅に
改善されている。更に第２Ａ図の回路においては、電流
■の所与の値に対して、トランジスタ４３及び４４にそ
の電流Ｉが流れる際に、それらのダイオード接続された
トランジスタ４３及び４４のコレクターベース接合に内
部順方向バイアスがかかることを防止するために、それ
らのトランジスタ４３及び４４の内部コレクタ抵抗が充
分に小さくなるようにそれらのトランジスタを充分に大
きなものとしておく必要がある。もしコレクターベース
接合が順方向バイアスされた状態となったならば、ベー
ス領域に多量の電荷が蓄積され、それによって動的特性
の甚だしい劣化がもたらされることになる。更には、ダ
イオード接続されたトランジスタ４３ないし４４の内部
コレクターベース接合の順方向バイアスが約２００ミリ
ボルト以上に増大したならば、電圧ｖｂは適正な偵を保
つことができず、その結果、ＮＰＮプルアップ・トラン
ジスタ１２並びにＰＮＰプルダウン・トランジスタ１３
（７）バイアス電流も適正な値を保てないことになる。
路４３．４４との比較におけるその他の利点について説
明すると、後者の回路においてはダイオードｌａ＆！さ
れた夫々のトランジスタのコレクタとベースとがまとめ
て接続されてしまっているということが挙げられる。従
ってコレクターベース接合容量が最大の値となっている
が、一方これに対して第１Ａ図及び第１Ｂ図のバイアス
回路では、コレクターベース接合には約０．７ボルトの
逆方向バイアスがかかっており、それによってコレクタ
ーベース接合容量が大幅に低減されている。更にそれに
よって、第２Ａ図の回路と比べて動的回路性能が大幅に
改善されている。更に第２Ａ図の回路においては、電流
■の所与の値に対して、トランジスタ４３及び４４にそ
の電流Ｉが流れる際に、それらのダイオード接続された
トランジスタ４３及び４４のコレクターベース接合に内
部順方向バイアスがかかることを防止するために、それ
らのトランジスタ４３及び４４の内部コレクタ抵抗が充
分に小さくなるようにそれらのトランジスタを充分に大
きなものとしておく必要がある。もしコレクターベース
接合が順方向バイアスされた状態となったならば、ベー
ス領域に多量の電荷が蓄積され、それによって動的特性
の甚だしい劣化がもたらされることになる。更には、ダ
イオード接続されたトランジスタ４３ないし４４の内部
コレクターベース接合の順方向バイアスが約２００ミリ
ボルト以上に増大したならば、電圧ｖｂは適正な偵を保
つことができず、その結果、ＮＰＮプルアップ・トラン
ジスタ１２並びにＰＮＰプルダウン・トランジスタ１３
（７）バイアス電流も適正な値を保てないことになる。
斯かる状況は、結果として出力電圧Ｖ ＯＵＴの望まし
からぬ歪を生じさせる。第２Ａ図の回路が用いられてい
る場合に以上の諸問題を回避するためには、トランジス
タ４３及び４４の、エミッタ面積とコレクタ接点面積と
の双方を大幅に拡大しなければならず、それがチップの
寸法を更に増大させ、また動的特性を更に劣化させるこ
とになる。
からぬ歪を生じさせる。第２Ａ図の回路が用いられてい
る場合に以上の諸問題を回避するためには、トランジス
タ４３及び４４の、エミッタ面積とコレクタ接点面積と
の双方を大幅に拡大しなければならず、それがチップの
寸法を更に増大させ、また動的特性を更に劣化させるこ
とになる。
第３図について説明すると、同図には、第１Ｂ図の回路
の、導体５をＮＰＮプルアップ・トランジスタ１２のベ
ースに接続し、導体６をＰＮＰプルダウン・トランジス
タ１３のベースに接続したものが示されている。トラン
ジスタ１３のコレクタは−Ｖｔｔに接続されており、ま
た電流源７Ａが導体６と−ｖＥＥとの間に接続されてい
る。プルアップ・トランジスタ１２のコレクタは＋Ｖｃ
ｃに接続されている。エミッタ・７オロワＮＰＮ トラ
ンジスタ１１はそのベースが導体８を介してＷＩＮに接
続されており、また、エミッタが導体５に接続され、コ
レクタが＋Ｖｃｃに接続されている。
の、導体５をＮＰＮプルアップ・トランジスタ１２のベ
ースに接続し、導体６をＰＮＰプルダウン・トランジス
タ１３のベースに接続したものが示されている。トラン
ジスタ１３のコレクタは−Ｖｔｔに接続されており、ま
た電流源７Ａが導体６と−ｖＥＥとの間に接続されてい
る。プルアップ・トランジスタ１２のコレクタは＋Ｖｃ
ｃに接続されている。エミッタ・７オロワＮＰＮ トラ
ンジスタ１１はそのベースが導体８を介してＷＩＮに接
続されており、また、エミッタが導体５に接続され、コ
レクタが＋Ｖｃｃに接続されている。
第３図の回路では、出力トランジスタ１２及び１３のバ
イアス電流を所定のＴＬｔ＊に維持するために、第２Ｂ
図の回路のように電力を消費するエミッタ・フォロワを
２つ必要とすることはなく、１つのエミ７り・フォロワ
が電力を消費するだけである。（第２Ｂ図の回路におい
ては、エミッターフォロワ・トランジスタ５２及び５４
は、電流Ｉを同一とした場合その物理的・を法が第３図
のトランジスタ３及び４の２倍でなければならないこと
に注意されたい、そのためにコレクターベース間寄生容
量が増大しており、そのことが第２Ｂ図の回路の帯域幅
に対する制約となっているのである）。
イアス電流を所定のＴＬｔ＊に維持するために、第２Ｂ
図の回路のように電力を消費するエミッタ・フォロワを
２つ必要とすることはなく、１つのエミ７り・フォロワ
が電力を消費するだけである。（第２Ｂ図の回路におい
ては、エミッターフォロワ・トランジスタ５２及び５４
は、電流Ｉを同一とした場合その物理的・を法が第３図
のトランジスタ３及び４の２倍でなければならないこと
に注意されたい、そのためにコレクターベース間寄生容
量が増大しており、そのことが第２Ｂ図の回路の帯域幅
に対する制約となっているのである）。
第３図の回路は、プッシュプルＮＰＮ／ＰＮＰ出力段に
バイアスをかけるための非常に好適な方法を提供するも
のである。なぜならば、出力トランジスタ１２及び１３
にある値のバイアス電流を発生させるために必要なトラ
ンジスタ３及び４の物理的寸法は、同じ大きさの合計電
流Ｉが流れるいかなる公知の先行技術のバイアス回路の
ものと比べても、その半分で済むからである。更に第３
図の回路は、ＶＩＮとＶ ＯＵＴとの間のバッファリン
グ機能を、第２Ｂ図の回路と同程度に効果的に、しかも
僅か半分の電力消費量と半分のコレクターベース間寄生
容量で果たすことができる。トランジスタ３′及び４の
飽和電流特性は、夫々、出力トランジスタ１２及び１３
の特性と正確に揃ったものとなる。従ってトランジスタ
１２と１３を介して発生される静止バイアス電流を調整
するために、抵抗器のレーザ・トリミング等の処理を必
要とせず、なぜならば、ＮＰＮ トランジスタ４と１２
との、また、ＰＮＰトランジスタ３と１３との、夫々の
幾何学的諸元を正確に揃えないしは正確な倍率関係とす
ることが、集植回路の設計のレイアウトの段階で容易に
行なえるからである。
バイアスをかけるための非常に好適な方法を提供するも
のである。なぜならば、出力トランジスタ１２及び１３
にある値のバイアス電流を発生させるために必要なトラ
ンジスタ３及び４の物理的寸法は、同じ大きさの合計電
流Ｉが流れるいかなる公知の先行技術のバイアス回路の
ものと比べても、その半分で済むからである。更に第３
図の回路は、ＶＩＮとＶ ＯＵＴとの間のバッファリン
グ機能を、第２Ｂ図の回路と同程度に効果的に、しかも
僅か半分の電力消費量と半分のコレクターベース間寄生
容量で果たすことができる。トランジスタ３′及び４の
飽和電流特性は、夫々、出力トランジスタ１２及び１３
の特性と正確に揃ったものとなる。従ってトランジスタ
１２と１３を介して発生される静止バイアス電流を調整
するために、抵抗器のレーザ・トリミング等の処理を必
要とせず、なぜならば、ＮＰＮ トランジスタ４と１２
との、また、ＰＮＰトランジスタ３と１３との、夫々の
幾何学的諸元を正確に揃えないしは正確な倍率関係とす
ることが、集植回路の設計のレイアウトの段階で容易に
行なえるからである。
第３図のトランジスタ１１は非常に小さなデバイスとす
ることかでさ、それによって、入力節点８における、非
線形のコレクターベース間８縫の影ツを極めて小さくす
ることができる。
ることかでさ、それによって、入力節点８における、非
線形のコレクターベース間８縫の影ツを極めて小さくす
ることができる。
エミー７タ金２ォロワ・トランジスタ１１を省略する場
合には、ＶＩＮを導体５に印加するようにすれば良いこ
と（注意されたい。
合には、ＶＩＮを導体５に印加するようにすれば良いこ
と（注意されたい。
第２Ｃ図のＶＩＩＬマルチプライヤ回路によって発生さ
れるバイアス市圧ｖｃを表わす式は１次の式でり−えら
れる。
れるバイアス市圧ｖｃを表わす式は１次の式でり−えら
れる。
ここで、ＩｓｎはＮＰＮ トランジスタロ２の飽和電流
である。（第２Ａ図〜第２Ｃ図においては、出力トラン
ジスタ１２及び１３のベース′市流は無視し得ると仮定
していることに注意されたい）。
である。（第２Ａ図〜第２Ｃ図においては、出力トラン
ジスタ１２及び１３のベース′市流は無視し得ると仮定
していることに注意されたい）。
ＮＰＮトランジスタロ２の電流は、このトランジスタ６
２のｖＢＦ電圧と、抵抗；ＷＢ２及び６５の抵抗値であ
るＲのイぽｉとの両方によって支配されるものであるか
ら、ＶＣを出力トランジスタ１２及び１３の特性に充分
緊密に整合させて、レーザ・トリミングやその他の抵抗
器５４及び／または抵抗器５５の抵抗値の調節工程を経
ることなく出力トランジスタ１２及び１３を流れる静止
バイアス電流を所望の値にする、ということは極めて困
難である。
２のｖＢＦ電圧と、抵抗；ＷＢ２及び６５の抵抗値であ
るＲのイぽｉとの両方によって支配されるものであるか
ら、ＶＣを出力トランジスタ１２及び１３の特性に充分
緊密に整合させて、レーザ・トリミングやその他の抵抗
器５４及び／または抵抗器５５の抵抗値の調節工程を経
ることなく出力トランジスタ１２及び１３を流れる静止
バイアス電流を所望の値にする、ということは極めて困
難である。
従って、容易に理解されるように、第１Ａ図及び第１Ｂ
図のバイアス回路の、第２Ｃ図のＶＢＥマルチプライヤ
回路との比較における重要な利点は、第１Ａ図及び第１
Ｂ図のバイアス回路は、そのようなＪｉｌｇｉの工程な
いしレーザ・トリミングの工程を全く必要としないとい
うことであり、その理由は、第１Ａ図ないし第１Ｂ図の
回路を用いてプッシュプル出力回路１２．１３のバイア
ス電流を発生させる場合には、ＮＰＮプルアップ・トラ
ンジスタ１２とＮＰＮ トランジスタ４とを互いに揃え
或いは倍率関係とし、また同様にＰＮＰプルダウン・ト
ランジスタ１３とＰＮＰトランジスタ３とを互いに揃え
或いは倍率関係とすることによって、出力トランジスタ
１２及び１３を流れる静止バイアス電流を制御すること
ができるからである。
図のバイアス回路の、第２Ｃ図のＶＢＥマルチプライヤ
回路との比較における重要な利点は、第１Ａ図及び第１
Ｂ図のバイアス回路は、そのようなＪｉｌｇｉの工程な
いしレーザ・トリミングの工程を全く必要としないとい
うことであり、その理由は、第１Ａ図ないし第１Ｂ図の
回路を用いてプッシュプル出力回路１２．１３のバイア
ス電流を発生させる場合には、ＮＰＮプルアップ・トラ
ンジスタ１２とＮＰＮ トランジスタ４とを互いに揃え
或いは倍率関係とし、また同様にＰＮＰプルダウン・ト
ランジスタ１３とＰＮＰトランジスタ３とを互いに揃え
或いは倍率関係とすることによって、出力トランジスタ
１２及び１３を流れる静止バイアス電流を制御すること
ができるからである。
式（３）と式（４）とは、電流ＩがＰＮＰトランジスタ
３とＮＰＮトランジスタ４との間で等分に分割されるも
のと仮定している。しかしながら、この仮定が有効でな
い場合には、先に説明した形式のダイオード接続された
トランジスタを用いたバイアス回路に関しては、第５Ａ
図に示す回路に基づいて正確な式を導出することができ
、また、本発明のバイアス回路に関しては、第５Ｂ図に
基づいて正確な式を導出することができる。第５Ａ図の
、ダイオード接続されたＰＮＰ トランジスタ４３とダ
イオード接続されたＮＰＮトランジスタ４４とが直列に
接続されているものについては、電圧Ｖ＾が次の式で与
えられる。
３とＮＰＮトランジスタ４との間で等分に分割されるも
のと仮定している。しかしながら、この仮定が有効でな
い場合には、先に説明した形式のダイオード接続された
トランジスタを用いたバイアス回路に関しては、第５Ａ
図に示す回路に基づいて正確な式を導出することができ
、また、本発明のバイアス回路に関しては、第５Ｂ図に
基づいて正確な式を導出することができる。第５Ａ図の
、ダイオード接続されたＰＮＰ トランジスタ４３とダ
イオード接続されたＮＰＮトランジスタ４４とが直列に
接続されているものについては、電圧Ｖ＾が次の式で与
えられる。
第５Ｂ図については、ＶＢが次の式のようになる。
夫々のベース電極は互いに他方のベース電極にのみ接続
されているため、夫々のベース電流は互いに等しく、従
って次のようになる。
されているため、夫々のベース電流は互いに等しく、従
って次のようになる。
第５Ｂ図からＩＪＪらかなように。
（！ｌ）
２ Ｉ ＝ Ｉ ｔｐ＋ Ｉ ｃｎ＝ Ｉ ｔｎ＋ Ｉ
ｃｐＩ １１９＝ Ｉ ａｈ である、また、Ｉ Ｃｎ” Ｉ ［ｎであることから。
ｃｐＩ １１９＝ Ｉ ａｈ である、また、Ｉ Ｃｎ” Ｉ ［ｎであることから。
βｐとβｎとを、夫々、ＰＮＰトランジスタとＮＰＮト
ランジスタの、ベース電流に対するコ２ Ｉ ＝ Ｉ
ｔｐ＋ Ｉ ｔｎ とはｌよりもはるかに大きいため１次の式が導かれる。
ランジスタの、ベース電流に対するコ２ Ｉ ＝ Ｉ
ｔｐ＋ Ｉ ｔｎ とはｌよりもはるかに大きいため１次の式が導かれる。
れ、従って次式が得られる。
り次式が得られる。
そして。
め、このＩＥＩＩの値を式（１４）に代入することによ
り次式が導かれる。
り次式が導かれる。
従って、
βｎかにβｐと等しいと置けば、式（１６）は次式のよ
うになる。
うになる。
この式は次のように展開することができる。
ここで、Ｋはβ０とβｐとの間の比である。
ｋが１に等しい場合には、βｎとβｐとは互いに等しく
、式（１８）の第２項はゼロとなる。しかしながら、β
ｎとβｐとが等しくない場合には。
、式（１８）の第２項はゼロとなる。しかしながら、β
ｎとβｐとが等しくない場合には。
第２項はゼロに等しくはない、−例として、βｐ＝５０
．且つ、βｎ ＝５００の場合には、式（１８）の第２
項は室温において−２８，５ミリボルトになる。
．且つ、βｎ ＝５００の場合には、式（１８）の第２
項は室温において−２８，５ミリボルトになる。
第６図は第１Ａ図及び第１Ｂ図の２ＶＢＥ回路部分の変
形構成を示しており、この構成においては、ＰＮＰトラ
ンジスタ８１は、そのベースとコレクタとがトランジス
タ３及び４の夫々のベースに接続されており、またエミ
ッタが導体５に接続されている。ＮＰＮトランジスタ８
２はそのベースとコレクタとがトランジスタ３及び４の
夫々のベースに接続されており、またエミッタが導体６
に接続されている。第１Ａ図及び第１Ｂ図と同様に、ト
ランジスタ３のベース並びにトランジスタ４のベースと
、導体５と導体６とのいずれとの間にも、抵抗器は接続
されていない、トランジスタ８１のエミッタ面積、並び
にトランジスタ８２のエミッタ面積はＸに等しい、トラ
ンジスタ３のエミッタ面積はＭｘであり、またトランジ
スタ４のエミッタ面積はＮｘである。
形構成を示しており、この構成においては、ＰＮＰトラ
ンジスタ８１は、そのベースとコレクタとがトランジス
タ３及び４の夫々のベースに接続されており、またエミ
ッタが導体５に接続されている。ＮＰＮトランジスタ８
２はそのベースとコレクタとがトランジスタ３及び４の
夫々のベースに接続されており、またエミッタが導体６
に接続されている。第１Ａ図及び第１Ｂ図と同様に、ト
ランジスタ３のベース並びにトランジスタ４のベースと
、導体５と導体６とのいずれとの間にも、抵抗器は接続
されていない、トランジスタ８１のエミッタ面積、並び
にトランジスタ８２のエミッタ面積はＸに等しい、トラ
ンジスタ３のエミッタ面積はＭｘであり、またトランジ
スタ４のエミッタ面積はＮｘである。
トランジスタ８１及び８２は、電流１３及びＩ４を、β
ｎ及びβｐからは独立させ、ＭとＮの夫々の値により支
配されるようにしていることが分る。このことを理解す
るためには、トランジスタ８１と３とが、Ｎ３とＭＩ５
とを等しくさせている第１のカレント・ミラーを形成し
ており、またトランジスタ８２と４とが、Ｉ４とＮ１５
とを等しくさせている第２のカレント・ミラーを形成し
ていることに注目すれば良い。
ｎ及びβｐからは独立させ、ＭとＮの夫々の値により支
配されるようにしていることが分る。このことを理解す
るためには、トランジスタ８１と３とが、Ｎ３とＭＩ５
とを等しくさせている第１のカレント・ミラーを形成し
ており、またトランジスタ８２と４とが、Ｉ４とＮ１５
とを等しくさせている第２のカレント・ミラーを形成し
ていることに注目すれば良い。
第４図は、ダイヤモンド・フォロワ回路の変形構成を示
しており、この構成においては、第１Ａ図及び第１Ｂ図
のバイアス回路を用いて、信号を搬送するトランジスタ
２２．２４．２６、及び２６のコレクターベース電圧が
確実に、均一な一定の（即ちＶ＋Ｎから独立している）
電圧となるようにしている。これによって、このように
しなかったならばコレクターベース間容量の非線形性の
ために生じ得るはずの歪を低減させている。
しており、この構成においては、第１Ａ図及び第１Ｂ図
のバイアス回路を用いて、信号を搬送するトランジスタ
２２．２４．２６、及び２６のコレクターベース電圧が
確実に、均一な一定の（即ちＶ＋Ｎから独立している）
電圧となるようにしている。これによって、このように
しなかったならばコレクターベース間容量の非線形性の
ために生じ得るはずの歪を低減させている。
第４図においては、バイアス回路ｌはその出力端子５Ｂ
が、ＮＰＮトランジスタ２３及び２５の夫々のベースに
接続されており、それらのトランジスタ２３及び２５の
夫々のコレクタは＋Ｖｃｃに接続されている。バイアス
回路１の他方の出力端子６Ｂは、ＮＰＮトランジスタ２
６のベースとＰＮＰトランジスタ２４のエミッタとに接
続されている。トランジスタ２６のコレクタはトランジ
スタ２５のエミッタに接続されている。トランジスタ２
６のエミッタはｖ ｏｕｙ導体２７に接続されている。
が、ＮＰＮトランジスタ２３及び２５の夫々のベースに
接続されており、それらのトランジスタ２３及び２５の
夫々のコレクタは＋Ｖｃｃに接続されている。バイアス
回路１の他方の出力端子６Ｂは、ＮＰＮトランジスタ２
６のベースとＰＮＰトランジスタ２４のエミッタとに接
続されている。トランジスタ２６のコレクタはトランジ
スタ２５のエミッタに接続されている。トランジスタ２
６のエミッタはｖ ｏｕｙ導体２７に接続されている。
トランジスタ２３のエミッタはＮＰＮ トランジスタ２
２のコレクタに接続されており、このトランジスタ２２
のベースはトランジスタ２４のベースとＶＩＮ導体２１
とに接続されている。このバイアス回路ｌは、トランジ
スタ２３及び２５の夫々のベースにバイアス電圧を供給
する２ＶＢＥレベル・シフタとして機能するものである
ことが分る。トランジスタ２２のエミッタは第１Ｂ図の
バイアス回路ＩＡの導体５Ａに接続されている。
２のコレクタに接続されており、このトランジスタ２２
のベースはトランジスタ２４のベースとＶＩＮ導体２１
とに接続されている。このバイアス回路ｌは、トランジ
スタ２３及び２５の夫々のベースにバイアス電圧を供給
する２ＶＢＥレベル・シフタとして機能するものである
ことが分る。トランジスタ２２のエミッタは第１Ｂ図の
バイアス回路ＩＡの導体５Ａに接続されている。
この導体５Ａは更に、ＰＮＰトランジスタ２９のベース
にも接続されており、このトランジスタ２９のエミッタ
はｖ ｏｕｔ導体２７に、またコレクタはＰＮＰトラン
ジスタ３０のエミッタに、夫々接続されている。バイア
ス回路ＩＡの他方の端子６Ａはトランジスタ３０のベー
スに接続されており、このトランジスタ３０のコレクタ
は−ＶＥＥに接続されている。これによって、バイアス
回路ＬＡは、トランジスタ２８及び３０の夫々のベース
にバイアス電圧を供給する２Ｖｅｔレベル・シフタとし
て機能するようになっている。この回路は、トランジス
タ２６及び２９のコレクターベース電圧を一定の電圧に
保持し、従ってそれらのトランジスタのコレクターベー
ス接合容量の非線形性に起因する高周波歪を回避するも
のである。
にも接続されており、このトランジスタ２９のエミッタ
はｖ ｏｕｔ導体２７に、またコレクタはＰＮＰトラン
ジスタ３０のエミッタに、夫々接続されている。バイア
ス回路ＩＡの他方の端子６Ａはトランジスタ３０のベー
スに接続されており、このトランジスタ３０のコレクタ
は−ＶＥＥに接続されている。これによって、バイアス
回路ＬＡは、トランジスタ２８及び３０の夫々のベース
にバイアス電圧を供給する２Ｖｅｔレベル・シフタとし
て機能するようになっている。この回路は、トランジス
タ２６及び２９のコレクターベース電圧を一定の電圧に
保持し、従ってそれらのトランジスタのコレクターベー
ス接合容量の非線形性に起因する高周波歪を回避するも
のである。
第１Ａ図は、本発明の電圧基準回路の一構成例の回路図
である。 第１Ｂ図は、本発明の基準電圧回路の別構成例の回路図
である。 第２Ａ図〜第２Ｃ図は、先行技術に係る回路の回路図で
ある。 第３図は、第１図の電圧基準回路を用いた出力回路段の
回路図である。 第４図は、第１Ａ図と第１Ｂ図の２つの基準電圧回路を
用いたダイヤモンド・フォロワ回路の回路図である。 第５Ａ図と第５Ｂ図は、第１図の回路を解析し先行技術
と比較する上で有用な回路図である。 第６図は、本発明の更に別の実施例の回路図である。 尚１図中。 ｌ、ＩＡ・・・基準電圧回路、 ３．３Ａ、３Ｂ・・・第１トランジスタ、４．４Ａ、４
Ｂ・・・第２トランジスタ、５Ａ、５Ｂ・・・第１端子
。 ６Ａ、８Ｂ・・・第２端子、 ７Ａ・・・電流源、 ２・・・ＮＰＮプルアップ・トランジスタ、３・・・Ｐ
ＮＰプルダウン・トランジスタ。 ４・・・山刃端子。
である。 第１Ｂ図は、本発明の基準電圧回路の別構成例の回路図
である。 第２Ａ図〜第２Ｃ図は、先行技術に係る回路の回路図で
ある。 第３図は、第１図の電圧基準回路を用いた出力回路段の
回路図である。 第４図は、第１Ａ図と第１Ｂ図の２つの基準電圧回路を
用いたダイヤモンド・フォロワ回路の回路図である。 第５Ａ図と第５Ｂ図は、第１図の回路を解析し先行技術
と比較する上で有用な回路図である。 第６図は、本発明の更に別の実施例の回路図である。 尚１図中。 ｌ、ＩＡ・・・基準電圧回路、 ３．３Ａ、３Ｂ・・・第１トランジスタ、４．４Ａ、４
Ｂ・・・第２トランジスタ、５Ａ、５Ｂ・・・第１端子
。 ６Ａ、８Ｂ・・・第２端子、 ７Ａ・・・電流源、 ２・・・ＮＰＮプルアップ・トランジスタ、３・・・Ｐ
ＮＰプルダウン・トランジスタ。 ４・・・山刃端子。
Claims (1)
- 【特許請求の範囲】 １、第１端子と第２端子との間に基準電圧を発生させる
ための基準電圧発生回路であって、（ａ）前記第１端子
に接続されたエミッタと、ベースと、前記第２端子に接
続されたコレクとを有する第１トランジスタと、 （ｂ）前記第２端子に接続されたエミッタと、前記第１
トランジスタの前記ベースに接続されたベースと、前記
第１端子に接続されたコレクタとを有する第２トランジ
スタと、 （ｃ）前記第１端子と前記第２端子との一方に接続され
た、前記第１トランジスタに第１電流を流し前記第２ト
ランジスタに第２電流を流すようにするための電流源と
、 を含んでいることを特徴とする基準電圧発生回路。 ２、前記第１トランジスタの前記ベースが前記第２トラ
ンジスタの前記ベースにのみ接続されていることを特徴
とする請求項１記載の回路。 ３、前記第１トランジスタがＮＰＮトランジスタであり
、前記第２トランジスタがＰＮＰトランジスタであるこ
とを特徴とする請求項１記載の回路。 ４、前記第１トランジスタの幾何学的諸元と前記第２ト
ランジスタの幾何学的諸元とが、前記第１電流が前記第
２電流と実質的に等しくなるように選択されていること
を特徴とする請求項２記載の回路。 ５、前記第１端子が、そのエミッタが第３端子に接続さ
れているＰＮＰプルダウン・トランジスタのベースに接
続されており、且つ、前記第２端子が、そのエミッタが
前記第３端子に接続されているＰＮＰプルアップ・トラ
ンジスタのベースに接続されていることを特徴とする請
求項１記載の回路。 ６、第１端子と第２端子との間に基準電圧を発生させる
ための基準電圧発生回路であって、（ａ）前記第１端子
に接続された第１電流搬送電極と、制御電極と、前記第
２端子に接続された第２電流搬送電極とを有する、第１
導電型の第１トランジスタと、 （ｂ）前記第２端子に接続された第１電流搬送電極と、
前記第１トランジスタの前記制御電極に接続された制御
電極と、前記第１端子に接続された第２電流搬送電極と
を有する、第２導電型の第２トランジスタと、 （ｃ）前記第１端子と前記第２端子との一方に接続され
た、前記第１トランジスタに第１電流を流し前記第２ト
ランジスタに第２電流を流すようにするための電流源と
、 を含んでいることを特徴とする基準電圧発生回路。 ７、第１端子と第２端子との間に基準電圧を発生させる
ための基準電圧発生方法であって、（ａ）前記第１端子
と、ＰＮＰトランジスタのエミッタと、ＮＰＮトランジ
スタのコレクタとへ、第１電流を流すステップと、 （ｂ）前記第１電流の第１部分を前記ＰＮＰトランジス
タの前記エミッタへ流すことにより、該第１電流の該第
１部分に応じたＰＮＰ−Ｖ＿Ｂ＿Ｅ電圧を、該ＰＮＰト
ランジスタの前記エミッタとベースとの間に発生させる
ステップと、 （ｃ）前記ＰＮＰトランジスタの前記ベースから流れ出
るベース電流をＮＰＮトランジスタのベースへ流すこと
によって、該ベース電流に応じて該ＮＰＮトランジスタ
の該ベースとエミッタとの間にＮＰＮ−Ｖ＿Ｂ＿Ｅ電圧
が発生するようにし、それによって、前記第１電流の第
２部分が前記第１端子から前記ＮＰＮトランジスタのコ
レクタへ流れるようにするステップと、 （ｄ）前記ＰＮＰトランジスタのコレクタ電流が前記第
２端子に流れるようにし、且つ、前記ＮＰＮトランジス
タのエミッタ電流が前記第２端子に流れるようにするス
テップと、を含んでおり、以上により、前記基準電圧が
前記ＰＮＰ−Ｖ＿Ｂ＿Ｅ電圧と前記ＮＰＮ−Ｖ＿Ｂ＿Ｅ
電圧との和に等しいようことを特徴とする基準電圧発生
方法。 ８、前記第１端子を、そのエミッタが出力端子に接続さ
れたＮＰＮプルアップ・トランジスタのベースに接続し
、且つ、前記第２端子を、そのエミッタが出力端子に接
続されたＰＮＰプルダウン・トランジスタのベースに接
続することによって、前記基準電圧を用いて、プッシュ
プル・トランジスタ段に製造工程とは無関係な静止バイ
アス電流を発生させるステップを含み、それによって、
前記ＮＰＮプルアップ・トランジスタを流れる静止バイ
アス電流と前記ＰＮＰプルダウン・トランジスタを流れ
る静止バイアス電流とが、製造工程に起因するＰＮＰ飽
和電流並びにＮＰＮ飽和電流の変動によって実質的に影
響されないようにする、ことを特徴とする請求項７記載
の方法。
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| US07/269,867 US4945259A (en) | 1988-11-10 | 1988-11-10 | Bias voltage generator and method |
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