JPH0374779A - 画像処理プロセッサの同期調整方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次］ 概要 産業上の利用分野 従来の技術（第５図〜第８図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第４図） 発明の効果 構成する。

〔概要〕

画像処理プロセッサの同期調整方式に関し、画素間演算
など、並列バイブラインから人力する２つの画像データ
を、ホストで管理することなく自動的に同期をとって入
力できるようにすることを目的とし、 リードアドレスポインタと、ライトアドレスポインタと
を別々に持つメモリを設け、画像データと同期して、画
像データの有効領域を示す２つの制御信号の内、バイブ
ライン遅延の少ない方の制御信号では、その非画像部分
でライトアドレスポインタを初期化し、画像部分では、
その有効領域内の画像データをライトアドレスポインタ
を１づつ加算しながら上記メモリに書き込み、バイブラ
イン遅延の多い方の制御信号では、その非画像部分でリ
ードアドレスポインタを初期化し、画像部分では、リー
ドアドレスポインタの示す部分から、メモリに書き込ん
だ画像データを読み出すように〔産業上の利用分野〕 本発明は画像処理プロセッサの同期調整方式に関し、更
に詳しくいえば、テレビカメラやＣＯＤカメラで捉えた
画像を処理するのに利用され、特に画素間演算等、並列
パイプラインから人力する２つの画像データを、自動的
に同期をとって人力できるようにした画像プロセッサの
同期調整方式〔従来の技術〕 従来、テレビカメラ（撮像管型）やＣＯＤカメラなどで
捉えた画像を処理するための装置は、医療、ＦＡ、ＯＡ
、自動監視、放送など、幅広い分野で利用されている。

例えば、医療分野における細胞の自動診断や、ＦＡにお
ける部品の自動検査などでは、細胞や部品を２値化する
ことによって背影と分離し、連続領域の分離技術により
、それぞれ対象（細胞や部品）を区別し、さらにそれら
の複数対象物のそれぞれについての特＠（面積、周囲長
など）を検出することによって細胞や部品の自動認識が
可能になる。

このような装置として、従来一般にパイプライン型の画
像処理装置が用いられていたが、この装置は、高速処理
が可能であるが、柔軟性に欠けるという問題点があった
。

この問題点を解決したものとして、複数のプロセッサを
ネットワーク機構を経由して接続した「構造可変型パイ
プラインアーキテクチャ」の提案があった（例えば、特
開昭６１−１３３７９号公報参照）。

これにより、高速性についてはネットワークを経由して
各プロセッサをパイプライン接続することによって達威
し、柔軟性についてはネットワクの切り換えにより、プ
ロセッサの組み合わせを変えることによって実現したも
のである。

第５図は、従来知られていた構造可変型バイブライン・
プロセッサを示した図であり、ＮＷはネットワーク、Ｐ
ＭＩ〜ＰＭｎはそれぞれプロセッサモジュールを示す。

プロセッサモジュールＰＭＩ〜ＰＭｎは、それぞれ１つ
１つが高速にバイブライン的に処理可能となっていて、
ネットワークＮＷ内で任意のプロセッサモジュール間を
接続すれば、任意の処理ネットワークが構成できる。

第６図は、上記のようにして構成した、並行なパイプラ
インを含むネットワーク例を示した図である。

例えば、プロセッサユニットＰＭＩで画像の輪郭を抽出
し、プロセッサユニットＰＭ２でその画像を合成するな
ど、並行なパイプラインを含むようにネットワークを組
んで画像処理をインプリメントしようとする場合がある
。

このような場合、プロセッサユニットＰＭ２の２つの入
力画像データ（Ｃ）と（ｄ）において、画像データの遅
延が問題となる。即ち、プロセッサユニットには、それ
ぞれ固有の処理遅延時間があり、これが問題となる。

具体的には、経路Ｃを通りプロセッサユニットＰＭＩを
通ってきた画像データ（Ｃ）は、プロセッサユニットＰ
Ｍｌに内在するパイプライン遅延によって、人力から経
路りを通り、直接プロセッサユニットＰＭ２に入る画像
データ（ｄ）に比べて（ｄｉ）時間だけ遅れることにな
る。

第７図は、第６図のタイミングチャートを示した図であ
り、（Ｃ）、（ｄ）はプロセッサ１５７１２Ｍ２へ人力
する画像データを示す。

プロセッサ１５７１２Ｍ２へｔ像データ（ｄ）が人力し
てから４１時間後に、画像データ（Ｃ）がプロセッサ１
５７１２Ｍ２へ人力する。

この遅延を残したまま、プロセッサ１５７１２Ｍ２で画
像データ（Ｃ）と（ｄ）とを合成すると、輪郭と元の画
像がずれるなど、正当な処理結果が得られないという問
題が住じる。

第８図は、デイレイ回路による遅延時間の調整例を示し
た図である。

ｌはデータ変換（１）、２は空間フィルタ、３はデータ
変換、４は画素間演算、５はデイレイ回路であり、それ
ぞれプロセッサユニットにより構成する。

上記データ変換（１）、空間フィルタ、データ変換のそ
れぞれのバイブライン遅延をｄｌ、ｄ２、ｄ３とした場
合、人力からＡ点までの遅延時間はｄｌ＋ｄ２＋ｄ３と
なる。

また、デイレイ回路５は、上記の遅延時間を調整するも
のであり、ホストからデイレイ量の設定をするように構
成されている。

即ち、ホストから遅延時間を自由に設定できるデイレイ
回路５を用いて、並行バイブライン相互の遅延時間を調
整し、同期を合わせていた。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては、デイレイ回路にホ
ストコンピュータから予め、適切な遅延時間を設定して
いた。

例えば、上記のように、Ａ点でのパイプライン遅延は、
データ変換（１）、空間フィルタおよびデータ変換（２
）の総和となり、この値をホストが管理し、デイレイ回
路に設定することになる。

しかし、各プロセッサモジュールの遅延時間は、プロセ
ッサモジュールに対するパラメータによって変化する場
合もあり、遅延時間が予め特定できない時は、この管理
がユーザにとって負担となっていた。

本発明は、このような従来の欠点を解消し、画素間演算
など、並列バイブラインから人力する２つの画像データ
を、ホストで管理することなく自動的に同期をとって人
力できるようにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、ＭＥはリード／ライト
別々のアドレスポインタを持ったメモリを示す、また、
制御信号（例えばフレーム同期信号）Ａは、パイプライ
ン遅延の多い方の信号であり、制御信号Ｂ（例えばフレ
ーム同期信号）は、パイプライン遅延の少ない方の信号
である。

本発明では、複数の画像データを人力して処理するバイ
ブライン型の画像処理プロセッサにおいて、リードとラ
イト別々のアドレスポインタを持ったメモリＭＥを用い
、リードアドレスポインタＰｒとライトアドレスポイン
タＰｗとをフレーム毎に初期化して遅延時間を調整する
ことにより、プロセッサユニットへ２つの画像データを
自動的に同期をとって入力できるようにしたものである
。

具体的には、パイプライン遅延の少ない方の制御信号Ｂ
が０（フレームの隙間で非画像部分）において、ライト
アドレスポインタＰｗをアドレス０に初期化する。

また、制御信号Ｂが１（フレーム内の画像部分）になる
と、フレーム内の各画素をライトアドレスポインタＰｗ
を１づつ加算しながらメモリＭＥに格納していく。

一方、リードアドレスポインタＰｒもパイプライン遅延
の多い方の制御信号ＡがＯ（フレームの隙間の非画像部
分の際に、アドレス０に初期化する。

そして、制御信号Ａが１　（フレーム内の画像部分）に
なると、リードアドレスポインタＰ「をインクリメント
しながらメモリＭＥに格納されている画像Ｂの内容を逐
次読み出すことによって、画像データＡと、画像データ
Ｂの同期をとって、次のプロセッサユニットに渡すこと
が可能となる。

上記の場合、メモリＭＥの幅ｎが画像データ全体の画素
数Ｎよりも小さくても、ライトアドレスポインタＰｗ及
びリードアドレスポインタＰｒを０〜Ｌ（ただし、Ｌは
Ｌ＋１がｎよりも小さく、かつＬ＋１の整数倍がＮと等
しい値である）の範囲でサイクリックに回すことにより
、フレームの最終画素が常にメモリのアドレスＬに格納
されるようにできる。

従って、連続してフレームが入力された場合でも、遅延
時間の差がＬ以下の範囲であれば、正しく遅延時間を調
整することができる。

〔作用〕

本発明は上記のように、パイプライン遅延の少ない方の
制御信号では、その非画像部分でライトアドレスポイン
タを初期化すると共に、画像部分ではその画像データを
メモリに書き込む。

また、パイプライン遅延の多い方の制御信号では、その
非画像部分でリードアドレスポインタを初期化すると共
に、画像部分では上記メモリに書き込んだ画像データを
、リードアドレスポインタに従って読み出すようにして
いる。

このようにすると、パイプライン遅延が異なり、かつそ
の遅延が予め特定できない２つの並列なパイプラインか
ら入力する２つの画像の遅延時間を自動的に調整し、同
期のとれた画像データを得ることができる。

〔実施例〕

以下、本発明の実施例を図面第２図〜第４図に基づいて
説明する。

第２図は、本発明のｌ実施例で用いる画素間演算部の構
成図、第３図は、メモリ制御回路の構成図、第４図は、
実施例のタイミングチャートを示した図である。

図において、１０は画素間演算部、１１は演算部、１２
はデイレイ用メモリ、１３はメモリ制御回路、Ｄｌ、Ｄ
２、Ｄ３はラッチ部、１４はＭＰＸ（マルチプレクサ）
、１５．１６はカウンタを示す。

また、ＷＥはライトイネーブル信号、ＣＫ、ＣＫｌ、Ｃ
Ｋ２はクロック、ＲＥはリセット信号、ＡＤはアドレス
を示す。

この例では、５１２Ｘ５１２Ｘ８ビツトの画像を処理す
るものであり、デイレイ用メモリ１２は６４ＫＸ８ビツ
トの高速ＳＲＡＭを用いる。

また、画像データＡはパイプライン遅延の多い方であり
、画像データＢはパイプライン遅延の少ない方とする。

画像データＡはラッチ部ＤＩでラッチされた後、クロッ
クＣＫＩに同期して演算部１１へ取り込まれるが、画像
データＢは、デイレイ用メモリ１２へ人力して遅延され
る。その後、ラッチ部Ｄ２でラッチされた後、クロ７り
ＣＫＩに同期して演算部１１へ取り込まれる。

これにより、演算部１１では、画像データＡと画像デー
タＢとが同時に入力し、画像演算を行い、画像データＣ
として出力する。

上記の画像データとは別に、制御信号Ａは、メモリ制御
回路１３に人力すると共に、ラッチ部Ｄ３に入力してラ
ッチされ、その後、同期信号ＣＫ１に同期して出力され
る。

制御信号Ｂはメモリ制御回路１３へ人力し、上記の制御
信号Ａと共に、デイレイ用メモリ１２の遅延の調整に用
いられる。

メモリ制御回路１３では、カウンタ１５はリドアドレス
ポインタＰｒを制御する。具体的には、制御信号Ａのレ
ベルがＯになるのを受けて、カウンタ１５の値を０にリ
セットする。

そして、画像データへの画素に同期してカウントアツプ
され、その値が６４Ｋになる毎にＯにクリアされる。

一方、カウンタ１６は、リードアドレスポイン１−Ｐｗ
を制御する。具体的には、制御信号Ｂのレベル０を受け
てカウンタ１６の値を０にリセットし、画像Ｂの画素に
同期してカウントアツプされ、その値が６４Ｋになる毎
にクリアされる。

ＭＰＸ　１４は、カウンタ１５とカウンタ１６の出力を
ライトイネーブル信号ＷＥに同期して切り換え、その値
をアドレスとして、デイレイ用メモリ１２の内容をリー
ド／ライトする（第４図参照）。

ライトイネーブル信号ＷＥのレベルがＯの時に、ライト
サイクルとなり、アドレスＡＤにアドレス（Ｗ）が出力
されると共に、クロックＣＫ２の立下りパルスに同期し
て画像データの値が書き込まれる。

また、ライトイネーブル信号ＷＥのレベルが１の時には
、リードサイクルとなる。ここでは、アドレスＡＤにア
ドレス（ｒ）が出力されると共に、デイレイ用メモリ１
２から、このアドレスの内容が出力され、クロックＣＫ
Ｉの立下りパルスでこの内容が外部のラッチＤ２に保持
される。

これにより、画像データＡと画像データＢとは、同じタ
イミングでそれぞれラッチ部Ｄ１及びＤ２にラッチされ
、その後、これら２つの画像データは、同一のクロック
ＣＫＩに同期して演算部１１へ取り込まれる。

演算部１１は、６４ＫＸ８ビット幅のＬＵＴであり、ホ
ストから予めテーブルの内容を記入しである。

ラッチ部ＤＩ及びＤ２からのデータａ及びｂに応じて演
算部１１はその内容を出力するが、具体的には、画像の
各画素について、ａ及びｂを入力してａ＋２５６Ｘｂの
アドレスの内容を出力する。

例えば、画像の各画素に対して、Ａ＋Ｂを計算したい場
合には、 Ｔ　（ｉ＋２５６ｊ）　＝　ｉ＋ｊ　（ただし０≦ｌ、
ｊ≦２５５）を予め設定しておくことになる。

ラッチ部Ｄ３は、ラッチ部Ｄ１及び演算部の遅延に相当
する時間だけ、制御信号Ａを遅延させることによって、
演算部から出力される画像データと、制御信号Ａとの同
期をとるものである。

なお、上記の実施例では、２つの並列なバイブラインか
ら入力する２つの画像データの遅延時間を調整する例に
ついて説明したが、本発明は、このような例に限定され
るものではなく、−船釣に、バイブライン遅延の異なり
、かつその遅延時間が予め定められない複数の並列なパ
イプラインから人力する複数の画像データについて、上
記と同様にして遅延調整を行い、同期をとることが可能
である。

〔発明の効果〕

以上説明したように、本発明によれば画素間演算など並
列バイブラインから入力する２つの画像データを、ホス
トで管理することなく、自動的に同期をとって入力する
ことができる効果がある。

【図面の簡単な説明】

第１図は本発明に係る画像処理プロセッサの同期調整方
式の原理図、 第２図は本発明の１実施例で用いる画素間演算部の構成
図、 第３図は第２図におけるメモリ制御回路の構成図、 第４図は実施例のタイミングチャートを示した図、 第５図は従来の構造可変型パイプライン・プロセッサを
示した図、 第６図は従来の並行なパイプラインを含むネットワーク
例を示した図、 第７図は第６図のタイミングチャートを示した図、 第８図は従来のデイレイ回路による遅延時間の調整例を
示した図である。 ＭＥ−・メモリ Ｐｒ・・・・・リードアドレスポインタＰｗ・−ライト
アドレスポインタ

Claims (1)

1. 【特許請求の範囲】 　パイプライン遅延が異なり、かつその遅延時間が予め
   特定できない２つの並列なパイプラインから入力する２
   つの画像データの遅延時間を調整して同期をとる画像処
   理プロセッサの同期調整方式において、 リードアドレスポインタ（Ｐｒ）と、ライトアドレスポ
   インタ（Ｐｗ）とを別々に持つメモリ（ＭＥ）を設け、 上記画像データと同期して、画像データの有効領域を示
   す２つの制御信号（Ａ、Ｂ）の内、パイプライン遅延の
   少ない方の制御信号（Ａ）では、その非画像部分（０）
   でライトアドレスポインタ（Ｐｗ）を初期化し、 画像部分（１）では、その有効領域内の画像データ（Ｂ
   ）をライトアドレスポインタ（Ｐｗ）を１づつ加算しな
   がら上記メモリ（ＭＥ）に書き込み、 パイプライン遅延の多い方の制御信号（Ａ）では、その
   非画像部分（０）でリードアドレスポインタ（Ｐｒ）を
   初期化し、 画像部分（１）では、リードアドレスポインタ（Ｐｒ）
   の示す部分から、上記メモリ（ＭＥ）に書き込んだ画像
   データ（Ｂ）を読み出すことを特徴とする画像プロセッ
   サの同期調整方式。