JPH0415763A - 静止画像処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、静止画像の画像処理を行う静止画像処理装置
に関する。

〔従来の技術〕

この種の従来の画像処理装置としては、例えば特開昭６
１−５５７８５号公報の第１図に記載のものがある。

これは、第３図に示した如き構成を有している。

即ち、第３図において、１は被写体を撮像してアナログ
映像信号を出力するテレビカメラである。

２はこのテレビカメラ１が出力する映像信号をアナログ
／ディジタル変換してディジタル画像データを出力する
アナログ／ディジタル変換部（以下Ａ／Ｄという）であ
る。３はこのＡ／Ｄ　２が出力する画像データを記憶す
る画像メモリー（以下ＦＭという）であり、１画面分の
容量をもつ。７はこのＦＭ３から読み出される画像デー
タをディジタル／アナログ変換して画像表示用のアナロ
グ映像信号を出力するディジタル／アナログ変換部（以
下Ｄ／Ａという）である。８はこのＤ／Ａ　７が出力す
る映像信号によって画像を表示するモニターテレビであ
る。９は上記ＦＭ３の書込み・読出しのハードウェア制
御を行う書込み・読出し制御部である。１０は上記ＦＭ
３に記憶されている画像データを記録ファイルするため
の磁気ディスク装置である。１１は上記テレビカメラ１
．Ａ／Ｄ２．Ｄ／Ａ？及び書込み・読出し制御部９に動
作クロックを作成供給するオシレータ（以下０８Ｃ）と
いう）である。１２は汎用的な各種の演算処理機能、情
報の記憶及び入出力機能を備えたプログラム可能なコン
ピュータであり、上記ＦＭ３と磁気ディスク装置１０間
の画像データの入出力及び画像データの各種処理加工を
プログラムで行なう。１３はこのコンピュータ１２と上
記ＦＭ３の間にあって画像データなどの入出力動作を行
なうＦＭ３の計算機インタフェースである。１４は上記
コンピュータ１２に画像データの入出力及び処理加工の
内容を指示するための操作部である。

第４図はこの画像処理装置の画像データ取り込み部をわ
かり易く示したブロック図である。この図において、１
５は速度変換部であって、これはＡ／Ｄ　２でアナログ
／ディジタル変換されたディジタル信号が非常に高速な
信号であり、そのまま直接Ｆ　Ｍ　３に取り込むことか
できないので、高速なシリアル信号をパラレル信号に変
換してＦＭ３に取り込めるタイミングの速度に変換する
ために設けられている。又、０３ＣＩＩは、上記一連の
動作をリアルタイムに行なうために、テレビカメラ１．
Ａ／Ｄ２．速度変換部１５．ＦＭ３を同期させるために
設けられている。

そして、上記構成により、テレビカメラ１からのアナロ
グ画像データは、Ａ／’Ｄ２でアナログ／ディジタル変
換され、変換されたディジタル信号は速度変換部１５に
一旦蓄えられて速度変換され、その後ＦＭ３においてメ
モリアドレスが指定されつつ記憶されて行（。

尚、ＦＭ３としてはＤＲＡＭを用いた回路が良く知られ
ている。その場合、ＤＲＡＭのアクセス速度が遅いので
、シリアル／パラレル変換を行う必要がある。第５図は
その回路の要部のブロック図であって、１６は例えば８
ビツトの複数個の第１シフトレジスタ回路、１７は第１
クロック分周器、１８はＤＲＡＭ、１９は例えば８ビツ
トの複数個の第２シフトレジスタ回路、２０は第２クロ
ック分周器である。尚、ＤＲＡＭ１８と各シフトレジス
タ回路１６．１９との間のデータ・バスは８本のライン
から構成されている。

そして、入力された画像データは、クロックのタイミン
グで１画素分ずつ最初の第１シフトレジスタ回路１６に
順次シリアル転送される。そして、８画素分の入力され
たデータは、第１クロック分周器１７により８分周され
たクロックのタイミングで最初の第１シフトレジスタ回
路１６のラッチ回路にラッチさる。このラッチされた８
画素分のデータは後側の第１シフトレジスタ１６に順次
転送され、全ての第１シフトレジスタ１６，１６．・・
・・での書込みが終了すると、それらの８画素分のデー
タは後側の第１シフトレジスタ１６に順次転送され、８
画素分ずつの各データはパラレル転送されてＤＲＡＭ１
８に書き込まれる。この動作を繰り返すことで、シリア
ル／パラレル変換を用いた画像データの書込みが行なわ
れる。

又、読み出しは書込みとは逆にＤＲＡＭ１８から画像デ
ータが８画素分ずつパラレル転送されて全ての第２シフ
トレジスタ回路１９，１９．・・・・でラッチされ、そ
の後最初の第２シフトレジスタ回路１９から１画素分ず
つ順次シリアル転送されて読み出されて行く。その際、
各第２シフトレジスタ１９の８画素分の各データは前側
の第２シフトレジスタ１９に順次転送される。

〔発明が解決しようとする課題〕

ところが、上記従来の画像処理装置において、画像デー
タをリアルタイムにＦＭ３に記憶するには、テレビカメ
ラ１．Ａ／Ｄ２．速度変換部１５゜ＦＭ３の同期クロッ
クのタイミング合わせを行わなければならず、又記憶時
にはメモリアドレスを指定して順次記憶しなければなら
ないので、調整が煩雑となってしまう。更に、ＦＭ３に
Ｄ　ＲＡ　Ｍ２Ｓを用いた場合、上位、下位のアドレス
転送信号のタイミングが違うので、アドレス切り換え回
路が必要であり且つタイミング合わせが非常に複雑とな
る。又、このようにシリアル／パラレル変換を用いた構
成の場合は、シフトレジスタ回路１６．１９等の周辺回
路も必要となる。又、ＦＭ３にＳＲＡＭを用いた場合は
、ＤＲＡＭ１８よりはタイミング合わせは多少軽減され
るが、ＤＲＡＭＩ８に較べ容量が小さいので画像データ
を記憶するには多くのＳＲＡＭが必要となり、そのため
装置が大型となってしまう。

特に、静止画像を扱うシステムにおいては数フレーム分
の画像データを記憶できさえすれば良いので、上記のよ
うな動画用のリアルタイム処理能力をもつ画像処理装置
をそのまま転用したのでは、無駄が大きく不向きである
。

本発明は、上記問題点に鑑み、画像データ取り込み部の
回路構成が簡単になり且つ小型になる静止画像処理装置
を提供することを目的としている。

〔課題を解決するための手段及び作用〕本発明による静
止画像処理装置は、デジタル画像データを出力する手段
と、その出力信号を記憶するフレームバッファメモリー
と、前記画像データ出力手段及びフレームバッファメモ
リーの同期をとるためのタイミング信号発生手段と、前
記フレームバッファメモリーの出力信号を受信して画像
を表示するモニター手段と、前記フレームバッファメモ
リーにおける画像データの処理加工を行う処理加工手段
とを有することを特徴としている。

即ち、本発明装置の画像データ取り込み部のブロック図
である第１図に示した如く、メモリとしてＤＲＡＭの代
わりに、小容量だがメモリーアドレスの指定なしに１フ
レ一ム分の画像データを入力画素順に高速書き込みする
ことができるフレームバッファメモリー２１を用いてい
るので、Ａ／Ｄ２でアナログ／デジタル変換されたデジ
タル画像信号は、ＤＲＡＭの場合に必要なシフトレジス
タ回路等を通すことなしに、更にメモリーアドレス指定
を行うことなしに、直接フレームバッファ２１へ速いタ
イミングで順次記憶することができる。従って、画像デ
ータ取り込み部の回路構成が簡単になり且つ小型になる
。

又、このことは、フレームバッファ２１における画像デ
ータをコンピュータ１２により処理加工する際に、フレ
ームバッファ２１とコンピュータ１２との間でインター
フェースを介して画像データを送受信する場合にも当て
はまることは言うまでもない。即ち、パラレルインター
フェースを通してム像データのやりとりができるので、
この部分の回路構成も簡単になり且つ小型になる。

〔実施例〕

以下、図示した一実施例に基つき、上記従来例と同一の
部材には同一符号を付して本発明の詳細な説明する。

第２図は本発明の一実施例である顕微鏡用の静止画像処
理装置のブロック図である。図中、２２は標本観察のた
めの顕微鏡である。２３はスイッチ回路であって、Ａ／
Ｄ２から送られてくるデジタル信号か演算処理されたデ
ジタル信号のどちらかを選択しフレームバッファメモリ
ー２１側へ入力するためのものである。２４及び２５は
各データを一時保持する第１及び第２ラッチ回路、２６
は入出力切換え用の３ステイトバツフアー　２７はコン
ピュータ１２からの信号をもとにスイッチ回路２３．フ
レームバッファ２１．ラッチ回路２４．２５．３ステイ
トバツフア２６へコントロール信号やタロツク信号を送
るコントロールロジック回路である。

本実施例は上述の如く構成されているから、顕微鏡２２
より得られた画像がテレビカメラｌにより撮像され、そ
の画像データがアナログ信号としてＡ／Ｄ　２に入力さ
れる。そして、Ａ／Ｄ２によりデジタル信号データに変
換され、Ａ／Ｄ２に同期したクロック信号に従いスイッ
チ回路２３を介してフレームバッファ２１に記憶される
。このようにして静止画ｌフレーム分のデータがフレー
ムバッファ２１に記憶される。

そして、直接この画像を表示する場合は、コントロール
ロジック回路２７からフレームバッファ２１へＯＵＴ　
（出力）２からの読み出し許可の信号が送られ、その結
果○ＵＴ２からモニタテレビ８に画像データか送られて
表示か行われる。

又、記憶された画像データを二値化、エツジ強調等の演
算処理を行う場合は、コントロールロジック回路２７か
らフレームバッファ２１へ０ＵＴｌからの読み出し許可
の信号が送られ、その結果０ＵＴＩから画像データが出
力され、第１ラッチ回路２４でラッチされる。次にコン
ピュータ１２内のメモリ部へ記憶するため、コントロー
ルロジック回路２７から３ステイトバツフア２６がコン
ピュータ側入力になるように信号が送られ、その結果画
像データがバッファ２６を通してパラレルインターフェ
ースを介して上記メモリ部に取り込まれる。次に、演算
処理が全てコンピュータ１２内で行われ、その後コント
ロールロジック回路２７からバッファ２６がコンピュー
タデータ射出側となるように信号が送られ、その結果処
理された画像データがコンピュータ１２から出力されて
第２ラッチ回路２５でラッチされる。ラッチされた画像
データは、コントロールロジック回路２７からの信号に
よりスイッチ回路２３を演算処理済信号入力側へ切換え
ることにより順次フレームバッファ２１に記憶される。

これで、処理されたーフレーム分のデータが新たに記憶
されたことになる。

表示は、上記と同様に０ＵＴ２から出力してモニタテレ
ビ８へ表示させることにより行う。

かくして、本実施例によれば、メモリとしてＤＲＡＭの
代りに、小容量だがメモリーアドレスの指定なしに１フ
レ一ム分の画像データを入力画素順に高速書き込みする
ことができるフレームバッファメモリー２１を用いてい
るので、Ａ／Ｄ２でアナログ／デジタル変換されたデジ
タル画像信号は、ＤＲＡＭの場合に必要なシフトレジス
タ回路等を通すことなしに、更にメモリーアドレス指定
を行うことなしに、直接フレームバッファ２１へ速いタ
イミングで順次記憶することができる。従って、画像デ
ータ取り込み部の回路構成が簡単になり且つ小型になる
。

又、フレームバッファ２１における画像データをコンピ
ュータ１２により処理加工する際にパラレルインターフ
ェースを介して画像データのやりとりができるので、こ
の部分の回路構成も簡単になり且つ小型になる。

〔発明の効果〕

上述の如く、本発明による静止画像処理装置は、画像デ
ータ取り込み部の回路構成が簡単になり且つ小型になる
という実用上重要な利点を有している。

【図面の簡単な説明】

第１図は本発明による静止画像処理装置の画像データ取
り込み部のブロック図、第２図は本発明による静止画像
処理装置の一実施例のブロック図、第３図は従来例のブ
ロック図、第４図は上記従来例の画像データ取り込み部
のブロック図、第５図はフレームメモリとしてＤＲＡＭ
を用いた場合の画像データ取り込み部の要部のブロック
図である。 ■・・・・テレビカメラ、２・・・・アナログ／デジタ
ル変換部、７・・・・デジタル／アナログ変換部、８・
・・・モニタテレビ、１１・・・・オシレータ、１２・
・・・コンピュータ、２１・・・・フレームバッファメ
モリー２２・・・・顕微鏡、２３・・・・スイッチ回路
、２４・・・・第１ラッチ回路、２５・・・・第２ラッ
チ回路、２６・・・・３ステイトバツフア＜　２７・・
・・コントロールロジック回路。

Claims (1)

【特許請求の範囲】
1. デジタル画像データを出力する手段と、その出力信号を
   記憶するフレームバッファメモリーと、前記画像データ
   出力手段及びフレームバッファメモリーの同期をとるた
   めのタイミング信号発生手段と、前記フレームバッファ
   メモリーの出力信号を受信して画像を表示するモニター
   手段と、前記フレームバッファメモリーにおける画像デ
   ータの処理加工を行う処理加工手段とを有する静止画像
   処理装置。