JPH0375809A - Initialization processing method for multi cpu system - Google Patents
Initialization processing method for multi cpu systemInfo
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Abstract
Description
【発明の詳細な説明】
Ａ 産業上の利用分野
本発明は、マスタ／スレーブ型のマルチＣＰＵ （中央
処理装置）構成のシステムにおいて、イニシャライズ処
理時に、特にスレーブＣＰＵの制御パラメータを設定す
る方法に関する。DETAILED DESCRIPTION OF THE INVENTION A. Field of Industrial Application The present invention relates to a method for setting control parameters of a slave CPU during initialization processing in a system having a master/slave type multi-CPU (central processing unit) configuration.
Ｂ、 発明の概要
本発明では、マスタ／スレーブ型のマルチＣＰＵ構成の
処理システムにおいて、外部記憶装置またはＲＯＭの代
りに、停電保護機能付きのＲＡＭを主メモリとして用い
、このＲＡＭ１とスレーブＣＰＵ用にデータ・エリアを
割り付けておき、このデータ・エリアに予め格納してお
いた制御パラメータを、電源投入後、マスタＣＰＵがス
レーブＣＰＵのＲＡＭに転送する。B. Summary of the Invention In the present invention, in a processing system with a master/slave type multi-CPU configuration, a RAM with a power failure protection function is used as the main memory instead of an external storage device or ROM, and this RAM 1 and a slave CPU are connected to each other. A data area is allocated and the control parameters stored in this data area in advance are transferred by the master CPU to the RAM of the slave CPU after power is turned on.
そして、データ転送の正当性を判定するため、またスレ
ーブＣＰＵのメイン処理への移行のタイミングをとるた
め、スレーブＣＰＵのＲＡＭはマスタとスレーブ両ＣＰ
Ｕがアクセスできるものとし、また、主メモリのデータ
・エリアの最後部を特定パターンのデータとしである。In order to determine the validity of the data transfer and to determine the timing for transitioning to the slave CPU's main processing, the slave CPU's RAM is shared between both the master and slave CPUs.
It is assumed that U can access the data area of the main memory, and that the last part of the data area of the main memory is a specific pattern of data.
即ち、マスタＣＰＵは、電源投入後、主メモリのデータ
・エリアからスレーブＣＰＵのＲＡＭにデータを転送し
、その後、スレーブＣＰＵのＲＡＭに転送されたデータ
の最後部が特定パターンである場合はデータ転送が正し
いのでこれでイニシャライズ処理が完了し、メイン処理
に移行する。特定パターンでない場合はデータ転送にエ
ラーがあるので、エラーフラグを立てるなどエラー処理
を行ってイニシャライズ処理を終え、メイン処理に移行
する。That is, after the power is turned on, the master CPU transfers data from the data area of the main memory to the RAM of the slave CPU, and then, if the last part of the data transferred to the RAM of the slave CPU is a specific pattern, the data is transferred. Since this is correct, initialization processing is now complete and we move on to main processing. If it is not a specific pattern, there is an error in the data transfer, so error handling such as setting an error flag is performed, the initialization process is completed, and the process moves to the main process.
スレーブＣＰＵは、電源投入後、自身のＲＡＭのうち特
定パターンが転送されてくるエリアをクリアし、その後
、このエリアのデータが特定パターンになった時、制御
パラメータが正しく設定されてイニシャライズ処理が終
了したものとし、メイン処理に移行する。After the slave CPU is powered on, it clears the area of its own RAM to which the specific pattern is transferred, and when the data in this area becomes the specific pattern, the control parameters are set correctly and the initialization process ends. Then, proceed to main processing.
Ｃ従来の技術
マスタ／スレーブ型のマルチＣＰＵシステムでは、イニ
シャライズ処理時に、アナログ出力のリセット、デジタ
ル表示のリセット等の他、スレーブＣＰＵの演算に必要
な制御パラメータ等のデータを設定する必要があり、従
来、下記（１）または（２）の方法がとられている。C Conventional technology In a master/slave type multi-CPU system, during initialization processing, it is necessary to reset the analog output, reset the digital display, etc., and also set data such as control parameters necessary for the calculation of the slave CPU. Conventionally, the following method (1) or (2) has been used.
制御パラメータは、例えば制御系のゲイン、物理量の工
学変換定数等のデータである。The control parameters are, for example, data such as gain of the control system and engineering conversion constants of physical quantities.
（１）磁気ディスク等の外部記憶装置に制御パラメータ
の各種データを格納しておき、電源投入時に、マスタＣ
ＰＵが外部記憶装置からデータを取り出し、スレーブ
ＣＰＵのＲＡＭ （随時書き込み読み出しメモリ）に転
送する方法。この場合、電源投入後のスレーブＣＰＵへ
のデータ転送とスレーブＣＰＵ自体のメイン処理とのタ
イくングはタイマにより予め時間を設定して決めている
。(1) Store various control parameter data in an external storage device such as a magnetic disk, and when the power is turned on, the master C
A method in which the PU retrieves data from an external storage device and transfers it to the slave CPU's RAM (random read/write memory). In this case, the timing between data transfer to the slave CPU after power-on and main processing of the slave CPU itself is determined by setting a time in advance using a timer.
（２） スレーブＣＰＵ自体のＲＯＭ （読み出し専
用メモリ）にデータを書き込んでおき、このＲＯＭから
スレーブＣＰＵがデータを取り出す方法。(2) A method in which data is written to the ROM (read-only memory) of the slave CPU itself, and the slave CPU retrieves the data from this ROM.
Ｄ、 発明が解決しようとする課題
まず、従来の（１）マスタＣＰＵがスレーブＣＰＵのＲ
ＡＭに制御パラメータを転送する方法では、磁気ディス
ク等の外部記憶装置が必要であること、並びに、タイマ
を用いるためスレーブＣＰＵへのデータ転送とスレーブ
ＣＰＵのメイン処理のタイミングが合わない場合が生ず
るという欠点がある。D. Problems to be Solved by the Invention First, in the past (1) the master CPU
The method of transferring control parameters to the AM requires an external storage device such as a magnetic disk, and because it uses a timer, the timing of data transfer to the slave CPU and the main processing of the slave CPU may not match. There are drawbacks.
また、従来の（２１ＲＯＭを用いる方法では、制御パラ
メータの変更がある毎に、Ｒ’ＯＭの交換が必要になる
という欠点がある。Furthermore, the conventional method using the 21 ROM has the disadvantage that the R'OM must be replaced every time there is a change in the control parameters.
本発明は上述した従来技術の欠点を解消したイニシャラ
イズ処理方法を提供することを目的とする。SUMMARY OF THE INVENTION An object of the present invention is to provide an initialization processing method that eliminates the drawbacks of the prior art described above.
Ｅ 課題を解決するための手段
本発明によるイニシャライズ処理方法は、マスタ／スレ
ーブ型のマルチＣＰＵ構成の処理システムにおいて、
主メモリに停電保護機能付きのＲＡＭを用い、スレーブ
ＣＰＵのＲＡＭにマスタ及びスレーブ両ＣＰＵがアクセ
ス可能なＲＡＭを用い、
主メモリの前記ＲＡＭにスレーブＣＰＵに対するデータ
・エリアを割り付け、このデータ・エリアに最後部を特
定パターンとしたデータを格納しておき、
マスタＣＰＵは、電源投入後、主メモリのデータ・エリ
アからスレーブＣＰＵの前記ＲＡＭにデータを転送し、
その後、スレーブＣＰＵのＲＡＭに転送されたデータの
最後部が前記特定パターンか否か判定し、特定パターン
である場合はメイン処理に移行し、特定パターンでない
場合はエラー処理の後、メイン処理に移行し、
スレーブＣＰＵは、電源投入後、自身のＲＡＭのうち前
記特定バタ・−ンが転送されてくるエリアをクリアし、
その後、このエリアのデータが特定パターンになるまで
待機し、特定パターンになった時、メイン処理に移行す
ることを特徴とする。E Means for Solving the Problems The initialization processing method according to the present invention uses a RAM with a power failure protection function as the main memory in a processing system with a master/slave type multi-CPU configuration, and the RAM of the slave CPU has both the master and slave CPUs. Using a RAM that can be accessed by the CPU, a data area for the slave CPU is allocated to the RAM in the main memory, data with a specific pattern at the end is stored in this data area, and the master CPU , transfer data from the data area of the main memory to the RAM of the slave CPU;
After that, it is determined whether the last part of the data transferred to the RAM of the slave CPU is the specific pattern, and if it is the specific pattern, the process moves to the main process, and if it is not the specific pattern, the process moves to the main process after error processing. After turning on the power, the slave CPU clears the area of its own RAM to which the specific pattern is transferred,
Thereafter, the process waits until the data in this area becomes a specific pattern, and when the pattern becomes the specific pattern, the process shifts to main processing.
作 用
上記構成において、停電保護機能付きのＲＡＭを用いた
主メモリが従来の外部記憶装置またはＲＯＭの代りとな
り、電源投入後、この主メモリからマスタＣＰＵがスレ
ーブＣＰＵのＲＡＭに制御パラメータ等のデータを転送
することにより、イニシャライズ処理を行う。この場合
、主メモリのＲＡＭは停電保護機能付きのものであるか
ら、停電後もデータは保存され、またＲＯＭと異なりデ
ータの変更が自由である。Function In the above configuration, the main memory using RAM with a power failure protection function replaces the conventional external storage device or ROM, and after the power is turned on, the master CPU transfers data such as control parameters to the RAM of the slave CPU from this main memory. Initialization processing is performed by transferring the . In this case, since the main memory RAM has a power failure protection function, data is preserved even after a power failure, and unlike ROM, data can be changed freely.
そして、スレーブＣＰＵのＲＡＭをマスタとスレーブ両
ＣＰＵがアクセスできるものとし、また、主メモリのデ
ータ・エリアの最後部を特定パターンのデータとするこ
とにより、データ転送の正当性を判定し、またスレーブ
ＣＰＵのメイン処理への移行のタイミングをとる。The RAM of the slave CPU can be accessed by both the master and slave CPUs, and the last part of the data area of the main memory has a specific pattern of data to determine the validity of the data transfer. The timing of the transition to the main processing of the CPU is determined.
即ち、マスタＣＰＵは、データ転送後、スレーブＣＰＵ
のＲＡＭにアクセスし、転送されたデータの最後部が特
定パターンである場合はデータ転送が正しいのでこれで
イニシャライズ処理が完了し、メイン処理に移行する。That is, after data transfer, the master CPU transfers data to the slave CPU.
If the last part of the transferred data is a specific pattern, the data transfer is correct, the initialization process is completed, and the process moves to the main process.
特定パターンでない場合はデータ転送にエラーがあるの
で、エラーフラグを立てるなどエラー処理を行ってイニ
シャライズ処理を終え、メイン処理に移行する。If it is not a specific pattern, there is an error in the data transfer, so error handling such as setting an error flag is performed, the initialization process is completed, and the process moves to the main process.
スレーブＣＰＵば、電源投入後、パターンチエツクのた
め、自身のＲＡＭのうち特定パターンが転送されてくる
エリアをクリアし、その後、このエリアのデータが特定
パターンになった時、制御パラメータが正しく設定され
てイニシャライズ処理が終了したものとし、メイン処理
に移行する。これにより、データ転送とスレーブＣＰＵ
のメイン処理がタイミング良く実行される。After turning on the power, the slave CPU clears the area of its own RAM to which a specific pattern is transferred in order to check the pattern, and when the data in this area becomes the specific pattern, the control parameters are set correctly. It is assumed that the initialization process has ended, and the process moves to the main process. This allows data transfer and slave CPU
The main processing is executed in a timely manner.
Ｇ実施例
以下、本発明の実施例を第１図〜第３図を参照して説明
する。第１図はイニシャライズ処理のフローを示し、第
２図はマルチＣＰＵシステムの構成を示し、第３図はメ
モリ構成を示ず。G Embodiment Hereinafter, embodiments of the present invention will be described with reference to FIGS. 1 to 3. FIG. 1 shows the flow of initialization processing, FIG. 2 shows the configuration of a multi-CPU system, and FIG. 3 does not show the memory configuration.
第２図に示すように、本実施例のシステムでは、マルチ
パス１により、１つの主メモリボード２と、１つのマス
タＣＰＵボード４と、Ｎ個のスレーブＣＰＵボード７−
１〜？−Ｎとを接続しである。As shown in FIG. 2, in the system of this embodiment, the multipath 1 connects one main memory board 2, one master CPU board 4, and N slave CPU boards 7-
1~? -N is connected.
主メモリボード２には停電保護のため、バッテリ・バッ
ク・アップ付きのＲＡＭ３があり、このＲＡＭ３を制御
パラメータ等のデータの保存と更新に使用する。The main memory board 2 has a RAM 3 with battery backup for power failure protection, and this RAM 3 is used to store and update data such as control parameters.
マスタＣＰＵボード４にはマスタとなるＣＰＵ（マスタ
ＣＰＵ）とそれに付随するＲＡＭ５及びＲＯＭｆｌｉと
があり、マスタＣＰＵがＮ個のスレーブＣＰＵを管理す
る。The master CPU board 4 includes a master CPU (master CPU) and an accompanying RAM 5 and ROMfli, and the master CPU manages N slave CPUs.
また、ｉ ＝ １〜Ｎとすると、スレーブＣＰＵボード
７− ｉにはスレーブＣＰ Ｕ ＃ ｉと、それに付随
するＲ Ａ Ｍ ８− ｉ及びＲＯＭ９とがある。Further, when i = 1 to N, the slave CPU board 7-i includes a slave CPU #i and an accompanying RAM 8-i and a ROM 9.
各ＲＡ Ｍ ８− ｉはマスタＣＰＵ及びスレーブＣＰ
Ｕ ＃ｉがともにアクセスすることができるもの、例
えばツーボート・メモリ、デュアルポート・メモリと称
されるＲＡＭを使用している。ＲＡＭ５も同じものを用
いている。Each RAM 8-i has a master CPU and a slave CPU.
U #i uses something that can be accessed together, such as a RAM called two-port memory or dual-port memory. The same RAM 5 is also used.
但し、これらのＲＡＭ５．８−ｉには停電保護機能を持
たせていない。However, these RAMs 5.8-i do not have a power failure protection function.
主メモリボード２のＲＡＭ３、各ＣＰＵボードのＲＡＭ
５，８−ｉ、及びＲＯＭ６，８−ｉは適宜な半導体メモ
リとしである。RAM3 of main memory board 2, RAM of each CPU board
5, 8-i and ROM 6, 8-i are suitable semiconductor memories.
第３図に示すように、主メモリボード２のＲＡＭ３には
、マスタＣＰＵに対するデータ・エリア＃０、及び各マ
スタＣＰＵ自身に対するデータ・エリア＃１（ｉ＝１〜
Ｎ）を割り付けてあり、それぞれのＣＰＵに必要な制御
パラメータ等のデータを予め該当するデータ・エリアに
格納しである。As shown in FIG. 3, the RAM 3 of the main memory board 2 has a data area #0 for the master CPU and a data area #1 (i=1 to
N), and data such as control parameters required for each CPU are stored in advance in the corresponding data area.
但し、ＲＡＭ３の各データ・エリアには特定パターンの
データを付加するなど、最後部のデータを特定パターン
にしてデータを格納しである。また、各スレーブＣＰＵ
＃ｊのＲＡＭ８−１の最後のエリアにデータ最後部の特
定パターンが転送されるようにしである。However, data of a specific pattern is added to each data area of the RAM 3, and the last data is stored in a specific pattern. In addition, each slave CPU
The specific pattern at the end of the data is transferred to the last area of RAM 8-1 of #j.
次に第１図を参照して、イニシャライズ処理を説明する
。マスタＣＰＵは電源投入後、デジタル表示を消したり
、アナログ出力を零にしたり、また主メモリのＲＡＭ３
のデータ・エリア＃０から自身のＲＡＭ５にデータを転
送するなどの初期化（第１図、記号１１）を行ったのち
、各スレーブＣＰＵ＄ｉに設定すべきデータを主メモリ
の該当するデータ・エリア＃１から取り出し、各スレー
ブＣＰＵ＃ｉのＲＡ Ｍ ８− ｉに転送する（第１図
、記号１２）。Next, the initialization process will be explained with reference to FIG. After the power is turned on, the master CPU turns off the digital display, sets the analog output to zero, and erases the main memory RAM3.
After performing initialization such as transferring data from data area #0 to its own RAM 5 (Fig. 1, symbol 11), the data to be set in each slave CPU $i is transferred to the corresponding data in the main memory. It is taken out from area #1 and transferred to RAM 8-i of each slave CPU #i (FIG. 1, symbol 12).
データ転送後、マスタＣＰＵは各スレーブＣＰ、Ｕ ＃
ｉのＲＡ Ｍ ８− ｉにアクセスし、その最後のエ
リアのデータを読み出しく第１図、記号１３）、読み出
したデータが特定パターンと一致とするか否かチエツク
する（第１図、記号１４）。一致していれば、データ転
送が正しく行われ、制御パラメータ等を確実に設定した
ものと判断し、イニシャライズを完了＝１１
して次のマスタＣＰＵ自身のメイン処理に移行する（第
１図、記号１６）。一致していなければ、データ転送が
正しく行われていないので、エラー処理、例えば該当す
るスレーブＣＰＵに対するエアー情報（エラー・フラグ
）をセットしてイニシャライズを終らせ、メイン処理に
移行する（第１図、記号１５，１６）。After data transfer, the master CPU transfers data to each slave CP, U #
Access the RAM 8-i of i, read out the data in the last area (Fig. 1, symbol 13), and check whether the read data matches a specific pattern (Fig. 1, symbol 14). ). If they match, it is determined that the data transfer was performed correctly and the control parameters etc. have been set reliably, and the initialization is completed = 11 and the next master CPU's own main processing begins (Fig. 1, symbol 16). If they do not match, the data transfer has not been performed correctly, so error processing is performed, for example, setting air information (error flag) for the relevant slave CPU, completing initialization, and moving to main processing (Figure 1). , symbols 15, 16).
一方、各スレーブＣＰＵ＄ｔｉは電源投入後、まず初期
化として、各ＲＡ Ｍ ８− ｉのうちマスタＣＰＵか
ら特定パターンのデータが転送されてくる最後のエリア
の内容を零クリア（第１図、記号２１）する。次いで、
この最後のエリアからデータを読み出して特定パターン
と比較し、一致するまで待機する（第１図、記号２２，
２３）。一致したら、イニシャライズでの制御パラメー
タ等の設定が確実に行われたものとし、スレーブＣＰＵ
＄ｉは自身のメイン処理に移行しく第１図、記号２４）
、設定されたデータを用いてトルク制御の演算、物理量
の工学変換などを行う。On the other hand, after each slave CPU $ti is powered on, it first initializes by clearing to zero the contents of the last area of each RAM 8-i to which a specific pattern of data is transferred from the master CPU (see Figure 1). Symbol 21). Then,
Read the data from this last area, compare it with the specific pattern, and wait until it matches (Figure 1, symbol 22,
23). If they match, it is assumed that the control parameters etc. have been set during initialization, and the slave CPU
$i should move to its own main processing (Figure 1, symbol 24)
, perform torque control calculations, engineering conversion of physical quantities, etc. using the set data.
２
なお、制御の途中で制御パラメータの変更が必要な場合
は、−時的な方法と、最終的な方法の２通りある。−時
的な方法では、制御を停止した状態で、変更したいスレ
ーブＣＰＵ＃ｉのＲＡ Ｍ ８−ｉのデータを外部から
直接変更し、制御を再開する。最終的な方法では、主メ
モリボード２のＲＡＭ３の所望のデータ・エリア＃】の
データを外部から変更し、システム再スタート処理を行
うことにより、所望のスレーブＣＰＵ＃ｉのデータを変
更する。2. If it is necessary to change the control parameters during control, there are two methods: a temporary method and a final method. - In the temporary method, while the control is stopped, data in RAM 8-i of the slave CPU #i to be changed is directly changed from the outside, and the control is restarted. In the final method, the data in the desired data area #i of the RAM 3 of the main memory board 2 is changed externally, and the data of the desired slave CPU #i is changed by performing system restart processing.
発明の効果 本発明によれば、下記の効果がある。Effect of the invention According to the present invention, there are the following effects.
（１）主メモリに停電保護機能付きのＲＡＭを用いてい
るので、停電後でもデータが保存されているから、イニ
シャライズ処理を簡単に行うことができろ。(1) Since the main memory uses a RAM with a power failure protection function, data is saved even after a power failure, so initialization processing can be performed easily.
（２１主メモリにも、スレーブＣＰＵにもＲＡＭを用い
ているので、データ変更をいずれかのＲＡＭの書き換え
により自由に行うことができる。(Since RAM is used for both the 21 main memory and the slave CPU, data can be changed freely by rewriting either RAM.
（３） スレーブＣＰＵのＲＡＭをマスタＣＰＵがア
クセスできるので、スレーブＣＰＵに転送したデータの
チエツクが容易である。(3) Since the master CPU can access the RAM of the slave CPU, it is easy to check the data transferred to the slave CPU.
（４） マスタＣＰＵζよ、電源投入後、スレーブＣ
ＰＵのデータ設定が確実に行われたか否かチエツクして
、はじめてメイン処理に移行する。また、スレーブＣＰ
Ｕは、電源投入後、マスタＣＰＵからデータ設定が確実
に行われたことを確認して、はじめてメイン処理に移行
する。これにより、データ転送とメイン処理とのタイミ
ングが自動的に確実にとれる。(4) Master CPU ζ, after powering on, slave C
Only after checking whether the PU data setting has been properly performed does the main process proceed. Also, slave CP
After the power is turned on, U confirms that data settings have been reliably performed from the master CPU, and then shifts to main processing. This automatically ensures timing between data transfer and main processing.
図面中、 １はマルチパス、 ２は主メモリボード、 ３はバッテリ・バック・アップ付きＲＡＭ。In the drawing, 1 is multipath, 2 is the main memory board, 3 is RAM with battery backup.
４はマスタＣＰＵボード、
７−１〜７−ＮはスレーブＣＰＵボード、８−１〜８−
Ｎ（よそのＲＡＭである。4 is the master CPU board, 7-1 to 7-N are slave CPU boards, 8-1 to 8-
N (This is a foreign RAM.
特 許 出 願 株式会社 明 代 理Patent application Akira Co., Ltd. Principle
Claims (1)
において、 主メモリに停電保護機能付きのＲＡＭを用い、スレーブ
ＣＰＵのＲＡＭにマスタ及びスレーブ両ＣＰＵがアクセ
ス可能なＲＡＭを用い、 主メモリの前記ＲＡＭにスレーブＣＰＵに対するデータ
・エリアを割り付け、このデータ・エリアに最後部を特
定パターンとしたデータを格納しておき、 マスタＣＰＵは、電源投入後、主メモリのデータ・エリ
アからスレーブＣＰＵの前記ＲＡＭにデータを転送し、
その後、スレーブＣＰＵのＲＡＭに転送されたデータの
最後部が前記特定パターンか否か判定し、特定パターン
である場合はメイン処理に移行し、特定パターンでない
場合はエラー処理の後、メイン処理に移行し、スレーブ
ＣＰＵは、電源投入後、自身のＲＡＭのうち前記特定パ
ターンが転送されてくるエリアをクリアし、その後、こ
のエリアのデータが特定パターンになるまで待機し、特
定パターンになった時、メイン処理に移行することを特
徴とするマルチＣＰＵシステムのイニシャライズ処理方
法。[Claims] In a processing system with a master/slave type multi-CPU configuration, a RAM with a power failure protection function is used as the main memory, a RAM that can be accessed by both the master and slave CPUs is used as the RAM of the slave CPU, and the main memory is a RAM with a power failure protection function. A data area for the slave CPU is allocated in the RAM of the memory, data with a specific pattern at the end is stored in this data area, and after power is turned on, the master CPU transfers data from the data area of the main memory to the slave CPU. transfer data to the RAM of
After that, it is determined whether the last part of the data transferred to the RAM of the slave CPU is the specific pattern, and if it is the specific pattern, the process moves to the main process, and if it is not the specific pattern, the process moves to the main process after error processing. After turning on the power, the slave CPU clears the area of its own RAM to which the specific pattern is transferred, then waits until the data in this area becomes the specific pattern, and when the data becomes the specific pattern, An initialization processing method for a multi-CPU system characterized by shifting to main processing.
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|---|---|---|---|
| JP1211417A JP2712606B2 (en) | 1989-08-18 | 1989-08-18 | Initialization processing method for multi-CPU system |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0375809A true JPH0375809A (en) | 1991-03-29 |
| JP2712606B2 JP2712606B2 (en) | 1998-02-16 |
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| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4756164B2 (en) * | 2001-03-15 | 2011-08-24 | 株式会社高尾 | Game machine |
| KR100723875B1 (en) | 2005-12-08 | 2007-05-31 | 한국전자통신연구원 | Microprocessors Suitable for Simultaneous Startup and Reset and Processor ID Control Methods in the Microprocessors |
-
1989
- 1989-08-18 JP JP1211417A patent/JP2712606B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5831849A (en) * | 1995-03-30 | 1998-11-03 | Nec Corporation | Data control system |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2712606B2 (en) | 1998-02-16 |
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