JPH0375899B2 - - Google Patents
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- JPH0375899B2 JPH0375899B2 JP60258938A JP25893885A JPH0375899B2 JP H0375899 B2 JPH0375899 B2 JP H0375899B2 JP 60258938 A JP60258938 A JP 60258938A JP 25893885 A JP25893885 A JP 25893885A JP H0375899 B2 JPH0375899 B2 JP H0375899B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- sense line
- input
- terminal
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C15/00—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores
- G11C15/04—Digital stores in which information comprising one or more characteristic parts is written into the store and in which information is read-out by searching for one or more of these characteristic parts, i.e. associative or content-addressed stores using semiconductor elements
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- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Description
産業上の利用分野
この発明は、データ処理のなでも重要なものの
一つである「ソーテイング」処理を高速に実行す
るためのハードウエア要素を提供するものであ
る。 従来の技術 「ソーテイング」処理の本質とは複数のデータ
を各々数値化しそれを大きい順に並べかえる処理
で、ソフトウエア的に行なうことが多かつた。こ
の処理は、２個のデータの大小比較、その結果
に従つて、データ列の並べかえの２種類の手順
からなり、数種のアルゴリズムが提唱されてい
る。 しかしいずれの方法もデータ量が多くなると非
常に大きい時間がかかり、ソーテイングを頻繁に
行なうことは実質的に不可能になつていた。この
ため高速性が必要な場合はアルゴリズムをそのま
ま実現する専用ハードウエア「ソートエンジン」
が設計されたりしている。（例えば参考文献１：
エレクトロニクス、1985年９月23日（No.378）
P.234〜280“関係代数演算専用エンジンを備えた
関係データベースマシンDelta”）。しかしこれら
も、処理できるデータ量が固定される点、即ちソ
ートされたデータ群（総数Ｎ）に１個のデータを
ソートして追加する場合でも（Ｎ＋１）・ΔT
（ΔT：パイプライン的にソートする場合のサイ
クル時間）必要である、等汎用性が乏しいもので
あつた。 発明が解決しようとする問題点 汎用性が高く、高速のソートエンジンを構成す
るためには、データを記憶すると同時に新たに
入力されたデータとの大小関係を高速に比較でき
る簡単な回路、データを並べかえるための挿入
や移動ができる回路構成が必要である。本発明は
このうちのに対してその解答を与えるものであ
る。 問題点を解決するための手段 本発明は、記憶要素と、この記憶要素にデータ
を書き込む或いは記憶要素からデータを読み出す
ための信号線と、前記記憶要素の記憶データが第
１の論理状態で前記信号線に印加された入力信号
が前記第１の状態と逆極性の第２の論理状態のと
きに導通状態それ以外の場合絶縁状態になる第１
のスイツチ要素と前記記憶データが前記第２の論
理状態で前記入力信号が前記第１の論理状態のと
き絶縁状態になりそれ以外の場合導通状態になる
第２のスイツチ要素からなる回路基本要素を一列
に配置し、前記第１のスイツチ要素を並列側、前
記第２のスイツチ要素を直列側にして順次接続し
てなる一列のラダー回路網とし、このラダー回路
網の一端に負荷要素を接続し、この負荷要素の他
端を前記ラダー回路網の基準電位と異なる電位の
電源に接続し、前記ラダー回路他端を浮遊状態に
しておくかもしくは前記基準電位に接続し、前記
回路基本要素列への各々の信号線列を入力端と
し、前記負荷要素が接続されたラダー回路網端を
出力端とする比較回路である。 さらに、詳細な例としては、相補的な２本のビ
ツト線Ｄ，、相補的な入出力端子Ｍ，を持つ
二安定記憶回路、Ｍ，とビツト線Ｄ，との
各々の電気的結合を制御する二個のスイツチ素子
からなるスタテイツク形ランダムアクセスメモリ
セル回路構成に対して、ソース、ドレインを直列
接続した２個の電界効果形トランジスタT1，T2
からなる回路要素、２入力NAND回路および１
個の電界効果形トランジスタT3を追加し、電界
効果トランジスタT1，T2の各々のゲート端子の
うち一方を前記ビツト数Ｄと、他方を端子と
各々接続し、回路要素の一端を第１の電源へ、他
端を電界効果トランジスタT3のドレインに接続
し、これをセンス線出力端もしくはセンス線入力
端とし、T3のソース側を各々センス線入力端も
しくはセンス線出力端とし、２入力NAND回路
の第１の入力にビツト線を第２の入力に端子Ｍ
を各々接続し、NAND回路を電界効果トランジ
スタT2のゲートに接続するごとき構成をもつも
のを回路基本要素とし、この基本要素をワード方
向に複数個列状に配置し、隣り合つた回路基本要
素のセンス線出力端と入力端とを接続し、回路基
本要素列端のセンス線出力端に負荷要素の一端を
接続し、負荷要素他端を第２の電源に接続し、回
路基本要素列の他の端にあるセンス線入力端を前
記第１の電源に接続するかもしくは未接続のまま
にしておくごとき構成で、各回路基本要素のビツ
ト線対Ｄ，を全体の入力端とし、基本回路列端
のセンス線出力端を全体の出力端とする構成を特
徴とする比較回路である。 作 用 本発明の比較回路では、たとえばスタテイツク
RAMの回路構成に、NAND回路および３個の
MOSFETを構成を追加するのみで、データの記
憶と大小の比較を高速に実現することが可能とな
る。 実施例 本発明では、従来のスタテイツクRAM
（SRAM）の基本セル１の回路に対して、
NAND回路（たとえばCMOSの場合４トランジ
スタ）と更に３個の電界効果型トランジスタ
（FET）を追加したもので、第１図に示した構成
の基本セル回路１０を使い、このセルをワード方
向に一列に並べ、基本セル回路１０のセンス線を
各々接続し、第２図のように配置する。第１図を
説明すると、従来のSRAM基本セル１の回路は
点線で囲つた部分で示している。Ｄ，は一対の
ビツト線で、SRAMの書き込み動作時等の場合
相補的な電圧が印加される。Ｗはワード線で、
Ｍ，は各々記憶回路内の端子（節点）で相補的
な電圧になつており、このセル回路１０に書き込
み動作が行なわれる場合、MOSトランジスタ
T4，T5がON状態になり、ビツト線Ｄの電位が
Ｍに、ビツト線の電位がに各々書き込まれ
る。本発明で新たに追加される部分として第１に
FET T1，T2を直列接続した回路要素があり、
FET T1，T2のゲートは各々Ｄとに接続され
る。このFET T1，T2の回路要素の一端は第１
の電源（図ではGND）に、他端は新たに設けた
センス線の出力部S0に接続されている。これはセ
ンス線入力部S1に接続されていてもよい。 第２の追加部分NANDはその入力をＭ，と
し、その出力を、第３の追加FET T3のゲートに
接続される。FET T3はセンス線入力部S1と出力
部S0との間のスイツチとして配置されている。 第２図について説明する。これは基本セル回路
１０をワード方向に並べてしかもそれを複数列配
置した状態を示しており、一ワード分（横一列）
について説明すると、センス線は隣合つた基本セ
ル回路の出力と入力を接続する。一列の端の出力
端には負荷要素ZTを接続、ZTの他端は第２の電源
（この例ではVDD）に接続してある。基本セル列
他端のセンス線入力部Soは未接続のままにしてお
くかもしくは第１または第２の電源に接続する。
この構成により記憶データと印加データ間の大小
比較が可能になる。 本発明の回路動作を説明する。基本セル回路１
０の並んだ一列中にワードのデータが出力側（ZT
の付加されている側）をMSB、入力側をLSBと
して格納されており、これと各ビツト線対Ｄ，
に相補的に印加された（MSB、LSBは同様）入
力データと大小比較が行われ、出力端に結果が現
われる。 まず基本セル回路１０の動作であるが、入力デ
ータと記憶データの状態に応じて次の４つの場合
がある。但し高電位を“１”で低電位を“０”で
現し、FET T1〜T3はゲートが“１”のとき
ON、“０”のときOFF（即ちＮチヤンネル形
FET）として説明する。これは一般にＮチヤン
ネル形のFETの方がＰチヤンネル形に比べスイ
ツチ特性がよく有利であるためである。ただし、
電源の極性は反転しNAND回路も負論理形（つ
まり正論理形のNOR）で構成すればまつたく同
様な動作をする。 (1) Ｄ＝０（＝１）でＭ＝０（＝１）の場合 (2) Ｄ＝１（＝０）でＭ＝１（＝０）の場合 (3) Ｄ＝０（＝１）でＭ＝１（＝０）の場合 (4) Ｄ＝１（＝０）でＭ＝０（＝１）の場合 (1)、(2)の場合は記憶データと入力データとが少
なくとも注目しているビツトにおいて一致してお
り、(3)、(4)では異つている。 (1)、(2)の場合TFT T1，T2からなる回路要素
はＤ，のいずれかが“０”のため直列接続全体
としてFF、同様にNAND出力は“１”であ
り、よつてTFT T3はＮである。つまりセン
ス線はS0＝S1となる。 (3)の場合、T1，T2からなる回路要素FF、
NAND出力は“０”、よつてT3はOFFとなる。 (4)の場合、同回路要素Ｎ、NAND出力“１”
よつてT3はONとなる。 次にこの基本セル回路１０をワード方向一列ｎ
個に並べた場合の動作を考える。１ワードをｎビ
ツトとし最上位ビツト（MSB）から１，２，…
ｎと番号を付ける。ビツトｎはLSBになる。記
憶データＭ〜の各ビツトをMi、（ｉ＝１〜ｎ）入力
データＤ〜の各ビツトDiを（ｉ＝１〜ｎ）とすると (1) Ｍ〜＝Ｄ〜では Mi＝Di（ｉ＝１〜ｎ） (2) Ｍ〜＞Ｄ〜では Mi＝Di（ｉ＝１〜（Ｐ−１）） MP＝１ Ｐ＝１〜ｎ DP＝０ (3) Ｍ〜＜Ｄ〜では Mi＝Di（ｉ＝１〜（Ｑ−１）） MQ＝０ Ｑ＝１〜ｎ DQ＝１ である。 よつて上記三種類の場合第２図の回路列の動作
を解析すると、 Ｍ〜＝Ｄ〜のとき全てのセル１０でT1，T2の回路
要素はOFF、T3はＮなので、センス線の出力
部と入力部が全部連結され、入力端（第２図で
So）の電位に従つて出力端SOに信号が現われる。
但しSoを未接続状態としておくと、負荷要素ZTの
働きで出力電圧はVDD（即ち“１”）となる。（T1
〜T3がｎ（ｐ）チヤンネル形FETのときはSoは未
接続にするかもしくはGND（VDD）の接続する。） Ｍ〜＞Ｄ〜のとき、MSBから（Ｐ−１）ビツトま
では、 T3：Ｎ、回路要素：FF、ＰビツトでT3：
ＯFF、回路要素：FF、よつて出力端（SO）は
“１”となる。 Ｍ〜＜Ｄ〜のとき、MSBから（Ｑ−１）ビツトま
でT3：Ｎ 回路要素：FF ＱビツトでT3＝
ＯＮ、回路要素：Ｎ 従つてSoが１でないかぎり、出力端（SO）は
“０”となる。 以上を整理すると
一つである「ソーテイング」処理を高速に実行す
るためのハードウエア要素を提供するものであ
る。 従来の技術 「ソーテイング」処理の本質とは複数のデータ
を各々数値化しそれを大きい順に並べかえる処理
で、ソフトウエア的に行なうことが多かつた。こ
の処理は、２個のデータの大小比較、その結果
に従つて、データ列の並べかえの２種類の手順
からなり、数種のアルゴリズムが提唱されてい
る。 しかしいずれの方法もデータ量が多くなると非
常に大きい時間がかかり、ソーテイングを頻繁に
行なうことは実質的に不可能になつていた。この
ため高速性が必要な場合はアルゴリズムをそのま
ま実現する専用ハードウエア「ソートエンジン」
が設計されたりしている。（例えば参考文献１：
エレクトロニクス、1985年９月23日（No.378）
P.234〜280“関係代数演算専用エンジンを備えた
関係データベースマシンDelta”）。しかしこれら
も、処理できるデータ量が固定される点、即ちソ
ートされたデータ群（総数Ｎ）に１個のデータを
ソートして追加する場合でも（Ｎ＋１）・ΔT
（ΔT：パイプライン的にソートする場合のサイ
クル時間）必要である、等汎用性が乏しいもので
あつた。 発明が解決しようとする問題点 汎用性が高く、高速のソートエンジンを構成す
るためには、データを記憶すると同時に新たに
入力されたデータとの大小関係を高速に比較でき
る簡単な回路、データを並べかえるための挿入
や移動ができる回路構成が必要である。本発明は
このうちのに対してその解答を与えるものであ
る。 問題点を解決するための手段 本発明は、記憶要素と、この記憶要素にデータ
を書き込む或いは記憶要素からデータを読み出す
ための信号線と、前記記憶要素の記憶データが第
１の論理状態で前記信号線に印加された入力信号
が前記第１の状態と逆極性の第２の論理状態のと
きに導通状態それ以外の場合絶縁状態になる第１
のスイツチ要素と前記記憶データが前記第２の論
理状態で前記入力信号が前記第１の論理状態のと
き絶縁状態になりそれ以外の場合導通状態になる
第２のスイツチ要素からなる回路基本要素を一列
に配置し、前記第１のスイツチ要素を並列側、前
記第２のスイツチ要素を直列側にして順次接続し
てなる一列のラダー回路網とし、このラダー回路
網の一端に負荷要素を接続し、この負荷要素の他
端を前記ラダー回路網の基準電位と異なる電位の
電源に接続し、前記ラダー回路他端を浮遊状態に
しておくかもしくは前記基準電位に接続し、前記
回路基本要素列への各々の信号線列を入力端と
し、前記負荷要素が接続されたラダー回路網端を
出力端とする比較回路である。 さらに、詳細な例としては、相補的な２本のビ
ツト線Ｄ，、相補的な入出力端子Ｍ，を持つ
二安定記憶回路、Ｍ，とビツト線Ｄ，との
各々の電気的結合を制御する二個のスイツチ素子
からなるスタテイツク形ランダムアクセスメモリ
セル回路構成に対して、ソース、ドレインを直列
接続した２個の電界効果形トランジスタT1，T2
からなる回路要素、２入力NAND回路および１
個の電界効果形トランジスタT3を追加し、電界
効果トランジスタT1，T2の各々のゲート端子の
うち一方を前記ビツト数Ｄと、他方を端子と
各々接続し、回路要素の一端を第１の電源へ、他
端を電界効果トランジスタT3のドレインに接続
し、これをセンス線出力端もしくはセンス線入力
端とし、T3のソース側を各々センス線入力端も
しくはセンス線出力端とし、２入力NAND回路
の第１の入力にビツト線を第２の入力に端子Ｍ
を各々接続し、NAND回路を電界効果トランジ
スタT2のゲートに接続するごとき構成をもつも
のを回路基本要素とし、この基本要素をワード方
向に複数個列状に配置し、隣り合つた回路基本要
素のセンス線出力端と入力端とを接続し、回路基
本要素列端のセンス線出力端に負荷要素の一端を
接続し、負荷要素他端を第２の電源に接続し、回
路基本要素列の他の端にあるセンス線入力端を前
記第１の電源に接続するかもしくは未接続のまま
にしておくごとき構成で、各回路基本要素のビツ
ト線対Ｄ，を全体の入力端とし、基本回路列端
のセンス線出力端を全体の出力端とする構成を特
徴とする比較回路である。 作 用 本発明の比較回路では、たとえばスタテイツク
RAMの回路構成に、NAND回路および３個の
MOSFETを構成を追加するのみで、データの記
憶と大小の比較を高速に実現することが可能とな
る。 実施例 本発明では、従来のスタテイツクRAM
（SRAM）の基本セル１の回路に対して、
NAND回路（たとえばCMOSの場合４トランジ
スタ）と更に３個の電界効果型トランジスタ
（FET）を追加したもので、第１図に示した構成
の基本セル回路１０を使い、このセルをワード方
向に一列に並べ、基本セル回路１０のセンス線を
各々接続し、第２図のように配置する。第１図を
説明すると、従来のSRAM基本セル１の回路は
点線で囲つた部分で示している。Ｄ，は一対の
ビツト線で、SRAMの書き込み動作時等の場合
相補的な電圧が印加される。Ｗはワード線で、
Ｍ，は各々記憶回路内の端子（節点）で相補的
な電圧になつており、このセル回路１０に書き込
み動作が行なわれる場合、MOSトランジスタ
T4，T5がON状態になり、ビツト線Ｄの電位が
Ｍに、ビツト線の電位がに各々書き込まれ
る。本発明で新たに追加される部分として第１に
FET T1，T2を直列接続した回路要素があり、
FET T1，T2のゲートは各々Ｄとに接続され
る。このFET T1，T2の回路要素の一端は第１
の電源（図ではGND）に、他端は新たに設けた
センス線の出力部S0に接続されている。これはセ
ンス線入力部S1に接続されていてもよい。 第２の追加部分NANDはその入力をＭ，と
し、その出力を、第３の追加FET T3のゲートに
接続される。FET T3はセンス線入力部S1と出力
部S0との間のスイツチとして配置されている。 第２図について説明する。これは基本セル回路
１０をワード方向に並べてしかもそれを複数列配
置した状態を示しており、一ワード分（横一列）
について説明すると、センス線は隣合つた基本セ
ル回路の出力と入力を接続する。一列の端の出力
端には負荷要素ZTを接続、ZTの他端は第２の電源
（この例ではVDD）に接続してある。基本セル列
他端のセンス線入力部Soは未接続のままにしてお
くかもしくは第１または第２の電源に接続する。
この構成により記憶データと印加データ間の大小
比較が可能になる。 本発明の回路動作を説明する。基本セル回路１
０の並んだ一列中にワードのデータが出力側（ZT
の付加されている側）をMSB、入力側をLSBと
して格納されており、これと各ビツト線対Ｄ，
に相補的に印加された（MSB、LSBは同様）入
力データと大小比較が行われ、出力端に結果が現
われる。 まず基本セル回路１０の動作であるが、入力デ
ータと記憶データの状態に応じて次の４つの場合
がある。但し高電位を“１”で低電位を“０”で
現し、FET T1〜T3はゲートが“１”のとき
ON、“０”のときOFF（即ちＮチヤンネル形
FET）として説明する。これは一般にＮチヤン
ネル形のFETの方がＰチヤンネル形に比べスイ
ツチ特性がよく有利であるためである。ただし、
電源の極性は反転しNAND回路も負論理形（つ
まり正論理形のNOR）で構成すればまつたく同
様な動作をする。 (1) Ｄ＝０（＝１）でＭ＝０（＝１）の場合 (2) Ｄ＝１（＝０）でＭ＝１（＝０）の場合 (3) Ｄ＝０（＝１）でＭ＝１（＝０）の場合 (4) Ｄ＝１（＝０）でＭ＝０（＝１）の場合 (1)、(2)の場合は記憶データと入力データとが少
なくとも注目しているビツトにおいて一致してお
り、(3)、(4)では異つている。 (1)、(2)の場合TFT T1，T2からなる回路要素
はＤ，のいずれかが“０”のため直列接続全体
としてFF、同様にNAND出力は“１”であ
り、よつてTFT T3はＮである。つまりセン
ス線はS0＝S1となる。 (3)の場合、T1，T2からなる回路要素FF、
NAND出力は“０”、よつてT3はOFFとなる。 (4)の場合、同回路要素Ｎ、NAND出力“１”
よつてT3はONとなる。 次にこの基本セル回路１０をワード方向一列ｎ
個に並べた場合の動作を考える。１ワードをｎビ
ツトとし最上位ビツト（MSB）から１，２，…
ｎと番号を付ける。ビツトｎはLSBになる。記
憶データＭ〜の各ビツトをMi、（ｉ＝１〜ｎ）入力
データＤ〜の各ビツトDiを（ｉ＝１〜ｎ）とすると (1) Ｍ〜＝Ｄ〜では Mi＝Di（ｉ＝１〜ｎ） (2) Ｍ〜＞Ｄ〜では Mi＝Di（ｉ＝１〜（Ｐ−１）） MP＝１ Ｐ＝１〜ｎ DP＝０ (3) Ｍ〜＜Ｄ〜では Mi＝Di（ｉ＝１〜（Ｑ−１）） MQ＝０ Ｑ＝１〜ｎ DQ＝１ である。 よつて上記三種類の場合第２図の回路列の動作
を解析すると、 Ｍ〜＝Ｄ〜のとき全てのセル１０でT1，T2の回路
要素はOFF、T3はＮなので、センス線の出力
部と入力部が全部連結され、入力端（第２図で
So）の電位に従つて出力端SOに信号が現われる。
但しSoを未接続状態としておくと、負荷要素ZTの
働きで出力電圧はVDD（即ち“１”）となる。（T1
〜T3がｎ（ｐ）チヤンネル形FETのときはSoは未
接続にするかもしくはGND（VDD）の接続する。） Ｍ〜＞Ｄ〜のとき、MSBから（Ｐ−１）ビツトま
では、 T3：Ｎ、回路要素：FF、ＰビツトでT3：
ＯFF、回路要素：FF、よつて出力端（SO）は
“１”となる。 Ｍ〜＜Ｄ〜のとき、MSBから（Ｑ−１）ビツトま
でT3：Ｎ 回路要素：FF ＱビツトでT3＝
ＯＮ、回路要素：Ｎ 従つてSoが１でないかぎり、出力端（SO）は
“０”となる。 以上を整理すると
【表】
第１図と同一の回路構成でＤ，，Ｍ，を反
転すると、Ｍ〜＞Ｄ〜→S0＝０、Ｍ〜＜Ｄ〜→S0＝１の
よ
うな反転出力を得ることもできる。以上の説明か
ら、この構成で２つのデータ間の大小比較が行え
ることがわかる。 実際にこの回路構成で大小比較を行う場合、特
に１ワードのビツト長が長いとセンス線上の信号
伝搬速度が問題となる。これはセンス線の総浮遊
容量が大きくなるのでこれを充放電するのに時間
がかかるのと、各ビツトのセンス線のスイツチと
して挿入されているFET T3のＮ抵抗が０では
ないので直列抵抗が入り、上述の容量Ｃと抵抗Ｒ
とで形成されるＲ・Ｃの時定数で出力電圧が変化
する。何れにせよ１ワードのビツト数が多くなる
とそれに比例するかもしくはビツト数の２乗に比
例して出力応答が遅くなるので、高速にするため
１ワードを数グループに分割し各々グループ間の
接続用部は第３図に示すような回路とすればよ
い。この図の例では元S3の単一節点であつたもの
をS3′，S3″に分けFET T7、とインバータINV、
負荷要素Ｚを図のように接続する。この挿入によ
つてLSB側（図の右側）から伝搬してきた信号
は一旦増幅されてMSB側に送られるので、全体
の遅延時間は大幅に短縮される。 発明の効果 本発明の回路により、極めて簡単な単位ビツト
セルを行状に並べた構成でデータの記憶と大小の
比較が高速に実行できる回路網が実現できる。集
積回路技術を使うことで大容量のものが実現でき
るので、多量の記憶データとの大小比較が瞬時に
実行できるLSIが可能となる。
転すると、Ｍ〜＞Ｄ〜→S0＝０、Ｍ〜＜Ｄ〜→S0＝１の
よ
うな反転出力を得ることもできる。以上の説明か
ら、この構成で２つのデータ間の大小比較が行え
ることがわかる。 実際にこの回路構成で大小比較を行う場合、特
に１ワードのビツト長が長いとセンス線上の信号
伝搬速度が問題となる。これはセンス線の総浮遊
容量が大きくなるのでこれを充放電するのに時間
がかかるのと、各ビツトのセンス線のスイツチと
して挿入されているFET T3のＮ抵抗が０では
ないので直列抵抗が入り、上述の容量Ｃと抵抗Ｒ
とで形成されるＲ・Ｃの時定数で出力電圧が変化
する。何れにせよ１ワードのビツト数が多くなる
とそれに比例するかもしくはビツト数の２乗に比
例して出力応答が遅くなるので、高速にするため
１ワードを数グループに分割し各々グループ間の
接続用部は第３図に示すような回路とすればよ
い。この図の例では元S3の単一節点であつたもの
をS3′，S3″に分けFET T7、とインバータINV、
負荷要素Ｚを図のように接続する。この挿入によ
つてLSB側（図の右側）から伝搬してきた信号
は一旦増幅されてMSB側に送られるので、全体
の遅延時間は大幅に短縮される。 発明の効果 本発明の回路により、極めて簡単な単位ビツト
セルを行状に並べた構成でデータの記憶と大小の
比較が高速に実行できる回路網が実現できる。集
積回路技術を使うことで大容量のものが実現でき
るので、多量の記憶データとの大小比較が瞬時に
実行できるLSIが可能となる。
第１図は本発明の一実施例の比較回路に用いる
セル基本回路図、第２図は本発明の一実施例の比
較回路におけるセル配置と全体構成図、第３図は
本発明を実施する場合に高速性を依持するための
構成法を示した説明図、第４図ａは本発明の負荷
要素として適しているダイナミツク負荷の回路
図、同ｂはNANDとして適しているダイナミツ
クNANDの回路図である。 １……SRAMセル、１０……基本セル回路、
Ｄ，……ビツト線、S0〜So，S0′〜So′……セン
ス線、T1，T2，T3……FET、ZT……負荷要素。
セル基本回路図、第２図は本発明の一実施例の比
較回路におけるセル配置と全体構成図、第３図は
本発明を実施する場合に高速性を依持するための
構成法を示した説明図、第４図ａは本発明の負荷
要素として適しているダイナミツク負荷の回路
図、同ｂはNANDとして適しているダイナミツ
クNANDの回路図である。 １……SRAMセル、１０……基本セル回路、
Ｄ，……ビツト線、S0〜So，S0′〜So′……セン
ス線、T1，T2，T3……FET、ZT……負荷要素。
Claims (1)
- 【特許請求の範囲】 １ LSBからMSB方向へ順次行次に配置された
複数のビツトセルと負荷要素からなり、各ビツト
セルは、保持情報とその反転情報を示す２つの相
補的な内部端子を持つた記憶要素と、この記憶要
素の情報の読み書きをゲートを介して行うための
各セル独立の２本の相補的な信号線対とこのゲー
トを全セル共通に制御するための制御線と、各ビ
ツトセル行方向LSB側にセンス線入力部、同じ
くMSB側にセンス線出力部を持ち、隣接するビ
ツトセルのセンス線出力部とセンス線入力部を接
続し、更に前記センス線出力部と第１の電源との
間に２つの制御入力端子を持ちかつこの２制御入
力がともに論理“１”の場合のみ導通状態になる
第１のスイツチ要素を配し、このスイツチ要素の
第１の制御入力端子と前記信号線対の正極性側を
接続し、同じく第２の制御入力端子と前記記憶要
素内の反転情報を示す内部端子とを接続し、前記
センス線入力部とセンス線出力部との間に２つの
制御入力端子を持ちかつこの２制御入力がともに
論理“１”の場合のみ絶縁状態になる第２のスイ
ツチ要素を配し、このスイツチ要素の第１の制御
入力端子と前記信号線対の負極性側を接続し、同
じく第２の制御入力端子と前記記憶要素内の正転
情報を示す内部端子とを接続してなる構成で、こ
のビツトセル行のMSB端のセンス線出力部と前
記第１の電源と異なる電位を持つた第２の電源と
の間に前記負荷要素を接続し、前記相補的な複数
の信号線対を全体の入力端とし、前記MSB端の
センス線出力部を全体の出力端とする比較回路。 ２ 相補的な２本のビツト線Ｄ，、相補的な入
出力端子Ｍ，を持つ二安定記憶回路、前記端子
Ｍ，とビツト線Ｄ，との各々の電気的結合を
制御する二個のスイツチ素子からなるスタテイツ
ク形ランダムアクセスメモリセル回路構成に対し
て、ソース、ドレインを直列接続した２個の電界
効果形トランジスタT1，T2からなる回路要素、
２入力NAND回路および１個の電界効果形トラ
ンジスタT3を追加し、前記電界効果トランジス
タT1，T2の各々のゲート端子のうち一方を前記
ビツト数Ｄと、他方を前記端子と各々接続し、
前記回路要素の一端を第１の電源へ、他端を前記
電界効果トランジスタT3のドレインに接続し、
これをセンス線出力端もしくはセンス線入力端と
し、前記T3のソース側を各々センス線入力端も
しくはセンス線出力端とし、前記２入力NAND
回路の第１の入力に前記ビツト線を第２の入力
に前記端子Ｍを各各接続し、前記NAND出力を
前記電界効果トランジスタT3のゲートに接続す
る構成をもつものを回路基本要素とし、前記回路
基本要素をワード方向に複数個列状に配置し、隣
り合つた前記回路基本要素のセンス線出力端と入
力端とを接続し、前記回路基本要素の列端のセン
ス線出力端に負荷要素の一端を接続し、前記負荷
要素他端を第２の電源に接続し、前記回路基本要
素列の他の端にあるセンス線入力端を前記第１の
電源に接続するかもしくは未接続のままにしてお
く構成で、前記各回路基本要素のビツト線対Ｄ，
Ｄを全体の入力端とし、前記基本回路列端のセン
ス線出力端を全体の出力端とすることを特徴とす
る比較回路。 ３ 直列接続した電界効果トランジスタT1，T2
および電界効果トランジスタT3をＮチヤンネル
形MOSトランジスタで構成し、第２の電源の電
位が第１の電源電位よりも高いことを特徴とする
特許請求の範囲第２項記載の比較回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258938A JPS62118434A (ja) | 1985-11-19 | 1985-11-19 | 比較回路 |
| US06/930,364 US4823313A (en) | 1985-11-19 | 1986-11-12 | Memory device with comparison function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60258938A JPS62118434A (ja) | 1985-11-19 | 1985-11-19 | 比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62118434A JPS62118434A (ja) | 1987-05-29 |
| JPH0375899B2 true JPH0375899B2 (ja) | 1991-12-03 |
Family
ID=17327125
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60258938A Granted JPS62118434A (ja) | 1985-11-19 | 1985-11-19 | 比較回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4823313A (ja) |
| JP (1) | JPS62118434A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2712319B2 (ja) * | 1988-07-02 | 1998-02-10 | 株式会社デンソー | 比較回路 |
| US5018099A (en) * | 1990-01-08 | 1991-05-21 | Lockheed Sanders, Inc. | Comparison circuit |
| US5291562A (en) * | 1990-01-22 | 1994-03-01 | Fuji Photo Film Co., Ltd. | Image signal processing apparatus producing a narrowed pulse width modulated signal using an asymmetrically centered triangle reference waveform |
| JPH03219326A (ja) * | 1990-01-24 | 1991-09-26 | Mitsubishi Electric Corp | データ比較回路 |
| US5034636A (en) * | 1990-06-04 | 1991-07-23 | Motorola, Inc. | Sense amplifier with an integral logic function |
| GB9308778D0 (en) * | 1993-04-28 | 1993-06-09 | Plessey Semiconductors Ltd | Contents addressable memory |
| US5396449A (en) * | 1993-12-21 | 1995-03-07 | International Business Machines Corporation | Fast content addressable memory with reduced power consumption |
| GB9406747D0 (en) * | 1994-04-06 | 1994-05-25 | Abdullah Ayad A | Data base searching system |
| US5504699A (en) * | 1994-04-08 | 1996-04-02 | Goller; Stuart E. | Nonvolatile magnetic analog memory |
| US5517441A (en) * | 1994-12-14 | 1996-05-14 | International Business Machines Corporation | Content addressable memory circuitry and method of operation |
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| US6483732B2 (en) * | 2000-12-13 | 2002-11-19 | Koninklijke Philips Electronics N.V. | Relational content addressable memory |
| US7280401B2 (en) * | 2003-07-10 | 2007-10-09 | Telairity Semiconductor, Inc. | High speed data access memory arrays |
| EP2873075A4 (en) * | 2012-07-10 | 2016-03-23 | Hewlett Packard Development Co | STATIC DIRECT ACCESS MEMORY WITH LISTING |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4511397Y1 (ja) * | 1966-06-30 | 1970-05-21 | ||
| US3533085A (en) * | 1968-07-11 | 1970-10-06 | Ibm | Associative memory with high,low and equal search |
| JPS58212698A (ja) * | 1982-06-04 | 1983-12-10 | Matsushita Electric Ind Co Ltd | 記憶装置 |
| US4656626A (en) * | 1984-12-14 | 1987-04-07 | Itt Corporation | Apparatus and method for providing dynamically assigned switch paths |
-
1985
- 1985-11-19 JP JP60258938A patent/JPS62118434A/ja active Granted
-
1986
- 1986-11-12 US US06/930,364 patent/US4823313A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62118434A (ja) | 1987-05-29 |
| US4823313A (en) | 1989-04-18 |
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