JPH0375978A - 積分回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、サンプリングされたアナグロ電流の形態の入
力信号受信用の入力端子と、作動時に積分された入力信
号をサンプリングされたアナグロ電流の形態で得ること
ができる出力端子と、積分回路の入力端子に接続される
入力端子及び第２電流メモリ・セルの入力端子に接続さ
れる出力端子を有する第１電流メモリ・セルとを具える
積分回路であって、前記第２電流メモリ・セルが前記第
１電流メモリ・セルの前記入力端子に接続された第１出
力端子と、前記積分回路の前記出力端子に接続された第
２出力端子とを有する積分回路に関するものである。

（従来の技術） このような積分回路は、１９８９年２月１７目に　ｔｈ
ｅｌＥＥ　　ＣＣｏ１１ｏｑｕｉｎ　　ｏｎ　　Ｃｕｒ
ｒｅｎｔ−Ｍｏｄｅ　　ＡｎａｌｏｇｕｅＣｉｒｃｕｉ
　ｔで出版された“′スイッチ電流を用いたＶＬＳｌの
ためのアナグロ・サンプリング−データ信号処理（Ａｎ
ａｌｏｇｕｅ　ｓａｍｐｌｅｎｄ−ｄａｔａ　ｓｉｇｎ
ａｌ　ｐｒｏｃｅｓｓｉｎｇｆｏｒ　ＶＬＳＩ　ｕｓｉ
ｎｇ　５ｗ１ｔｃｈｅｄ　ｃｕｒｒｅｎｔｓ）”という
表題のｌｌｕｇｈｅｓ　Ｊ、Ｂ、、Ｂｉｒｄ　Ｎ、Ｃ，
ＭａｃＢｅｔｈ　１．Ｃ，による論文に開示されている
。

この論文で開示されている積分回路は、第２電流メモリ
・セルから第１゛電流メモリ・セルに流れるフィードバ
ック電流を制限するトランジスタ間を整合させるもので
ある。理想的な、すなわち非損失性の積分器を作成する
場合に、ループ・ゲインが１よりも大きくなる。すなわ
ち、整合誤差がフィードバック信号の安定性を増すよう
なものであるならば、この回路は不安定となる可能性が
ある。同様にして高Ｑ回路が要求される場合、積分器の
レスポンスは、トランジスタの整合における誤差に対し
て極めて敏感となる。

（発明が解決しようとする課題） 本発明の目的は、個々のトランジスタ間の整合に対して
敏感でない冒頭にて述べた種類の積分器を提供すること
にある。

（課題を解決するための手段） 本発明は、前記入力端子を受信するのと同じデバイスに
よって前記第１電流メモリ・セルの出力電流が発生し、
かつ、前記入力端子を受信するのと同じデバイスによっ
て前記第２電流メモリ・セルの前記第１出力端子に出力
電流が発生ずるようにしたことを特徴とする積分回路を
提供する。

電流メモリ・セルに同じデバイスを用いて入力端子を感
知するのに用いる出力電流を発生させ、デバイスの不整
合に関する問題を除去する。このことは、第２電流メモ
リ・セルの第２出力端子ではいえず、又、フィートバン
ク通路においても同様であるため、一定の利得誤差が生
しる。しかし、このことは積分処理には影響を及ぼさな
い。というのは、各サンプリング期間において、入力信
号にこの誤差が加わらないからである。

他の機能を遂行する１つ以上の積分回路又は積分回路の
モジュール間に信号電流のみを流すことを可能とした本
発明の好適例では、前記積分回路の入力端子、前記第１
及び第２電流メモリ・セルの入力端子、前記第１電流メ
モリ・セルの出力端子、前記第２電流メモリ・セルの第
１出力端子とバイアス電流源とを単一のノードに接続し
、かつ、。

このバイアス電流が両極性の信号を積分できるようにし
た。

第１電流メモリ・セルが、ゲート電極とトレイン電極と
の間にスイッチを有するＭＯ５電解効果トランジスタを
具え、前記スイッチが閉じるときに前記入力信号が供給
され、このスイッチが開放されているときに前記出力信
号が得られるようにし、かつ、入力アナログ電流のり・
ンプリング周期と同期させるクロック信号によりスイッ
チの動作を制御卸する手段を具えることができる。

固有のゲート−ソース間容量に加えて、他のキャパシタ
をトランジスタのゲート電極とソース電極との間に接続
することができる。

カスコード接続される１ヘランジスタのソース・ドレイ
ン通路を、前記一方又は双方の電流メモリ・セルにおけ
る第１トランジスタのトレイン電極をスイッチとの間に
接続できる。

前記第１及び／又は第２電流メモリ・セルが変形電流搬
送回路を具え、この変形電流（般送回路が入力アナグロ
電流のサンプリング周期と、同期するスイッチング手段
を具えることができ、前記入力アナグロ電流によって、
前記スイッチが第１状態にある場合に前記電流搬送回路
のＸ入力端子にイ」（給される電流をモニタし、又、前
記スイッチが第２状態にある場合には、前記スイッチン
グ手段がその第１状態にあった場合に前記Ｘ入力端子に
供給された電流を再びＸ入力端子に発生さセ−るように
することができる。この電流１般送回路はクラスＨの電
流搬送回路とすることができる。

電流メモリ・セルを変形電流搬送回路の形態で作成する
ことにより電流搬送回路のＸ入力端子の入力インピーダ
ンスを非常に小さくし、この入力端子での電流加算の正
確性を最大にすることができるという点で有利である。

この積分器は、バイアス電位源に接続した反転入力端子
と、第１及び／又は第２電流メモリ・セルの電界効果ト
ランジスタのドレイン電極に接続した非反転入力端子と
を有する差動増幅器を具えることができ、前記スイッチ
を前記それぞれの１・　０ ランジスタのトレイン電極に接続する代わりに、前記増
幅器の出力端子に接続した。

このことによって、電流メモリ・セルの入力端子のイン
ピーダンスが城少し、入力０ｉｉｉ子での電流の加算が
正確になる。

第２電流メモリ・セルは第３出力端子を設け、この第２
電流メモリ・セルの入力端子をノードに接続したばしい
にのみ、この第３出力端子をこのノードに接続する。

このことにより、損失項が良好に規定される損失性積分
器を作成することが可能となる。

前記第２電流メモリ・セルが、前記第１電流メモリ・セ
ルの入力端子を前記ノードに接続した場合には前記ノー
ドに接続されるも、前記第２電流メモリ・セルの入力端
子を前記ノードに接続した場合には前記ノードに接続さ
れない第４出ノｊ端子を有することができる。このこと
により、ＭＯＳ　　）ランジスタのエツジ効果による誤
差を相殺することで損失項の規定をさらに改善すること
ができる。

前記積分器は、差分入力信号を積分するように構成する
ことができ、また、差分入力信号を受信するための第１
及び第２入力端子と、差分出力信号を得るための第１及
び第２出力端子とを具えることができ、前記積分回路が
前記第１及び第２積分回路を構成し、この第１及び第２
積分回路が同一形態であり、この積分器の出力端子が差
分出力信号を供給する。

このことにより、差分信号を有効に処理することができ
、この差分信号は共通モート妨害信号に対する感度が低
く、かつ偶数調波ひずみが相殺されるようにして得るこ
とができる。

（実施例） 以下図面を参照して、本発明を実施例につき説明するに
、第１図は、本発明による積分回路の第１実施例の回路
図を示しており、この回路は入力端子ｌを具え、この入
力端子をスイッチ１を介しノード２に接続する。電流源
３と第１及び第２ｎチヤンネル電界効果トランジスタＴ
１及びＴ２のドレイン電極と、第２及び第３スイツチＳ
２及びＳ３をもまたノード２に接続する。電流源３の他
端を正の給電ライン４に接続するとともに、トランジス
タＴ１及びＴ２のソース電極を負の給電ライン５に接続
する。スイッチＳ２の他端を、トランジスタＴ１のゲー
ト電極及びキャパシタＣ１の接続点に接続し、又、スイ
ッチＳ３の他端をトランジスタＴ２のゲート電極長ヒキ
ャパシタＣ２の接続点に接続する。キャパシタＣ１及び
Ｃ２の他端を負の給電ライン５に接続する。

トランジスタＴ２のゲート電極を他のｎチャンネル電界
効果トランジスタＴ３のゲート電極に接続し、このトラ
ンジスタＴ３のソース電極を負の給電ライン５に接続す
る。トランジスタＴ３のドレイン電極を出力端子６に接
続するとともに、電流源７を介して正の給電ライン４に
接続する。

第２図は、スイッチ８１〜Ｓ３を作動させる制御信号の
波形図を示している。信号φ１が高レベルである各サン
プリング期間の間（以後、期間φ１と称する）において
、スイッチＳ１と３３は閉成し、力信号φ２が高レベル
である各サンプリング期間の一部分（以後、期間φ２と
称する）において、スイッチＳ２は閉成する。入力端子
１に供給されるこの入力は、サンプリング電流から戒り
、このサンプリング電流は、サンプリング期間全体で一
定とすることができる。積分器の整定時間を無視すれば
、出力端子６の出力はサンプリング期間全体において一
定となる。

第１図に示す積分器は、入力信号を受信するための入力
端子１と、積分された入力信号が得られる出力端子６と
を具えている。第１電流メモリ・セルは、トランジスタ
ＴＩ、　スイッチＳ２とキャパシタＣＩとを具えている
。キャパシタＣＩは、トランジスタＴ１の固有のゲート
キャパシタンスとなり得、又付加キャパシタンスを供給
することによりその容量を増加させることができる。ト
ランジスタＴＩのドレイン電極はスイッチＳ２が閉成し
ている場合には電流メモリ・セルの入力端子を形威し、
スイッチＳ２が開放している場合には電流メモリ・セル
の出力端子を形成する。第２電流メモリ・セルは、トラ
ンジスタＴ２．　　スイッチＳ３及びキャパシタＣ２を
具え、実質的には第１電流メモリ・セルと同様に構成さ
れ、動作する。しかし、第２電流メモリ・３ ４ セルはトランジスタＴ３のドレイン電極からの第２出力
を有する。トランジスタＴ３は１−ランジスタＴ２にお
ける電流を反映し、このトランジスタＴ３を適当に股引
することにより第２出力娼；子に適当な大きさの出力電
流を発生させることができる。

第１図に示す積分器及び第３図〜第１２図に示す実施例
の積分器はｎチャンネル電界効果トランジスタを用いて
いるが、電圧源及び電流源の極性を適切に変えることで
、ｐチャンネルの電界効果トランジスタを用いることが
できる。積分器の性能を改善するため、後述のように、
電流メモリ・セルを種々変更することができ、このよう
に変更した電流メモリ・セルは、ｎチャンネル型又はｐ
チャンネル型又はこれら２つを組み合わせて、ここに開
示されているいかなる積分回路のいかなる組み合わせに
おいても用いることができる。

第１図に示す積分器の動作は以下のように解析できる。

サンプリング期間（ｎ−１）における期間φ２の間にト
ランジスタＴＩを流れる電流りは、次の関係式によって
示される。

ここで、　　Ｉ：＋／　Ａ　＝　ｊ　　ｊｏ（ｎ−１）
　／　Ａｉ２は、トランジスタＴ２を流れる電流Ｉ３は
、トランジスタＴ３を流れる電流ｊｏ（ｎ−１）　は、
サンプリング期間（ｎ−１）における出力端子６に流れ
る電流である。

サンプリング期間ｎのφ１の間において、Ｌ＋／　Ａ＝
ｈ＝２ｊ　　＋＋＋　ｉ　（ｎ）ここで、ｉ　（ｎ）は
サンプリング期間における入力端子１に流れる電流であ
る。

Ｉ３−八ｊ　　　１ｏ（ｎ４）　　＋＾ｉ　（ｎ）ｉｏ
（ｎ）−Ａｊ　　Ｔ３ ＝ｉｏ（ｎ−１）　−Ａｉ（ｎ） Ｚ領域に変換すると、 １ｏ（ｚ）　　−１ｏ（ｚ）　　ｚ−’−Ａｉ１ｎ）こ
のようにして、逆方向オイラー理想積分器（Ｂａｃｋｗ
ａｒｄ　ｌＥｕ１ｅｒ　Ｉｄｅａｌ　Ｉｎｔｅｇｒａｔ
ｏｒ）を作成した。

順方向オイラー理想積分器（Ｆｏｒｗａｒｄ　［１ｕｌ
ｅｒ　ＩｄｅａｌＩｎ　ｔｅｇｒａ　ｔｏｒ）を作成す
るために、各サンプリング期間のφ２の間は、スイッチ
Ｓ１及びＳ２を閉じ、又各サンプリング期間のφの間は
、スイッチＳ３を閉しるようにする。逆方向オイラー理
想積分器の解析と同じ記号を用いて、順方向オイラー理
想積分器の動作を以下のように解析することができる。

サンプリング期間（ｎ−１）のφ２の間において、１、
＝２ｊ＋１（ｎ−１）　　＋２ −２３＋１（ｎ−１）−（ｊ−４ｏ（ｎ−１）／八　〕
−ｊ　＋１（ｎ４）　＋１ｏ（ｎ−１）／Ａサンプリン
グ期間ｎのφ１の間において、１２−Ｉ３／八−Ｊｉｏ
（ｎ）／へ −２ｊ−■１ ＝２ｊ　　［ｊ＋１（ｎ−１）＋１ｏ（ｎ−１）／Ｉ）
ｊ　−１（ｎ−１）−ｉｏ（ｎ−１）／Ａ　”’　ｊ　
−４ｏ（ｎ）／Ａｔ（ｎ−１）＋１ｏ（ｎ−１）／Ａ　
　＝Ｌ（ｎ）／へＺｗ４域に変換すると、 Ａｉ（ｚ）ｚ−’＋１ｏ（ｚ）ｚ−’＝ｉｏ（ｚ）とな
る。

パイリニア理想積分器は、スイッチ４を介して他の入力
端子８をノード２に、点線で示すように接続することで
作成することができる。スイッチＳ１は各サンプリング
期間のφ１の間では閉しており、入力端子１は入力端子
ｉを受信する。一方、スイッチＳ４は各サンプリング１
■間のφ２の間では閉しており、入力端子８は入力電流
−１を受信する。

この積分器の動作は、以下のようにして解析できる。

サンプリング期間（ｎ−１）のφ２の間において、１、
＝２ｊ−４（ｎ−１）−１２ Ｉｚ＝ｈ／Ａ＝　　Ｊ　　　　１ｏ（ｎ）／へＬ＝　Ｊ
　　１（ｎ−１）　＋　！ｏ（ｎ−１）／Ａサンプリン
グ期間ｎのφ１の間において、Ｉｚ＝２ｊ＋１（ｎ）−
１＋ ＝　ｊ　＋１（ｎ）　＋１（ｎ−１）　−１ｏ（ｎ−１
）／Ａ７ ８ −Ｉ３／八 −Ｊ　　　１ｏ（ｎ）／Ａ これより、 １ｏ（ｎ）／八　−−ｉ（ｎ）−ｉ（ｎ−１）　＋１ｏ
（ｎ−１）／Ａｉｏ（ｎ）　−４ｏ（ｎ−１）　　−−
Ａ　（ｉ（ｎ）＋１（ｎ−１））２領域に変換すると、 ４ｏ（ｚ）＜１−ｚ　　−’）　　＝−Ａ　　（：（ｎ
Ｈ１＋ｚ−リ　〕となる。

順方向入力は、本願人の出願に係る特願平−２２１８８
３７号（特開平３−　　　　）に記載したような積分器
に加えられることができる。このことは、他の入力端子
９とノード２とを点線で示すように接続することで達成
される。

順方向入力を用いた回路の動作は、逆方向オイラー・マ
ツピングを実行する場合、すなわち、各サンプリング期
間のφ１の間にスイッチｓ１を閉した際には、以下のよ
・うに解析することができる。

入力電流ｊ１を入力端子１に供給し、入力電流１２を入
力端子９に供給するものと仮定する。

サンプリング期間（ｎ−１）のφ２の間において、１１
＝２ｊ−＋−１２（ｎ−１）　　１２　　　及びＩｚ＝
Ｌ＋／八−ｊ　　−１ｏ（ｎ−１）／八となり、 それゆえ、　Ｌ＝　ｊ　＋１２（ｎ−１）　　＋　ｉｏ
　（ｎ−１）／八なる。

サンプリング期間ｎのφ１の間においては、Ｉｚ＝ｉ（
ｎ）−１−ｉｚ（ｎ）　　＋２３−１−１３／Ａ　＝　
Ｊ　　ｉ　ｏ　（ｎ）／Ａｊ−ｉｏ（ｎ）／八　−２ｊ
　」−１ｔ（ｎ）＋１ｚ（ｎ）−ｊ−ｉｚ（ｎ−］）−
ｉｏ（ｎ−１）／へ１ｏ（ｎ）−ｉｏ（ｎ−１）＝Ａ　
Ｃ１ｚ（ｎ）−４ｚ（ｎ−１）＋ｉ＋（ｎ）　）となり
、 Ｚ領域に変換すると、 １０（ｚ）（１−ｚ　　−’）　　＝−八１ｌ（ｚ）−
Ａｉｚ（ｚ）（１−ｚ−’）これは、入力電流ｉ、の逆
方向オイラー理想積分器に相当するとともに、拡大及び
信号の反転が伴い、入力端子１□の順方向オイラー理想
積分器に４日当する。

１以上の順方向入力が供給されると、複数のソースから
の信号がこの積分回路でフィードフォワードされること
明らかであろう。同様に、複数の切換え入力を供給する
と、複数のソースからの信号が同時に積分される。この
ことは、この積分器が１つ以上の信号源に対してハイリ
ニア積分器として動作するとともに、他の信号に対して
は、順方向オイラー積分器として動作し、また、さらに
他の信号に対して逆方向オイラー積分器として動作する
。このような同時に供給され、使用される信号数は、電
流メモリ・セルの入力インピーダンス及び信号源の出力
インピーダンスに依存している。

第３図は、損失性積分器（Ｌｏｓｓｙ　Ｉｎｔｅｇｒａ
ｔｏｒ）を示している。第３図に示されたごの回路は入
力端子５０をＨし、この端子５０をスイッチＳ５０を介
してノード５１に接続する。電流源５２をノード５〕と
正の給電ライン５３との間に接続する。２つのｎチャン
ネル電界効果トランジスタＴ５１　とＴ５２とのトレイ
ン電極及び３つのスイッチＳ５１．　Ｓ５＋２と３５３
をもまたノード５１に接続する。トランジスタＴ５１及
びＴ５２のソース電極を負の給電ライン５４に接続する
。スイッチＳ５］　の他端を、トランジスタＴ５１のケ
ート電極とキャパシタＣ５］　との接続点に接続すると
ともに、スイッチＳ５２の他端を、Ｉ・ランシスタＴ５
２のデー１〜電極とキャパシタＣ５２との接続点に接続
する。キャパシタＣ５］及びＣ５２の他端を負の給電ラ
イン５４に接続する。電流源５５を、正の給電ライン５
３とスイッチＳ５３の他端及びｎチャンネル電界効果ト
ランジスタＴ５３のトレイン電極との接続７Ｉｊ、］、
との間に接続し、このトランジスタＴ、５３のソース電
極をｊｌの給電ライン５４に接続する。電流ａ５６を正
の給電ライン５３と、出力端子５７及びｎチートンネル
電界効果１ヘランシスタＴ４の１ニレイン電極の接続点
との間に接続し、このＩ−ランジスタＴ５４のソ・−ス
ミ極を負の給電ライン５４に接続する。１〜ランジスタ
Ｔ５２のゲート電極をトランジスタＴ５３及びＴ５４の
ゲート電極に接続する。

各サンプリングｊｊＪ１間のφ１の間ではスイッチＳ５
２１ ２ と５５３とを閉し、また、各サンプリング１０１間のφ
２の間ではスイッチＳ５０　とＳ５］　　とを閉しる。

電流源５２は電流２ｊを発生し、電流源５５ば正流ｘｊ
を発生し、電流ｔＡ５６は電流（１＋ｘ）ｊを発生ずる
。

トランジスタＴ５３のチャンネル幅／長さ比はトランジ
スタＴ５２のそれのＸ倍であり、Ｉ−ランジスタＴ５４
のチャンネル幅／長さ比は１〜ランジスタＴ５２のそれ
の（１＋ｘ）倍である。なお、トランジスタＴ５４のチ
ャンネル幅／長さ比は、必ずしもトランジスタＴ５２の
それの（１＋ｘ）倍とする必要はない。この値は、革に
数式を簡単にするものであり、いかなる所望のスケーリ
ング・ファクタをも利用することができる。

第３図に示す回路の動作は以下のように解析することが
できる。サンプリング期間（ｎ−］）のφ２の間におい
て、トランジスタＴ５１を流れる電流Ｉば次の関係式で
与えられる。

１＋＝２ｊ　＋１（ｎ４）　　Ｉｚ ここで、Ｉ２ばトランジスタＴ５２を流れる電流である
。

１＋＝２３＋１（ｎ−１）−（（１＋ｘ）ｊ−ｉｏ（ｎ
−１））バ１＋ｘ）−ｊ　−ト１（ｎ−１）＋１ｏ（ｎ
−１）／（１＋ｘ）・す゛ンブリング１υ１間ｎのφ１
の間において、トランジスタＴ５＋ｌを流れる電流１４
は次の関係式でｊ５．えられる。

Ｉｓ　＝　ｒｚ　＋　ｒ−＋　（ここでＩ３は１〜ラン
ジスタＴ５３を流れる電流である。） ＝２４　＋ｘｊ　−Ｉ＋ １ｏ（ｎ）＝（１＋ｘ）ｊ−１ｘ ＝（１＋ｘ）ｊ−（２ｊ＋ｘｊ−ｊ−ｉ（ｎ−１）−ｉ
ｏ（ｎ−１）／（１＋ｘ））＝ｉ（ｎ−１）＋ｉｏ＜ｎ
−１）／（１＋ｘ）７、領域に変換すると、 １ｏ（ｚ）　　−１（ｚ）ｚ−’　＋１ｏ（ｚ）ｚ−’
／（１＋ｘ）ｉｏ（ｚ）　（（１−ｚ−’／（１＋ｘ）
　）　＝ｉ（ｚ）ｚｌｌ（ｚ）−ｉｏ（ｚ）　−ｚ−１
／　（１−ｚ−’／（１＋ｘ））となる。

これは、順方向オイラー損失性積分器（Ｆｏｒｗａｒｄ
Ｅｕｌｅｒ　Ｌｏｓｓｙ　Ｉｎｔｅｇｒａｔｏｒ）であ
り、ここにファクタＸは損失項である。Ｘ＝Ｏのときに
理想積分器が形成されることは自明である。

ずなわち、Ｉｆ（ｚ）　＝ｚ−’／（１−ｚ司）逆方向
オイラー損失性積分器（Ｂａｃｋｗａｒｄ　Ｅｕ１ｅｒ
１、ｏｓｓｙ　Ｉｎｔｅｇｒａｔｏｒ）　は、各サンプ
リング期間のφ２の間よりむしろ、φ１の間において、
７１４にスイッチ５５０を閉しることで構成できる。ハ
イリニア損失性積分器は、第２切り換え可能入力端子５
８を設けることによって形成でき、この入力端子５８を
スイッチＳ５，１を介してノード５１に接続する。各サ
ンプリング期間のφ１の間においてスイッチＳ５０は閉
しており、入力端子５ｏは電流ｉを受信する。

方、各サンプリング期間のφ２の間においてスイッチＳ
５４は閉しており、入力端子５８は電流−１を受信する
。

逆方向オイラー損失性積分器又はハイリニア損失性積分
器をなすように構成した第３図に示す回路は、順方向オ
イラー損失性積分器と同様の解析方法で解析できる。さ
らに、第３図に点線で示したように、入力端子５９を直
接ノード５１に接続した場合、順方向機能を積分器に加
えることができる。

ｘ〈〈１の場合、高Ｑ回路が形成されるも、トランジス
タの＝Ｊ法のエツジ・エラーのためＸが良好に規定され
なくなる。このことは、Ｘの値を相殺によりエツジ・エ
ラーを小さくすることが可能な２つの値の差として定め
ることで改首可能である。

第４図に示す回路は、このことがいかにして達成されう
るかを示している。第４図において第３図に対心する素
子に↓ま同一参照符号イリシて示している。スイッチＳ
５３の代わりに、２つのスイッチＳ５８とＳ５９とをノ
ード５１に接続している点で第４図が第３図と相違して
いる。スイッチ５５８の他端を、電流源５８とｎチャン
ネル電界効果トランジスタＴ５８のドレイン電極との接
続点に接続し、この１−ランジスタＴ５８のソース電極
を負の給電ライン５４に接続する。スイッチＳ５９の他
端を、電流源５９とｎチャンネル電界効果Ｉ・ランジス
クＴ５９のドレイン電極との接続点に接続し、このトラ
ンジスタＴ５９のソース電極を負の給電ライン５４に接
続する。

トランジスタＴ５８及びＩ５９のゲート電極を、トラン
ジスタＴ５２のデーｌ−電極に接続する。電流源５８及
び５９の他端を、正の給電ライン５３に接続する。

５ ６ 電流源５８及び５９、スイッチＳ５８及びＳ５９とトラ
ンジスタＴ５８及びＩ５９とが、スイッチＳ５３、電流
源５５とトランジスタＴ５３に置き換わっていることが
わかる。電流ｔｉ、５８及び５９ば、それぞれ電流Ｘ＋
ｊ及びＸｚｊ　を発生ずる。トランジスタＴ５８及びＩ
５９は、トランジスタＴ５２を流れる電流の、それぞれ
×１倍及びに２倍の電流となるような寸法とする。電流
源５６は電流（ｈｘｌ）ｊ　を発生し、トランジスタＴ
５４はトランジスタＴ５２が発生ずる電流の（１，＋ｘ
ｌ）倍の電流を発生ずるような寸法とする。各サンプリ
ング期間のφ２の間ではスイッチＳ５０．　Ｓ５１及び
Ｓ５９は閉しており、各サンプリング期間のφ１の間で
はスイッチＳ５２及び５５８は閉している。

第４図に示す回路の動作は以下のように解析できる。→
ノ・ンプリング期間（ｎ−１）のφ２の間では、トラン
ジスタＴ５１を流れる電流りは次の関係式で与えられる
。

Ｌ−２ｊ＋１（ｎ−］）−１２＋ｘｚ−Ｊ９ここで、Ｉ
２はトランジスタＴ５２を流れる電流、 ＬはトランジスタＴ５９を流れる電流である。

Ｉｚ−１４／　（１＋ｘ＋）　　（ここで１４はトラン
ジスタＴ５４を流れる電流である。）。

−Ｊ　　１ｏ（ｎ−１）　／　（１＋ｘ＋）−Ｉ　、Ｉ
　／　Ｘ　２ これより、 １＋＝２３＋１（ｎ−ＩＬ　　（ｊ−４ｎ（ｎ−１）／
（１＋ｘ＋）：ｌ　　＋ｘｚｊ（ｊ−ｉｏ（ｎ−１）／
（１＋ｘＩ）　）　Ｘｚ＝ｊ＋１ｏ（ｎ−１）（１＋ｘ
ｚ）／（］＋ｘ＋）＋１（ｎ−１）サンプリング期間ｎ
のφ１の間では １＜＝Ｉｚ＋ｌｅ（ここでＩｌ］はトランジスタＴ５Ｂ
を流れる電流である。） 一２ｊ＋ｘ＋ｊ　　−ｒ ＝（１＋ｘ＋）ｊ−（ｉ（ｎｌ）＋１ｏ（ｎ−］）（１
＋ｘｚ）／（１＋ｘｉｏ（ｎ）　　−（１＋ｘ＋）ｊ　
　　　＋。

＝ｉ（ｎ−１）＋１ｏ（ｎｌ）　（１＋ｘｚ）／（１＋
ｘ＋）Ｚ領域に変換すると、 １ｏ（ｚ）　　＝ｉ（ｚ）ｚ　　−’＋１ｏ（ｚ）ｚ−
’（ｌｉｘｚ）（１＋ｘ＋）Ｈ（ｚ）　−ｚ　−’／　
［１−ｚ−’（１＋ｘｚ）／（１＋ｘ＋）　：１ｚ　ｚ
　−’／　Ｃ１−＜１−（ｘ、−ｘｚ））ｚ−’　）と
なる。

従って、ｘ、＜＜ｌかつＸ２＜＜　１であると仮定する
と、損失項は、はぼＸｌ−Ｘ２に等しくなる。

逆方向オイラー積分器及びハイリニア積分器及び１つ以
上の順方向入力を付加した場合にも同様の解析がなされ
る。

第５図は、本発明による全差動ハイリニア損失性積分器
を示している。第５図に示す積分器は第１入力ｂ：）４
子３００を有し、この端子３００をスイッチ５３００を
介して電流源３０１とｎチャンネル電界効果トランジス
タＴ３０１の１゛レイン電極との接続点に接続し、電流
源３０１　の他端を正の給電ライン３０２に接続すると
ともに、トランジスタＴ３０］のソース電極を負の給電
ライン３０３に接続する。スイッチ５３０１をトランジ
スタＴ３０１のドレイン・ゲート電極間に接続し、キャ
パシタｃ３０１をそのゲート・ソース電極間に接続する
。電極源３０４を、正の給電ライン３０２とｒ）チャン
ネル電界効果１〜ランジスタＴ３０２との間に接続し、
そのトランジスタＴ３０２のソース電極を負の給電ライ
ン３０３に接続する。スイッチ３０２をトランジスタＴ
３０２のドレイン・ケート電極間に接続し、キャパシタ
Ｃ３０２をそのゲート・ソース電極間に接続する。ｌ・
ランシスクＴ３０２のトレイン電極をトランジスタＴ３
０１のトレイン電極に接続するとともに、スイッチ５３
０３を介してｎチャンネル電界効果１〜ランジスタＴ３
０３のドレイン電極に接続し、このトランジスタＴ３０
３のソース電極を負の給電ライン３０３に接続する。電
流源３０５をトランジスタＴ３０３のトレイン電極と正
の給電ライン３０２との間に接続する。電流源３０６を
正の給電ライン３０２と２つのｎチャンイル電界効果ト
ランンスクＴ３０４及びＴａＯ２のドレイン電極との間
に接続し、１〜ランジスクＴ３０４及びＴａＯ２のソー
ス電極を負の給電ライン３０３に接続する。トランジス
タＴ３０５のドレイン電極をゲート電極に接続するとと
も↓こ、ｎチャンネル電界効果トランジスタＴ３０６の
ゲート電極に接続する。ｌ・ランジスタＴ３０６のソー
ス電極を負の給電ライン３０３に接続し、そのトレイン
電極を出力端子３０７に接続するとともに、電流源３０
８９ ０ を介して正の給電ライン３０２に接続する。トランジス
タＴ３０２のゲート電極をトランジスタＴ３０３及びＴ
ａＯ２のゲート電極に接続する。

第２入力端子３１０を、スイッチ５３１０を介して電流
源３１１　とｎチャンネル電界効果トランジスタＴ３１
１のドレイン電極との接続点に接続する。電流源３１１
の他端を正の給電ライン３０２に接続し、トランジスタ
Ｔ３１１のソース電極を負の給電ライン３０３に接続す
る。スイッチ５３１１を１〜ランジスタＴ３１１のトレ
イン・ゲート電極間に接続し、キャパシタＣ３１１をそ
のゲー１〜・ソース電極間に接続する。トランジスタＴ
３１１のトレイン電極を、電流源３１４とｎチャンネル
電界効果トランジスタＴ３１２のトレイン電極との接続
点に接続する。電流ｔＡ３１４の他端を正の給電ライン
３０２に接続し、Ｔ３１２のソース電極を負の給電ライ
ン３０３に接続する。スイッチ５３１２をトランジスタ
Ｔ３１２のトレイン・ゲート電極間に接続し、キャパシ
タＣ３１２をそのゲート・ジス電極間に接続する。

Ｉ−ランジスタＴ３１２のドレイン電極を、スイッチ５
３１３を介して電流源３１５とｎチャンネル電界効果ト
ランジスタＴ３１３のトレイン電極との接続点に接続す
る。電流′ｔＡ３１５の他端を正の給電ライン３０２に
接続し、トランジスタＴ３１３のソース電極を負の給電
ライン３０３に接続する。電流源３１６を、正の給電ラ
イン３０２と２つのｎチャンネル電界勤果トランジスタ
Ｔ３１４及びＴ３１５のトレイン電極との間に接続し、
このトランジスタＴ３１４及びＴ３１５のソース電極を
負の給電ライン３０３に接続する。トランジスタＴ３１
５のトレイン電極をそのデー１−電極に接続するととも
に、ｎチャンネル電界効果トランジスタＴ３１６のデー
１〜電極に接続する。トランジスタＴ３１６のソース電
極を負の給電ライン３０３に接続し、そのドレイン電極
を出力端子３１Ｔに接続するとともに、電流源３１８を
介して正の給電ライン３０２に接続する。トランジスタ
Ｔ３１２のゲート電極をトランジスタＴ３１３及びＴ３
１４のケート電極に接続する。

トランジスタＴ３０６のトレイン電極をｎチャンネル電
界効果トランジスタＴ３１７のトレイン電極に接続し、
このトランジスタＴ３１７のソース電極を負の給電ライ
ン３０３に接続し、そのゲート電極をトランジスタＴ３
１２のケーＩ〜電極に接続する。トランジスタＴ３１６
のトレイン電極をｎチャンネル電界効果トランジスタＴ
３０７のトレイン電極に接続し、１−ランジスタＴ３０
７のソース電極を負の給電ライン３０３に接続し、その
チー１〜電極をｌ・ランジスＴ３０２のデー１〜電極に
接続する。入力端子３００を、さらにスイッチ５３０４
を介して電流源３１１　とトランジスタＴ３１１のドレ
イン電極との接続点に接続し、入力端子３１０を、さら
にスイッチ５３１４を介して電流源３０１とトランジス
タＴ３０１のトレイン電極との接続点に接続する。

電流源３０１．３０４．３１１及び３１４は、電流Ｊを
発生ずるようになっており、電流源３０５及び３１５は
、電流ｘｊを発生ずるようになっており、電流源３０６
゜３０８、３１６及び３１８ば電流ｊ（Ｌ＋ｘ）／２を
発生ずるようになっている。トランジスタＴ３０２．　
ＴａＯ２，Ｔ３０７及びＴ　３　（］　４により形成さ
れる電流ミラーは電流比が１　：　ｘ　：　（１＋ｘ）
／２　　：　（１＋ｘ）／２となるように構成する。ト
ランジスタＴ３０５及びＴ３０６により形成される電流
ミラ一番、（電流比がｌ：１となるように）旧友−づる
。トランジスタＴ３１２．　Ｔ３１３．　Ｔ３１７及び
Ｔ３１４により形成される電流ミラーは、電流比が１：
χ：（１＋ｘ）／２　　：　（ｌｕｘ）／２となるよう
になっている。Ｉ・ランジスタＴ３１５及びＴ３１６に
より形成される電流ミラーは電流比が１：１となるよう
になっている。

各サンプリング期間のφ１　（第２図参照）の間におい
ては、スイッチ５３００．５３０２．５３０３．５３１
０Ｓ３１２及び５３１３は閉しており、また、各サンプ
リング期間のφ２の間においては、スイッチＳ３０］。

５３０４．５３１１及び５３１４ば閉している。

第５図の回路は基本的に２つの相互接続されたハイリニ
ア積分器を具えており、ぞれぞれ実質的に第３図に示す
形態をとっていることがわかる。

１〜ランジスタＴ３０４．　Ｔ３０７．　Ｔ３１４．　
Ｔ３］７のスケーリングは（１＋ｘ）／２である。とい
うのは、各積分器の出力信号を合計し差分出力信男を（
Ｊ（給するからである。各積分２：（にば、正しい符閃
の電流を得るために追加の電流ミラーもまた必要とされ
る。

第６図は、第１図に示す形態の理想積分器を示３ ４ しており、ここでは高出力インピーダンスを１子えるた
め、電流メモリ・セルをカスコード接続されたトランジ
スタを用いて形威している。第６図に示すように、この
積分器は入力端子１００を有しており、この入力端子を
スイッチ５１００を介してノード１０２に接続する。電
流源１０】　をノード１０２と正の給電ライン１０３と
の間に接続する。さらに、ノード１０２を２つのｎチャ
ンネル電界効果１〜ランジスタＴｌ０Ｉ及びＴｌＯ２の
ドレイン電極に接続するとともに、２つのスイッチ５１
０１及び５１０２の一端に接続する。トランジスタＴｌ
０Ｉ及びＴｌＯ２のソース電極を他の２つのｎチャンネ
ル電界効果トランジスタＴ１０３及びＴ１０４にそれぞ
れ接続する。スイッチ５ＩＯＩの他端を１−ランジスタ
Ｔ１０３のゲート電極とキャパシタＣ１０１との接続点
に接続し、一方で、スイッチ５１０２の他端をトランジ
スタＴ１０４のゲート電極をキャパシタＣｌＯ２の接続
点に接続する。キャパシタＣｌ０Ｌ及びＣｌＯ２の他端
を負の給電ライン１０４に接続する。

トランジスタＴ１０３のゲート電極をｎチャンネル電界
効果トランジスタＴ１０５のケート電極に接続し、一方
で、トランジスタＴ１０４のケート電極をｎチャンネル
電界効果トランジスタＴ１０Ｇのケート電極に接続する
。トランジスタＴ１０５のｌルーイン電極をｎチャンネ
ル電界効果トランジスタＴ１０７のソース電柵に接続し
、トランジスタＴ１０７のドレイン電極をｎチャンネル
電界効果トランジスタＴ１０８のトレイン電極及びゲー
ト電極に接続する。トランジスタＴ１０８のゲート電極
をｎチャンネル電界効果トランジスタＴ１０９のゲート
電極に接続し、トランジスタＴｌ０９のソース電極を正
の給電ライン１０３に接続するとともに、そのドレイン
電極をｎチャンネル電界効果トランジスタＴ１１０のド
レイン電極及びケト電極に接続する。トランジスタＴ１
０６のドレイン電極をｎチャンネル電界効果トランジス
タＴ１１１のソース電極に接続し、トランジスタＴ１１
１のドレイン電極を出力端子１０５に接続するとともに
、電流ｔＸ１０６を介して正の給電ライン１０３に接続
する。

トランジスタＴ１０８のソース電極を正の給電ライン１
０３に接続する。トランジスタＴｌｌ０のゲート電極を
トランジスタＴｌ０１．　ＴｌＯ２，Ｔ１０７及びＴｉ
１１のゲート電極に接続する。トランジスタＴ１０３．
　Ｔ１０４Ｔ］、０５Ｐ　Ｔ１０６及びＴｌｌ０のソー
ス電極を、それぞれ抵抗Ｒ１０３，Ｒ１０４，Ｒ１０５
，１７１０６及びＲＩＩＯを介して負の給電ライン１０
４に接続する。

第６図に示す回路は、本質的には第１図に示す回路と同
じであり、この回路は、特に積分器の出力端子に接続さ
れた第２電流メモリ・セル中のミラー装置の出力インピ
ーダンスを増加させるためのカスコード・トランジスタ
でそれぞれ形威された電流メモリ・セルを有している。

さらに、電流ミラー回路のブランチ間の整合を改善する
ため、ソース縮退抵抗を設けている。トランジスタＴ１
０５Ｔ１０７．　Ｔ１０８．　Ｔ１０９及びＴ１１０と
抵抗１？１０５及びＲ１１０は、カスコード接続された
トランジスタのバイアス電圧発生回路を形威し、この回
路は、本願人の出願に係る特願昭６３−３２２２０５号
（特願平１−２０２０１２号）に記載されているように
動作し、これをバイアス電圧発生回路の動作説明の参照
とすることができる。優れた動作のために、２つの電流
メモリ・セルにはそれぞれ個別にバイアス電圧発生回路
を設けるべきである。これにより、バイアス電圧を、こ
この電流メモリ・セル中の電流で適切な値に保つことが
できる。これは、２つの電流メモリ・セルが通常きわめ
て異なる電流で動作するからであり、また、単一のバイ
アス源を設けた場合、カスコード・トランジスタのバイ
アス電圧を適正値にして、最大電流を供給するトランジ
スタが飽和状態を保つようにする必要がある。明らかに
、ここで示した電流メモリ・セルのいづれか又はすべて
を第６図に示したような電流メモリ・セルで置き換え可
能であり、この電流メモリ・セルはソース縮退抵抗を有
する場合と、有さない場合とがあり、かつ、−船釣又は
個々のバイアス電圧発生回路を有しており、この回路は
第６図で示したもの、たとえば上記（特開平１−２０２
０１２号）公報を照会する際にすでに述べたものとは違
った形態をとりうる。

第６図に示す積分器を、第１図に示す装置と同様に、（
点線で示す）入力端子１０８及びスイッチ５１０４を設
はハイリニア積分器として構成できる。

同様に、（点線で示す）ノーＦ−１０２に接続した人７ ８ ノｊ端子１０９を設けることで、順方向機能をもたせる
ことができる。

第７図は、−船釣には第１図に示す形態となる理想積分
器を示しており、ここでは電流メモリ・セルを変形電流
搬送回路を用いて構成する。第７図に示す積分器は入力
端子２００を有しており、この入力端子２００をスイッ
チ５２００を介してノード２０１に接続する。電流源２
０２を正の給電ライン２０３とノード２０１　との間に
接続する。２つのｎチャンネル電界効果トランジスタＴ
２Ｏ０及びＴ２Ｏ４のソース電極もまたノード２０１に
接続する。トランジスタＴ２Ｏ０の１”レイン電極をｎ
チャンネル電界効果トランジスタＴ２Ｏ１及びスイッチ
５２０１の一端に接続する。

スイッチ５２０１の他端を、トランジスタＴ２Ｏ１のゲ
ート電極及びｎチャンネル電界効果１ランシスタＴ２Ｏ
２のゲート電極及びキャパシタＣ２０１の一端に接続し
、キャパシタＣ２０１の他方の端を負の給電ライン２０
４に接続する。トランジスタＴ２Ｏ２のドレイン電極を
ｎチャンネル電界効果トランジスタＴ２Ｏ３のトレイン
電極及びゲート電極に接続し、Ｉ・ランジスタＴ２Ｏ３
のソース電極をバイアス電圧ライン２０５に接続する。

トランジスタＴ２Ｏ３のゲート電極をスイッチ５２０２
を介してｌ・ランジスタＴ２Ｏ２のゲート′毛極に接続
する。トランジスタＴ２Ｏ１及びＴ２Ｏ２のソース電極
を負の給電ライン２０４に接続する。トランジスタＴ２
Ｏ０〜Ｔ２Ｏ３，スイッチ５２０１及び５２０２．キャ
パシタＣ２０１により、変形電流搬送回路の形態で第１
電流メモリ・セルを形成する。

トランジスタＴ２Ｏ４のドレイン電極をｎチャンネル電
界効果トランジスタＴ２Ｏ５のトレイン電極に接続する
とともに、スイッチ５２０５の一端に接続する。

スイッチ５２０５の他端を、トランジスタＴ２Ｏ５のゲ
ート電極、ｎチャンネル電界効果トランジスタＴ２Ｏ６
のゲート電極及びキャパシタＣ２０５の一端に接続し、
その他端を負の給電ライン２０４に接続する。トランジ
スタＴ２Ｏ６のドレイン電極をｐチャンネル電界効果１
−ランジスタＴ２Ｏ７のドレイン及びゲート電極に接続
し、トランジスタＴ２Ｏ７のソース電極をバイアス電圧
ライン２０５に接続する。トランジスタＴ２Ｏ７のゲー
ト電極をスイッチ３２０６を介してトランジスタＴ２Ｏ
４のゲート電極に接続する。トランジスタＴ２Ｏ５及び
Ｔ２Ｏ６のソース電極を負の給電ライン２０４に接続す
る。１−ランシスタＴ２Ｏ４〜Ｔ２Ｏ７、スイッチ５２
０５及び５２０６．及びキャパシタＣ２０５により、第
１電流メモリ・セルと同じ形態の第２電流メモリ・セル
を形成する。

トランジスタＴ２Ｏ６のゲート電極をｎチャンネル電界
効果１〜ランジスタＴ２Ｏ８のゲート電極に接続し、こ
の１〜ランジスタＴ２Ｏ８のソース電極を負の給電ライ
ン２０４に接続する。トランジスタＴ２Ｏ８のトレイン
電極を出力端子２０６に接続するとともに、電流源２０
７を介して疋の給電ライン２０３に接続する。

１〜ランジスタＴ２Ｏ８は第２電流メモリ・セルの第２
出力端子を形威し、１〜ランジスクＴ２Ｏ５及びＴ２Ｏ
６との関係で積分器に対して所望の利得率を与えるよう
な寸法とすることができる。

第７図に示す回路の動作は基本的には第１図に示す回路
と同様である。スイッチ５２０１及び５２０２（又は、
５２０５及び５２０６）を閉した場合、変形電流搬送回
路により電流メ士り・セルを形成することにより電流メ
モリ・セルに対する入ノｊインピーダンスを極めて低く
　（はぼ零）することができる。

このことは、ノー１”　２０１において複数の電流が電
流メモリ・セルの入力端子に加えられた場合、特に有利
である。これは、第３図及び第４図に示すような損失性
積分器を構成する場合、すなわち、複数の電流源を合わ
せて電流メモリ・セルの入力端子に加える場合について
もいえることである。

第８図は第７図の変形例を示しており、ここでは、クラ
ス■の電流［船道回路よりむしろクラスＨの電流搬送回
路を用いる。本願人の出願に係る特願平２−３５９７２
号に記載されているように、電流１般送回路は３端子回
路網であり、これらの端子をｘ、ｙ、ｚにて示すことが
できる。その成端特性はこれらの入力に対応する出力を
求めるハイブリッドマ１〜リックスによって、表現でき
る。クラスＩの電流搬送回路では、この関係は、次のよ
うになる。

４　！ ２ クラスＨの電流搬送回路では、この関係は、次のように
なる。

゛電流搬送量ｆｌ（Ｃｕｒｒｅｎｔ　Ｃｏｎｖｅｙｅｒ
ｓ）　”という表題の論文、ずなわちｌＶｒ、ＥＩｉ　
Ｃ１ｒｃｕｉｔｓ　ａｎｄ　ＳｙｓｔｅｍｓＭａｇａｚ
ｉｎｅ、　Ｖｏｌ、３．Ｎｏ、　１　、１９８Ｌ　１０
〜１４ページ及びここで引用されている参考文献中で、
Ｕｍｅｓｈ　Ｋｕｍａｒにより発表された“八Ｒｅｖｉ
ｅｗ　ｏｆ　ｔｈｅ　５ｔａｔｅ　ｏｆｔｈｅ　Ａｒｔ
　”を参照することにより、電流搬送回路及びその具体
化に関する他の情報を得ることができる。この刊行物で
記載されているように、端子ＸとＺとの間の伝達特性は
、入力端子Ｘで仮想短絡し、電流源により制御される電
流の伝達特性である。カスコード接続のような技術を用
いることにより、端子Ｚでの出力インピーダンスを非常
に大きくして、入力インピーダンスと出力インピーダン
スとの差を大きくすることができる。電流搬送回路の入
力端子が加算ノードを形成する場合、非常に小さな入力
インピーダンス（仮想短絡回路）により、正確な電流加
算が可能となる。

第８図は、第１図に示した理想積分器の−・船間な形態
について示しており、ここでは電流メモリ・セルを変形
クラスＩＩの電流１般送回路として構成しており、この
回路は、実質上前記特願平２−３５９７２号に示すもの
である。第８図において、第７図に相当するものには同
じ参照符号を付しており、第７図に示した回路に付加し
たものについてのめこれより説明する。Ｉ・ランジスタ
Ｔ２Ｏ２のゲート電極を付加的にｎチャンネル電界効果
トランジスタＴ２１０のゲート電極に接続し、このトラ
ンジスタＴ２１０のソース電極を負の給電ライン２０４
に接続し、そのドレイン電極をｐチャンネル電界効果１
〜ランジスタＴ２１１のドレイン電極に接続する。トラ
ンジスタＴ２１１のゲート電極をそのドレイン電極に接
続するとともに、ｐチャンネル電界効果トランジスタＴ
２１２のゲート電極に接続する。トランジスタＴ２１１
及びＴ２１２のソース電極を正の給電ライン２０３に接
続し、トランジスタＴ２１２のトレイン電極をトランジ
スタＴ２Ｏ３のドレイン電極に接続するとともに、バイ
アス電圧ライン２０５に接続する。

トランジスタＴ２０Ｇのゲート電極を、ｎチャンネル電
界効果トランジスタＴ２１３のゲート電極に接続し、そ
のトランジスタＴ２１３のソース電極を負の給電ライン
２０４に接続し、そのトレイン電極をｐチャンネル電界
効果トランジスタＴ２１４のドレイン電極に接続する。

トランジスタＴ２１４のデー１−電極をそのドレイン電
極に接続するとともに、ｐチャンネル電界効果トランジ
スタＴ２１５のゲート電極に接続する。トランジスタＴ
２１４及びＴ２１５のソース電極を正の給電ライン２０
３に接続し、トランジスタＴ２１５のドレイン電極をト
ランジスタＴ２Ｏ７のドレイン電極に接続する。トラン
ジスタＴ２１５のドレイン電極をｐチャンネル電界効果
トランジスタＴ２１６のドレイン電極に接続するととも
に、ｐチャンネル電界効果トランジスタＴ２１７のソー
ス電極及びバイアス電圧ライン２０５に接続する。トラ
ンジスタＴ２１６のゲート電極をトランジスタＴ２１７
のゲート及びドレイン電極に接続する。トランジスタＴ
２Ｌ７のトレイン電極を電流ｔＸ２０８を介して負の給
電ライン２０４に接続し、トランジスタＴ２１６のソー
ス電極を正の給電ライン２０３に接続する。

スイッチ５２０１及び５２０２を閉した場合、トランジ
スタＴ２Ｏ０〜２０３及びＴ２１０〜２１２は、前記特
願平２３５９７２号に記載されているようなりラスＨの
電流搬送回路を形威し、結果的にノード２０１で加算さ
れる電流に対するインピーダンスを非常に小さくする。

スイッチ５２０１及び５２０２が開いている場合、トラ
ンジスタＴ２Ｏ１及びＴ２Ｏ０は、スイッチ５２０１及
び５２０２を閉した際にキャパシタＣ２０１に蓄積され
た電荷に依存する電流を発生する電流源を形成する。

同様に、スイッチ５２０５及び５２０６を閉した場合、
トランジスタＴ２Ｏ４〜２０７及びＴ２１３〜２１５は
、クラスＩＩの電流搬送回路を形成する。トランジスタ
Ｔ２１６及びＴ２１７と電流源２０８とからなる回路は
、電流搬送回路のｙ入力のためのバイアス電圧発生回路
となる。信号処理能力を最大とするためには、バイアス
電圧ライン２０５の電圧を正の給電ラインの電圧よりＶ
　ｄ　Ｓ　Ｓ低い値に維持すべきであり、このこ５ ６ とば、トランジスタＴ２１６のチャンネル幅／長さ比を
トランジスタＴ２１７のそれの１／３にすることにより
達成される。各サンプリング期間の一方の期間φ１　（
φ２）の間はスイッチ５２０１及び５２０２が閉してお
り、各サンプリング期間の他方の期間φ２（φ１）の間
は、スイッチ５２０５及び５２０６が閉している。明ら
かに、スイッチのタイミングにより、逆方向オイラー積
分器が形成されるのか、あるいは、順方向オイラー積分
器が形成されるのかが決定される。

第９図はクラスＨの電流搬送回路を用いた積分器を示し
ており、この電流搬送回路は、スイッチ５２０１及び５
２０２　（又は５２０５及び５２０６）を開放した場合
の端子χにおける出力インピーダンスを高めるためのカ
スコード接続されたトランジスタを有している。ここで
もまた、第８図に示した回路の付加部分についてのみ説
明する。ｎチャンネル電界効果トランジスタＴ２２０で
は、そのドレイン電極を、トランジスタＴ２２０のドレ
イン電極とスイッチ５２０１の接続点に接続し、そのソ
ース電極をトランジスタＴ２Ｏ１のドレイン電極に接続
する。他のｎチャンネル電界効果トランジスタＴ２１１
では、そのドレイン電極をトランジスタＴ２Ｏ３のドレ
イン電極に接続し、そのソース電極をトランジスタＴ２
Ｏ２のドレイン電極に接続する。

トランジスタＴ２２０のゲート電極をトランジスタＴ２
１１のケー！・電極に接続するとともに、ｎチャンネル
電界効果トランジスタＴ２２２のゲート電極に接続し、
そのトランジスタＴ２２２のソース電極を負の給電ライ
ン２０４に接続する。トランジスタＴ２２２のゲート電
極を、そのドレイン電極に接続するとともに、ｐチャン
ネル電界効果トランジスタＴ２２３のドレイン電極に接
続し、このトランジスタＴ２２３のソース電極をバイア
ス電圧ライン２０５に接続し、そのゲート電極をトラン
ジスタＴ２Ｏ３のゲート電極に接続する。

ｎチャンネル電界効果トランジスタＴ２２４では、その
ドレイン電極をトランジスタＴ２Ｏ４のドレイン電極と
スイッチ５２０５の接続点に接続し、そのソース電極を
トランジスタＴ２Ｏ５のトレイン電極に接続する。他の
ｎチャンネル電界効果トランジスタＴ２２５では、その
ドレイン電極をトランジスタＴ２Ｏ７のトレイン電極に
接続し、そのソース電極をトランジスタＴ２Ｏ６のドレ
イン電極に接続する。トランジスタＴ２２４のゲート電
極をトランジスタＴ２２５のゲート電極に接続するとと
もに、ｎチャンネル電界効果トランジスタＴ２２８のゲ
ート電極に接続し、さらに、ｎチャンネル電界効果トラ
ンジスタＴ２２６のデー１−電極に接続し、そのソース
電極を負の給電ライン２０４へに接続する。トランジス
タ１２２６のゲート電極をそのドレイン電極に接続する
とともに、ｐチャンネル電界効果トランジスタＴ２２７
のドレイン電極に接続する。トランジスタＴ２２７のソ
ース電極をバイアス電圧ライン２０５に接続し、そのゲ
ート電極をトランジスタＴ２Ｏ７のゲート電極に接続す
る。トランジスタ１２０８のドレイン電極をトランジス
タＴ２２８のソース電極に接続し、このトランジスタＴ
２２８のドレイン電極を出力端子２０６と電流源２０７
の接続点に接続する。

電流搬送回路型電流メモリ・セルは、トランジスタＴ２
Ｏ２，ｌ・ランジスタＴ２２０及びＴ２２１とトランジ
スタＴ２Ｏ０及びＴ２Ｏ３のチャンネル幅／長さ比がす
べて１；１となるように形成することができる。この場
合、トランジスタＴ２２３のチャンネル幅／長さ比はト
ランジスタＴ２Ｏ３のそれと同じ値とし、また、トラン
ジスタＴ２２２のそれはトランジスタＴ２Ｏ１及びＴ２
Ｏ２のそれの１７４　とする。従って、スイッチ５２０
１及び５２０２が閉じている場合、トランジスタＴ２２
２及びＴ２２３により形成されるブランチを流れる電流
吐、トランジスタＴ２Ｏ０，Ｔ２２０とＴ２Ｏ１とによ
り形成される入力ブランチを流れる入力電流に等しくな
る。

この結果Ｖ７＋２Ｖａｓｓの電圧がカスコード接続され
たトランジスタＴ２２０及びＴ２２１のゲート電極に発
生ずる。スイッチ５２０１及び５２０２が開放されてい
る場合、入力ブランチが電流源となり、カスコード接続
のため、電流源が高インピーダンスとなる。

トランジスタＴ２２０は、そのゲート電極に供給される
最適バイアス電圧を有し、この最適バイアス電圧は、ス
イッチ５２０１及び５２０２を閉している場合に供給さ
れる電流に依存する。その理由は、入力電流がコンデン
サＣ２０１に蓄積された電荷によりトう９ ０ ンジスタＴ２２３に維持されるからである。なお、トラ
ンジスタＴ２２１はトランジスタＴ２Ｏ３への電流のご
ラーリングの不平衡によってＸ入力端子（トランジスタ
Ｔ２Ｏ０のソース電極）の電圧がオフ・セントする場合
にのみ省くことができる。

なお、電流搬送回路の２つのブランチに異なる電流が流
れるようにすることができ、すなわち、トランジスタＴ
２Ｏ１及びＴ２Ｏ２，）ランジスタＴ２２０及びＴ２２
１．　　トランジスタＴ２Ｏ０及びＴ２Ｏ３のチャンネ
ル幅／長さ比をずべてＡ：Ｉとできる。このようにする
と、Ｔ２Ｏ２，Ｔ２２１及びＴ２Ｏ３から成るブランチ
中を流れる電流を蓄わえられている電流以下として回路
の電流消費を減らすことができるという利点がある。こ
の場合、１〜ランジスタＴ２１０のチャンネル幅／長さ
比を、トランジスタＴ２Ｏ１のそれの１／４とする。

同様に、トランジスタＴ２２３のチャンネル幅／長さ比
をトランジスタＴ２Ｏ０のそれのＢ倍とすることができ
、トランジスタＴ２２２のヂャンネル幅／長さ比をトラ
ンジスタＴ２Ｏ１のそれの１３／４倍とすることができ
る。この場合、トランジスタＴ２１３のチャンネル幅／
長さ比を１−ランジスタＴ２１２のそれの（Ａ＋８）倍
とし、ライン２０５に正味の電流が流れず、クラスＩＩ
の動作を維持させる。

他の電流搬送回路をノードに接続しない場合には、スイ
ッチ５２０２ば必ずしも必要ではない。他の電流回路を
取り除いた場合、電流メモリ・セルは入力端子χにおけ
るライン２０５におけるバイアス電圧にセットする。こ
のとき、電流メモリ・セルは電流源として動作する。他
の電流ｊ最速回路のＸ入力端子を同じノードに接続した
場合、その回路は自己のＸ入力端子をライン２０５のバ
イアス電圧にセントしようとする。２つの電流１般送回
路間にオフ・七ッ］・がある場合には、トランジスタＴ
２Ｏ０のソース電極での電位は、正確にトランジスタＴ
２Ｏ３のソース電極の電位と等しくならないために、Ｘ
入力端子に生しる電流に誤差が生しる。なお、スイッチ
５２０１及び５２０２を開放し、Ｘ入力端子を２出力端
子と等しいとみなすことができる場合を除き、第１電流
メモリ・セルに２出力端子を省くことができる。スイッ
チ５２０５及び５２０６を開放した場合、第２電流メモ
リ・セルはトランジスタＴ２２８のドレイン電極に２出
力端子を有するとと４）に、Ｘ入力端子に擬似出力端子
を有する。

第１０図は、第４図に示したものと同じ形態の積分器を
示しており、これば、変形能動電流ミラーを電流メモリ
・セルとして用いるために変形したものである。能動電
流５ラ一回路は、”Ｉｌｔｇｈ　Ｒｅｓ。

１ｕｔｉｏｎ　　Ｃｕｒｅｎｔ−Ｍｏｄｅ　　Ａ／Ｄ　
　Ｃｏｎｖｅｒｔｅｒｓ　　ｕｓｉｎｇ　　Ａｃｔｉｖ
ｅ　Ｃｕｒｒｅｎｔ　Ｍｉｒｒｏｒｓ”という表題のり
、Ｇ、Ｎａ１ｒｎとＣ２八、Ｔ、　Ｓａｌａｍａによる
１９８８年１０月１３日のＥｌｅｃｔｒ。

ｍ１ｃｓ　ｌ、ａｌｔｅｒｓの会報に開示されている。

第１０図に示した回路において、第４図に示した構成要
素と同じ形態及び機能を有する構成要素については、同
じ参照符号を用い、以下の第１０図の説明では、第４図
の実施例中に存在しない特徴のみについて言及する。こ
の第１０図の回路は、電流１１Ｍ６０．　２つのｐチャ
ンネル電界効果トランジスタＴ６０及びＴ６１と２つの
ｎチャンネル電界効果トランジスタＴ６２及びＴ６３　
とを追加し、また、スイッチＳ５１及びＳ５２の一端を
ノード５１に接続する代わりに、１−ランジスタ１゛６
０のドレイン電極と１−ランシスタＴ６２のドレイン電
極との接続点に接続することによって第４図を変形した
ものである。電流源６０を正の給電ライン６０と、Ｉ・
ランシスタＴ６０のドレイン電極及びトランジスタＴ６
１　のトレイン電極の接続点との間に接続する。トラン
ジスタＴ６１のゲート電極をノード５】に接続し、トラ
ンジスタＴ６０のゲート電極をバイアス電圧源■、に接
続する。トランジスタＴ６１のドレイン電極をトランジ
スタＴ６３のトレイン電極及びゲート電極に接続し、ｌ
−ランジスクＴ６０のドレイン電極をＩ−ランシスタＴ
６２のドレイン電極δこ接続する。１−ランシスタＴ６
２のゲート電極とＴ６３のデー１−電極とを相互に接続
し、Ｔ６２及びＴ６３のソース電極を負の給電ライン５
４に接続する。電流源６０及びトランジスタ７６０〜６
３は差動増幅器を形成し、ノード５１に接続する非反転
入力端子、バイアス電圧源に接続する。

反転入力端子とスイッチＳ５１及びＳ５２の接続点に接
続する出力端子とを有している。

３ ４ この回路によって、ノード５１の電圧を■、に近い値に
設定する。入力端子の変動によって、スイッチＳ５］又
はＳ５２が閉じているかどうかに応じて、トランジスタ
Ｔ５１又はＴ５２のゲート−ソース電位が変動し、この
結果ノード５１の電圧変動が極めて小さくなる。この変
動の振幅及び電流メモリ・セルの入力インピーダンスは
、差動増幅器の利得に依存し、従って、その変動の振幅
を極めて小さくすることができる。この変形は第１図〜
第５図に示すいかなる積分回路についても可能であり、
第６図に図示したカスコード電流メモリ・セルを設ける
こともできる。

第１１図は理想積分回路を示しており、この回路ではｎ
チャンネル電界効果トランジスタを用いた電流メモリ・
セルをｎチャンネル電界効果トランジスタを用いた電流
メモリ・セルと組み合わせて用いる。

第１Ｉ図に示しているように、この積分回路は入力端子
４００を有しており、この端子４００をスイッチ５４０
０を介してノード４０１に接続する。また、第１電流源
４０２の一端、第２電流源４０９の一端、他の２つのス
イッチ５４０１及び５４０２の一端と、ｐチャンネル電
界効果１−ランジスタＴ４０１のドレイン電極及びｎチ
ャンネル電界効果トランジスタＴ４０２のドレイン電極
もまたノード４０１に接続する。電流源４０２の他端を
正の給電ライン４０３に接続し、電流源４０９のもう一
方の端を負の給電ライン４０６に接続する。トランジス
タＴ４０１のゲーＩ・電極を他のｐチャンネル電界効果
トランジスタＴ４０３のゲート電極に接続するとともに
、スイッチ５４０１のもう一方の端とキャパシタＣ３０
１の一端との接続点に接続し、このキャパシタＣ３０１
のもう一方の端を正の給電ライン５０４に接続する。ト
ランジスタＴ４０３のソース電極を正の給電ライン４０
３に接続し、そのドレイン電極を出力端子４０４に接続
するとともに、電流源４０５を介して負の給電ライン４
０６に接続する。

スイッチ５４０２のもう一方の端を、トランジスタＴ４
０２のゲート電極とキャパシタＣ４０２との接続点に接
続する。キャパシタＣ４０２のもう一方の端及びトラン
ジスタＴ４０２のソース電極を負の給電ライン４０６に
接続する。

第１１図に示した積分器の動作は以下のように解析でき
る。各サンプリング期間のφ１において、スイッチ５４
００及び５４０１は閉しており、各サンプリング期間の
φ２において、スイッチ５４０１は閉している。電流ｔ
Ａ４０２及び４０９は、電流ｊを供給し、電流ｔｉ、４
０５は電流Ａｊを供給する。トランジスタＴ７１０３の
チャンネル幅／長さ比＋１．１−ランジスタＴ４０１の
それのＡ倍である。

サンプリング期間ｎ−１（第２図参照）のφ１の間、ト
ランジスタＴ４０２を流れる電流■２は以下の式％式％ ここで、１１ば、トランジスタＴ４０１を流れる電流 ＝　１３／　Ａ ここで、Ｉ３はトランジスタＴ４０３を流れる電流 −〔八ｊ＋１ｏ（ｎ−１）　　）　　／Ａ−ｊ　＋１ｏ
（ｎ−１）　／　Ａ サンプリング期間ｎのφ１の間においてＬ−１ｚ　　＋
（ｎ） −ｊ　＋１ｏ（ｎ−１）　／　Ａ　−ｉ　（ｎ）＝　ｊ
　＋１ｏ（ｎ）　／　Ａ ｉｏ（ｎ）／八　−１ｏ（ｎ−１）　　／Ａ　−ｉ　　
（ｎ）である。

２領域に変換すると、 １ｏ（ｚ）（１−ｚ−’）　　＝−八ｉ　（ｚ）このよ
うにして、理想積分器の逆方向オイラー・マツピングを
達成した。

順方向オイラー理想積分器は各サンプリング期間φ２の
間でスイッチ５４００及び５４０２を閉し、かつ、各サ
ンプリング期間のφ１の間でスイッチ５４０１を閉しる
ようにして作成することができる。ハイリニア積分器は
、点線で示した、スイッチ５４０４を介しての他の入力
端子４０７からノード４０１への接続することによって
作成することができる。各サンプリング期間のφ１の間
、スイッチ５４００及び５４０１を閉じ、各サンプリン
グ期間のφ２の間、スイン７ ８ チ５４０２及び５４０４を閉じる。入力電流ｉを入力端
子４００に供給し、入力電流−１を入力端子４０７に供
給する。

順方向オイラー積分器及びハイリニア積分器は逆方向オ
イラー積分器に関して解析したのと同様の方法で解析す
ることができる。

順方向入力端子は他の入力端子４０８をノード４０１に
接続することで形成することができる。この接続を第１
１図に点線で示している。この回路は、第１図について
述べたのと同様の方法で解析することができる。

明らかに、第６図〜第１０図のいづれかに示した回路で
、基本的な電流メモリ・セルを置き換えることによって
、第１１図に示す積分器を変形することができる。この
第６図〜第１０図のいづれかに示した回路は、第３図又
は第４図に示したものと同様の極性装置及び損失性積分
器のいづれかを用いて作成可能である。さらに、第５図
に示したものと等価の全く異なる構成のものを構成する
ことができる。

本発明は、ここに開示されている実施例に限定されるも
のではなく、要旨を変更しない範囲内で、種々の変形又
は変更が可能である。

【図面の簡単な説明】

第１図は、本発明による積分回路の第１実施例を示す回
路図、 第２図は、ここに示す実施例中のスインチを作動させる
のに用いるクロック信号を示す時間線図、第３図は、本
発明による積分回路の第２実施例を示す回路図、 第４図は、本発明による積分回路の第３実施例を示す回
路図、 第５図１よ、本発明による積分回路の第４実施例を示す
回路図、 第６図は、本発明による積分回路の第５実施例を示す回
路図、 第７図は、本発明による積分回路の第６実施例を示す回
路図、 第８図は、本発明による積分回路の第７実施例を示す回
路図、 第９図は、本発明による積分回路の第８実施例を示す回
路図、 第１０図は、本発明による積分回路の第９実施例を示す
回路図、 第１１図は、本発明による積分回路の第１０実施例を示
す回路図である。 Ｔ１．　＆　Ｓ２　＆　ＣＩ・・・第１電流メモリ・セ
ルＴ２　＆　Ｓ３　＆　Ｃ２・・・第２電流メモリ・セ
ル５２０１．２０２．　Ｃ２０１・・・第１電流メモリ
・セル５２０５．２０６．　Ｃ２０５・・・第２電流メ
モリ・セル１ ２ ９１

Claims (1)

1. 【特許請求の範囲】 １、サンプリングされたアナグロ電流の形態の入力信号
   受信用の入力端子と、作動時に積分された入力信号をサ
   ンプリングされたアナグロ電流の形態で得ることができ
   る出力端子と、積分回路の入力端子に接続される入力端
   子及び第２電流メモリ・セルの入力端子に接続される出
   力端子を有する第１電流メモリ・セルとを具える積分回
   路であって、前記第２電流メモリ・セルが前記第１電流
   メモリ・セルの前記入力端子に接続された第１出力端子
   と、前記積分回路の前記出力端子に接続された第２出力
   端子とを有する積分回路において、 前記入力電流を受信するのと同じデバイス によって前記第１電流メモリ・セルの出力電流が発生し
   、かつ、前記入力電流を受信するのと同じデバイスによ
   って前記第２電流メモリ・セルの前記第１出力端子に出
   力電流が発生するようにしたことを特徴とする積分回路
   。 ２、前記積分回路の入力端子、前記第１及び第２電流メ
   モリ・セルの入力端子、前記第１電流メモリ・セルの出
   力端子、前記第２電流メモリ・セルの第１出力端子とバ
   イアス電流源とを単一のノードに接続し、かつ、このバ
   イアス電流が両極性の信号を積分できるようにしたこと
   を特徴とする請求項１に記載の積分回路。 ３、第１及び／又は第２電流メモリ・セルが、ゲート電
   極とドレイン電極との間にスイッチを有するＭＯＳ電界
   効果トランジスタを具え、前記スイッチが閉じるときに
   前記入力信号が供給され、このスイッチが開放されてい
   るときに前記出力信号が得られるようにし、かつ、入力
   アナログ電流のサンプリング周期と同期させるクロック
   信号によりスイッチの動作を制御する手段を具えている
   請求項１又は２に記載の積分回路。 ４、固有のゲート−ソース間容量に加えて、他のキャパ
   シタをトランジスタのゲート電極とソース電極との間に
   接続することを特徴とする請求項３に記載の積分回路。 ５、カスコード接続されるトランジスタのソース・ドレ
   イン通路を、前記一方又は双方の電流メモリ・セルにお
   ける第１トランジスタのドレイン電極とスイッチとの間
   に接続したことを特徴とする請求項３又は４に記載の積
   分回路。 ６、前記第１及び／又は第２電流メモリ・セルが変形電
   流搬送回路を具え、この変形電流搬送回路が入力アナグ
   ロ電流のサンプリング周期と、同期するスイッチング手
   段を具え、前記入力アナグロ電流によって、前記スイッ
   チが第１状態にある場合に前記電流搬送回路のｘ入力端
   子に供給される電流をモニタし、又、前記スイッチが第
   ２状態にある場合には、前記スイッチング手段がその第
   １状態にあった場合に前記ｘ入力端子に供給された電流
   を再びｘ入力端子に発生させるようにしたことを特徴と
   する請求項１〜５のいずれか一項に記載の積分回路。 ７、前記電流搬送回路をクラスIIの電流搬送回路とした
   ことを特徴とする請求項６に記載の積分回路。 ８、バイアス電位源に接続した反転入力端子と、第１及
   び／又は第２電流メモリ・セルの電界効果トランジスタ
   のドレイン電極に接続した非反転入力端子とを有する差
   動増幅器を具え、前記スイッチを前記それぞれのトラン
   ジスタのドレイン電極に接続する代わりに、前記増幅器
   の出力端子に接続したことを特徴とする請求項３に記載
   の積分回路。 ９、差分入力信号を受信し、かつ差分出力信号を発生す
   るようにしたことを特徴とする請求項１〜８のいずれか
   一項に記載の積分回路。 １０、差分入力信号を受信するための第１及び第２入力
   端子と、差分出力信号を得るための第１及び第２出力端
   子とを具え、かつ、前記積分回路が請求項１〜８のいず
   れか一項に記載の第１及び第２積分回路を構成し、この
   第１及び第２積分回路が同一形態であり、この積分器の
   出力端子が差分出力信号を供給することを特徴とする請
   求項９に記載の積分回路。 １１、前記第２電流メモリ・セルが前記第２電流メモリ
   ・セルの入力端子を前記ノードに接続した場合にはこの
   ノードに接続されるも、前記第１電流メモリ・セルの入
   力端子を前記ノードに接続した場合にはこのノードに接
   続されない第３出力端子を有していることを特徴とする
   請求項１〜１０のいずれか一項に記載の積分回路。 １２、前記第２電流メモリ・セルが、前記第１電流メモ
   リ・セルの入力端子を前記ノードに接続した場合には前
   記ノードに接続されるも、前記第２電流メモリ・セルの
   入力端子を前記ノードに接続した場合には前記ノードに
   接続されない第４出力端子を有していることを特徴とす
   る請求項１１に記載の積分回路。