JPH0376592B2 - - Google Patents
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- JPH0376592B2 JPH0376592B2 JP58006912A JP691283A JPH0376592B2 JP H0376592 B2 JPH0376592 B2 JP H0376592B2 JP 58006912 A JP58006912 A JP 58006912A JP 691283 A JP691283 A JP 691283A JP H0376592 B2 JPH0376592 B2 JP H0376592B2
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- conductivity type
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- type semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
- H10D62/156—Drain regions of DMOS transistors
- H10D62/157—Impurity concentrations or distributions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
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- H10D30/662—Vertical DMOS [VDMOS] FETs having a drift region having a doping concentration that is higher between adjacent body regions relative to other parts of the drift region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/149—Source or drain regions of field-effect devices
- H10D62/151—Source or drain regions of field-effect devices of IGFETs
Description
【発明の詳細な説明】
≪産業上の利用分野≫
この発明は、ブレークダウンによる素子破壊を
防止するための改良を施したMOSランジスタに
関する。
防止するための改良を施したMOSランジスタに
関する。
≪従来技術とその問題点≫
近年、電力用MOSトランジスタの出現によつ
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
て、第１図に示す如く、電力負荷２のスイツチン
グ素子としてMOSトランジスタ１が利用される
ようになり、例えば車両においても、各種車載電
力負荷のスイツチングに適用することが提案され
ている。
従来のMOSトランジスタとしては、例えば第
２図に示すような構造のものが良く知られてい
る。同図に示すMOSトランジスタは、いわゆる
縦型MOSトランジスタであり、ドレイン電極３
が接合されるＮ形高濃度の半導体基板（以下、
N+形高濃度領域と称す）４と、このN+形高濃度
領域４の上面に積層されたＮ形低濃度領域５と、
このＮ形低濃度領域５内に所定間隔をおいて複数
形成されたＰ形ウエル領域７と、このＰ形ウエル
領域７内に形成されたN+形ソース領域８と、こ
のN+型ソース領域８と実質的なドレイン領域と
なる上記Ｎ形低濃度領域５の双方に跨がつた状態
でゲート酸化膜９を介して形成されたゲート電極
１０とを具備してなるものである。また、ゲート
電極１０の引き出し部分を除く上面部分がPSG
膜１２で被覆されており、更にソース電極１１
が、Ｐ形ウエル領域７中に形成されたP+形コン
タクト領域１３とN+形ソース領域８に接合する
ように形成されている（Field Effect and
Bipoiar Transistor Physics、著Blicher、発行
所Ａ Academic Press、1981年、第281頁参
照）。
２図に示すような構造のものが良く知られてい
る。同図に示すMOSトランジスタは、いわゆる
縦型MOSトランジスタであり、ドレイン電極３
が接合されるＮ形高濃度の半導体基板（以下、
N+形高濃度領域と称す）４と、このN+形高濃度
領域４の上面に積層されたＮ形低濃度領域５と、
このＮ形低濃度領域５内に所定間隔をおいて複数
形成されたＰ形ウエル領域７と、このＰ形ウエル
領域７内に形成されたN+形ソース領域８と、こ
のN+型ソース領域８と実質的なドレイン領域と
なる上記Ｎ形低濃度領域５の双方に跨がつた状態
でゲート酸化膜９を介して形成されたゲート電極
１０とを具備してなるものである。また、ゲート
電極１０の引き出し部分を除く上面部分がPSG
膜１２で被覆されており、更にソース電極１１
が、Ｐ形ウエル領域７中に形成されたP+形コン
タクト領域１３とN+形ソース領域８に接合する
ように形成されている（Field Effect and
Bipoiar Transistor Physics、著Blicher、発行
所Ａ Academic Press、1981年、第281頁参
照）。
この種のMOSトランジスタでは、比較的高
圧・大電流のスイツチングを行なう必要性から、
素子の耐圧について充分な配慮が必要であるとと
もに、特に、電力負荷２がモータやソレノイド等
の誘導性の負荷である場合には、負荷電流を遮断
した際に高電圧のサージが発生するため、このサ
ージで素子が破壊されないように充分なサージ耐
性を持たす必要がある。
圧・大電流のスイツチングを行なう必要性から、
素子の耐圧について充分な配慮が必要であるとと
もに、特に、電力負荷２がモータやソレノイド等
の誘導性の負荷である場合には、負荷電流を遮断
した際に高電圧のサージが発生するため、このサ
ージで素子が破壊されないように充分なサージ耐
性を持たす必要がある。
周知のように、MOSトランジスタでは、その
構造上ソースＳとドレインＤとの間に寄生ツエナ
ダイオードが存在する。第１図のツエナダイオー
ドがこれを示している。この寄生ツエナダイオー
ドは、第２図においてＰ形ウエル領域７とＮ形低
濃度領域５とのPN接合によつて構成されるもの
である。
構造上ソースＳとドレインＤとの間に寄生ツエナ
ダイオードが存在する。第１図のツエナダイオー
ドがこれを示している。この寄生ツエナダイオー
ドは、第２図においてＰ形ウエル領域７とＮ形低
濃度領域５とのPN接合によつて構成されるもの
である。
そして、ドレイン／ソース間に上記PN接合に
対する逆方向電圧が印加されると、Ｎ形低濃度領
域５とウエル領域７の接合部に空乏層１４が発生
する。この空乏層１４は、ドレイン／ソース間の
電圧を大きくするにつれて広がつていく。
対する逆方向電圧が印加されると、Ｎ形低濃度領
域５とウエル領域７の接合部に空乏層１４が発生
する。この空乏層１４は、ドレイン／ソース間の
電圧を大きくするにつれて広がつていく。
この現象について詳述すると、第２図に示す如
く、空乏層１４の広がりがある程度まで小さい状
態では、Ｎ形低濃度領域５における空乏層１４に
は、隣合う２つのウエル領域７，７に対応する谷
間ａが生じており、空乏層１４に加わる電界は矢
印ｂで示すように、空乏層１４の谷間ａとＰ形ウ
エル領域７のコーナー部を結ぶ部分に最も集中し
易い。これは空乏層に加わる電界は曲率半径の小
さな部分に集中し易いためである。
く、空乏層１４の広がりがある程度まで小さい状
態では、Ｎ形低濃度領域５における空乏層１４に
は、隣合う２つのウエル領域７，７に対応する谷
間ａが生じており、空乏層１４に加わる電界は矢
印ｂで示すように、空乏層１４の谷間ａとＰ形ウ
エル領域７のコーナー部を結ぶ部分に最も集中し
易い。これは空乏層に加わる電界は曲率半径の小
さな部分に集中し易いためである。
このように、空乏層１４に加わる電界に局部集
中が生じていると、ブレークダウンを起こしたと
きの電流はその部分に集中して流れ、電流集中に
よる発熱で素子を破壊してしまう原因になる。
中が生じていると、ブレークダウンを起こしたと
きの電流はその部分に集中して流れ、電流集中に
よる発熱で素子を破壊してしまう原因になる。
更に換言して説明すると、PN接合に逆方向電
圧VRを印加したときの接合面からの空乏層の広
がり幅Ｗは、 で表わされることが知られている。ここでεは半
導体の比誘電率、ε0は真空の誘電率、ｑは電子の
電荷、NiはＰ形あるいはＮ形の不純物濃度であ
る。
圧VRを印加したときの接合面からの空乏層の広
がり幅Ｗは、 で表わされることが知られている。ここでεは半
導体の比誘電率、ε0は真空の誘電率、ｑは電子の
電荷、NiはＰ形あるいはＮ形の不純物濃度であ
る。
この式(1)から、上記空乏層の広がり幅Ｗは、半
導体の不純物濃度によつて大きく左右されること
が分かる。
導体の不純物濃度によつて大きく左右されること
が分かる。
従つて、第２図に示す従来のMOSトランジス
タにおいては、Ｐ形ウエル領域７の周囲には同じ
濃度のＮ形低濃度領域５があるため、空乏層の広
がり幅Ｗは、各部とも同じ幅となり、結局電界は
曲率半径の小さな部分に集中してしまうこととな
つて前述した問題が生ずるのである。
タにおいては、Ｐ形ウエル領域７の周囲には同じ
濃度のＮ形低濃度領域５があるため、空乏層の広
がり幅Ｗは、各部とも同じ幅となり、結局電界は
曲率半径の小さな部分に集中してしまうこととな
つて前述した問題が生ずるのである。
≪発明の目的≫
この発明は上記の問題に鑑みてなされたもの
で、その目的とするところは、サージ等の高圧が
印加されてブレークダウンが生じても、ブレーク
ダウン電流が素子内において集中せず、比較的広
い部分を均一に流れるようにして、ブレークダウ
ン電流による素子破壊を防止し、サージに対する
耐性を向上させた縦型MOSトランジスタを提供
することにある。
で、その目的とするところは、サージ等の高圧が
印加されてブレークダウンが生じても、ブレーク
ダウン電流が素子内において集中せず、比較的広
い部分を均一に流れるようにして、ブレークダウ
ン電流による素子破壊を防止し、サージに対する
耐性を向上させた縦型MOSトランジスタを提供
することにある。
≪発明の構成≫
上記の目的を達成するために、この発明は、前
記従来例の如き縦型のMOSトランジスタにおい
て、高濃度第１導電型基板と、第２導電型ウエル
領域が形成された低濃度第１導電型半導体層との
間に中濃度第１導電型半導体層を設けるととも
に、前記第２導電型ウエル領域の底部が前記中濃
度第１導電型半導体層に達していることを特徴と
するものである。
記従来例の如き縦型のMOSトランジスタにおい
て、高濃度第１導電型基板と、第２導電型ウエル
領域が形成された低濃度第１導電型半導体層との
間に中濃度第１導電型半導体層を設けるととも
に、前記第２導電型ウエル領域の底部が前記中濃
度第１導電型半導体層に達していることを特徴と
するものである。
≪実施例の説明≫
以下、この発明の実施例を第３図以下の図面を
用いて詳細に説明する。
用いて詳細に説明する。
第３図は、この発明に係る縦型MOSトランジ
スタの一実施例の構造を示す図である。なお、同
図の縦型MOSトランジスタの基本構造は、第２
図に示した従来のものと同じであるため、従来の
ものと同一構成部分には同一符号を付してその説
明は省略する。
スタの一実施例の構造を示す図である。なお、同
図の縦型MOSトランジスタの基本構造は、第２
図に示した従来のものと同じであるため、従来の
ものと同一構成部分には同一符号を付してその説
明は省略する。
第３図に示す縦型MOSトランジスタにおいて
は、そのドレイン領域が三層構造となつており、
ドレイン電極３に接合されたN+形高濃度領域４
と、このN+形高濃度領域４の上面に積層され、
かつN+形高濃度領域４よりも低い不純物濃度の
N*形中濃度領域１５と、このN*形中濃度領域１
５の上面に積層され、かつN*形中濃度領域より
も低い不純物濃度のN-形低濃度領域１６とから
構成されている。
は、そのドレイン領域が三層構造となつており、
ドレイン電極３に接合されたN+形高濃度領域４
と、このN+形高濃度領域４の上面に積層され、
かつN+形高濃度領域４よりも低い不純物濃度の
N*形中濃度領域１５と、このN*形中濃度領域１
５の上面に積層され、かつN*形中濃度領域より
も低い不純物濃度のN-形低濃度領域１６とから
構成されている。
そして、上記N-形濃度領域１６内に、Ｐ形ウ
エル領域７が形成されており、かつこのＰ形ウエ
ル領域７の底部が前記N*形中濃度領域１５に達
して接合されている。
エル領域７が形成されており、かつこのＰ形ウエ
ル領域７の底部が前記N*形中濃度領域１５に達
して接合されている。
その他、N+形ソース領域やゲート電極１０等
が、第２図に示した従来のものと同様にして形成
されている。
が、第２図に示した従来のものと同様にして形成
されている。
上記のような三層構造のドレイン領域を形成す
るには、例えばドナー不純物濃度NDが約１×
1018cm-3で、厚さが約400μｍのＮ形シリコン単結
晶からなるN+形高濃度半導体基板４の上に、ド
ナー不純物濃度NDが約３×1016cm-3で、厚さが約
5μｍのＮ形シリコン単結晶を化学気相成長法に
よつて成長させてN*形中濃度領域１５を形成し、
更に、このN*形中濃度領域１５の上に、ドナー
不純物濃度NDが約２×1015cm-3で、厚さが約4μｍ
のＮ形シリコン単結晶を化学気相成長法によつて
成長させてN-形低濃度領域１６を形成すること
によつて、各々異なる濃度の三層構造が出来上が
る。
るには、例えばドナー不純物濃度NDが約１×
1018cm-3で、厚さが約400μｍのＮ形シリコン単結
晶からなるN+形高濃度半導体基板４の上に、ド
ナー不純物濃度NDが約３×1016cm-3で、厚さが約
5μｍのＮ形シリコン単結晶を化学気相成長法に
よつて成長させてN*形中濃度領域１５を形成し、
更に、このN*形中濃度領域１５の上に、ドナー
不純物濃度NDが約２×1015cm-3で、厚さが約4μｍ
のＮ形シリコン単結晶を化学気相成長法によつて
成長させてN-形低濃度領域１６を形成すること
によつて、各々異なる濃度の三層構造が出来上が
る。
上記の如く構成された縦型MOSトランジスタ
においては、Ｐ形ウエル領域７のコーナー部にお
ける耐圧よりもＰ形ウエル領域７の底部とN*形
中濃度領域１５とのPN*接合部の耐圧の方が低
くなり、このため、ドレイン／ソース間にサージ
等の高圧の逆方向電圧が印加された場合には、上
記PN*接合部で先にブレークダウンが起こるこ
ととなる。
においては、Ｐ形ウエル領域７のコーナー部にお
ける耐圧よりもＰ形ウエル領域７の底部とN*形
中濃度領域１５とのPN*接合部の耐圧の方が低
くなり、このため、ドレイン／ソース間にサージ
等の高圧の逆方向電圧が印加された場合には、上
記PN*接合部で先にブレークダウンが起こるこ
ととなる。
これは、N*形中濃度領域１５の不純物濃度が、
N-形低濃度領域１６の不純物濃度よりも濃いた
めに、前記式(1)から分かるように、高圧の逆方向
電圧によつて発生した空乏層は、N*形中濃度領
域中では余り広がらず、他の部分よりも薄くな
り、この空乏層の薄い部分に電界が集中するから
である。
N-形低濃度領域１６の不純物濃度よりも濃いた
めに、前記式(1)から分かるように、高圧の逆方向
電圧によつて発生した空乏層は、N*形中濃度領
域中では余り広がらず、他の部分よりも薄くな
り、この空乏層の薄い部分に電界が集中するから
である。
そして、このとき流れるブレークダウン電流ｃ
は、PN*接合部の広い範囲を均一に流れるため、
従来のようにＰ形ウエル領域７のコーナー部にブ
レークダウンが集中する現象がなくなる。この結
果、多量のブレークダウン電流が流れても熱集中
が起こらず、素子が熱破壊されることがなくな
る。
は、PN*接合部の広い範囲を均一に流れるため、
従来のようにＰ形ウエル領域７のコーナー部にブ
レークダウンが集中する現象がなくなる。この結
果、多量のブレークダウン電流が流れても熱集中
が起こらず、素子が熱破壊されることがなくな
る。
上記PN*接合部の耐圧は、N*形中濃度領域１
６の不純物濃度CBを調節することによつて所望
の値に設定することができる。すなわち、上記不
純物濃度CBとブレークダウン電圧BVとの間に
は、次の式(2)に示す関係がある。
６の不純物濃度CBを調節することによつて所望
の値に設定することができる。すなわち、上記不
純物濃度CBとブレークダウン電圧BVとの間に
は、次の式(2)に示す関係がある。
BV≒ε・Emax2／2qCB ……(2)
但し、εは半導体の誘導率、Emaxはアバラン
シエブレークダウンを引き起こす空乏層中の臨界
電界、ｑは電子の電荷である。
シエブレークダウンを引き起こす空乏層中の臨界
電界、ｑは電子の電荷である。
従つて、上記不純物濃度CBを濃くする程、
PN*接合部の耐圧は低くなる。
PN*接合部の耐圧は低くなる。
次に、第４図は本発明の他の実施例を示す素子
断面図であり、同図に示す縦型MOSトランジス
タは、第３図に示した縦型MOSトランジスタに
おけるN-形低濃度領域１６内に、Ｐ形ウエル領
域７から所定間隔を隔ててN+形高濃度拡散領域
１７を設けたものである。
断面図であり、同図に示す縦型MOSトランジス
タは、第３図に示した縦型MOSトランジスタに
おけるN-形低濃度領域１６内に、Ｐ形ウエル領
域７から所定間隔を隔ててN+形高濃度拡散領域
１７を設けたものである。
上記N+形高濃度拡散領域１７とＰ形ウエル領
域７との間隔は、ドレイン／ソース間に高圧の逆
方向電圧が印加されて、Ｐ形ウエル領域７の側部
に生じた空乏層が、前記PN*接合部でブレーク
ダウンが起こる時点で、N+形高濃度拡散領域１
７に到達しないような距離に設定されている。
域７との間隔は、ドレイン／ソース間に高圧の逆
方向電圧が印加されて、Ｐ形ウエル領域７の側部
に生じた空乏層が、前記PN*接合部でブレーク
ダウンが起こる時点で、N+形高濃度拡散領域１
７に到達しないような距離に設定されている。
また、上記N+形高濃度拡散領域１７は、Ｐ形
ウエル領域７を形成するための熱処理の前に、イ
オン注入法によつてゲート酸化膜９を通して、所
定の位置にＮ形不純物濃度を添加しておき、上記
Ｐ形ウエル領域形成時の熱処理によつてＰ型ウエ
ル領域と同時に形成される。
ウエル領域７を形成するための熱処理の前に、イ
オン注入法によつてゲート酸化膜９を通して、所
定の位置にＮ形不純物濃度を添加しておき、上記
Ｐ形ウエル領域形成時の熱処理によつてＰ型ウエ
ル領域と同時に形成される。
このとき、第３図中では上記N+形高濃度拡散
領域１７の先端がN*形中濃度領域１５に達して
いるものが示してあるが、これは、N*形中濃度
領域１５に達していなくてもよい。
領域１７の先端がN*形中濃度領域１５に達して
いるものが示してあるが、これは、N*形中濃度
領域１５に達していなくてもよい。
このように構成された縦型MOSトランジスタ
によれば、前記第３図に示した縦型MOSトラン
ジスタと同様の効果を呈するとともに、N*形中
濃度領域１５を設けたことを利用して、更に上記
N+形高濃度拡散領域１７を設けたことによつて、
通常動作時の電流が流れる電流通路の抵抗をより
低くすることができる。
によれば、前記第３図に示した縦型MOSトラン
ジスタと同様の効果を呈するとともに、N*形中
濃度領域１５を設けたことを利用して、更に上記
N+形高濃度拡散領域１７を設けたことによつて、
通常動作時の電流が流れる電流通路の抵抗をより
低くすることができる。
なお、以上の説明では、Ｎチヤンネル形の縦型
MOSトランジスタについて記述してあるが、こ
の発明は、Ｐチヤンネル形の縦型MOSトランジ
スタにも同様にして適用できることは明らかであ
る。
MOSトランジスタについて記述してあるが、こ
の発明は、Ｐチヤンネル形の縦型MOSトランジ
スタにも同様にして適用できることは明らかであ
る。
また、この発明は図示した構造の縦型MOSト
ランジスタのみに適用されるわけではなく、他の
構造、例えば同じ縦型のVMOSトランジスタに
も同様にして適用することができる。
ランジスタのみに適用されるわけではなく、他の
構造、例えば同じ縦型のVMOSトランジスタに
も同様にして適用することができる。
≪発明の効果≫
以上詳細に説明したように、この発明の縦型
MOSトランジスタにあつては、電力誘導負荷か
らのサージ電圧等の高電圧がドレイン／ソース間
に印加されて、ブレークダウンが起こつた場合
に、このブレークダウン電流が局部的に集中する
ことなく広い範囲に亙つてほぼ均一に流れ、ブレ
ークダウン電流によつて素子が熱破壊されること
を防止できる。
MOSトランジスタにあつては、電力誘導負荷か
らのサージ電圧等の高電圧がドレイン／ソース間
に印加されて、ブレークダウンが起こつた場合
に、このブレークダウン電流が局部的に集中する
ことなく広い範囲に亙つてほぼ均一に流れ、ブレ
ークダウン電流によつて素子が熱破壊されること
を防止できる。
この結果、サージに対する耐性が向上し、高圧
のサージが発生する電力誘導負荷のスイツチング
に好適なものとなり、素子保護のためのツエナダ
イオードを外付けする必要がなくなる。
のサージが発生する電力誘導負荷のスイツチング
に好適なものとなり、素子保護のためのツエナダ
イオードを外付けする必要がなくなる。
第１図はMOSトランジスタを用いたスイツチ
ング回路図、第２図は従来の縦型MOSトランジ
スタの構造を示す素子断面図、第３図は本発明に
係るMOSトランジスタの一実施例を示す素子断
面図、第４図は本発明の他の実施例を示す素子断
面図である。 ３……ドレイン電極、４……N+形高濃度領域、
７……Ｐ形ウエル領域、８……ソース領域、９…
…ゲート酸化膜、１０……ゲート電極、１１……
ソース電極、１５……N*形中濃度領域、１６…
…N-形低濃度領域。
ング回路図、第２図は従来の縦型MOSトランジ
スタの構造を示す素子断面図、第３図は本発明に
係るMOSトランジスタの一実施例を示す素子断
面図、第４図は本発明の他の実施例を示す素子断
面図である。 ３……ドレイン電極、４……N+形高濃度領域、
７……Ｐ形ウエル領域、８……ソース領域、９…
…ゲート酸化膜、１０……ゲート電極、１１……
ソース電極、１５……N*形中濃度領域、１６…
…N-形低濃度領域。
Claims (1)
- 【特許請求の範囲】 １ ソースまたはドレインとなる一対の主電極の
一方に導通する高濃度第１導電型基板と： 前記高濃度第１導電型基板上に積層された中濃
度第１導電型半導体層と： 前記中濃度第１導電型半導体層上に積層された
低濃度第１導電型半導体層と： 前記低濃度第１導電型半導体層中に形成され、
かつその底部が前記中濃度第１導電型半導体層に
達する第２導電型半導体ウエル領域と： 前記第２導電型半導体ウエル領域内に形成さ
れ、かつ前記一対の主電極の他方へと導通する高
濃度第１導電型半導体領域と： 少なくとも前記高濃度第１導電型半導体領域と
前記低濃度第１導電型半導体層との間の第２導電
型半導体ウエル領域上に、絶縁膜を介して形成さ
れたゲート電極層とを具備することを特徴とする
縦型MOSトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006912A JPS59132671A (ja) | 1983-01-19 | 1983-01-19 | 縦型ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58006912A JPS59132671A (ja) | 1983-01-19 | 1983-01-19 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59132671A JPS59132671A (ja) | 1984-07-30 |
| JPH0376592B2 true JPH0376592B2 (ja) | 1991-12-05 |
Family
ID=11651445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58006912A Granted JPS59132671A (ja) | 1983-01-19 | 1983-01-19 | 縦型ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59132671A (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2645100B2 (ja) * | 1988-09-07 | 1997-08-25 | 株式会社東芝 | 電界効果型半導体装置 |
| JPH04276663A (ja) * | 1991-03-05 | 1992-10-01 | Nec Yamagata Ltd | 半導体装置 |
| US5674766A (en) * | 1994-12-30 | 1997-10-07 | Siliconix Incorporated | Method of making a trench MOSFET with multi-resistivity drain to provide low on-resistance by varying dopant concentration in epitaxial layer |
| JPH08288503A (ja) * | 1995-04-11 | 1996-11-01 | Rohm Co Ltd | プレーナ型高耐圧縦型素子を有する半導体装置およびその製造方法 |
| SE9601178D0 (sv) * | 1996-03-27 | 1996-03-27 | Abb Research Ltd | A field controlled semiconductor device of SiC and a method for production thereof |
| JP4164962B2 (ja) | 1999-10-08 | 2008-10-15 | 株式会社デンソー | 絶縁ゲート型バイポーラトランジスタ |
| JP2001352070A (ja) | 2000-04-07 | 2001-12-21 | Denso Corp | 半導体装置およびその製造方法 |
| JP2019125621A (ja) * | 2018-01-12 | 2019-07-25 | トヨタ自動車株式会社 | 半導体装置 |
-
1983
- 1983-01-19 JP JP58006912A patent/JPS59132671A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59132671A (ja) | 1984-07-30 |
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