JPH051626B2 - - Google Patents
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- JPH051626B2 JPH051626B2 JP60021813A JP2181385A JPH051626B2 JP H051626 B2 JPH051626 B2 JP H051626B2 JP 60021813 A JP60021813 A JP 60021813A JP 2181385 A JP2181385 A JP 2181385A JP H051626 B2 JPH051626 B2 JP H051626B2
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/101—Integrated devices comprising main components and built-in components, e.g. IGBT having built-in freewheel diode
- H10D84/141—VDMOS having built-in components
- H10D84/148—VDMOS having built-in components the built-in components being breakdown diodes, e.g. Zener diodes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/66—Vertical DMOS [VDMOS] FETs
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/17—Semiconductor regions connected to electrodes not carrying current to be rectified, amplified or switched, e.g. channel regions
- H10D62/393—Body regions of DMOS transistors or IGBTs
Description
【発明の詳細な説明】
［発明の技術分野］
この発明は、ブレークダウンによる素子破壊を
防止するための改良を施した縦型MOSトランジ
スタに関する。
防止するための改良を施した縦型MOSトランジ
スタに関する。
［発明の技術的背景および問題点］
縦型MOSトランジスタは電力用スイツチング
素子として有効であり、種々の用途に使用されて
いる。この縦型MOSトランジスタは例えばオー
ム社発行の雑誌「エレクトロニクス」昭和57年６
月号の587頁に記載されている。第３図は、Ｎチ
ヤンネル型の縦型MOSトランジスタの一例を示
すものである。この縦型MOSトランジスタは、
N+導電型の基板１およびこのN+導電型基板１の
上に隣接して形成されたＮ導電型のドレイン領域
３からなる半導体基板５の下面側にドレイン電極
７が接合され、Ｎ型ドレイン領域３内には半導体
基板５の上面側、すなわちドレイン電極７が接合
されている側とは反対の主面側から複数のＰ導電
型のウエル領域９が互いに所定間隔あけて拡散形
成されている。また、各Ｐ型ウエル領域９内には
一対のN+導電型のソース領域１１が互いに所定
間隔あけて主面側から拡散形成され、この一対の
ソース領域１１の間にはP+導電型のウエルコン
タクト拡散領域１３が形成されている。Ｐ型ウエ
ル領域９が形成されていないＮ型ドレイン領域３
の主面まで延出した部分３ａは、Ｐ型ウエル領域
９を挟んでソース領域１１と隣接しており、この
Ｎ型ドレイン領域３の部分３ａ、Ｐ型ウエル領域
９およびソース領域１１の表面にゲート酸化膜１
５を介してゲート電極１７が形成されている。ま
た、ソース領域１１およびP+ウエルコンタクト
拡散領域１３にはソース電極１９が形成され、ソ
ース電極１９とゲート電極１７との間には層間絶
縁膜２１が形成されている。
素子として有効であり、種々の用途に使用されて
いる。この縦型MOSトランジスタは例えばオー
ム社発行の雑誌「エレクトロニクス」昭和57年６
月号の587頁に記載されている。第３図は、Ｎチ
ヤンネル型の縦型MOSトランジスタの一例を示
すものである。この縦型MOSトランジスタは、
N+導電型の基板１およびこのN+導電型基板１の
上に隣接して形成されたＮ導電型のドレイン領域
３からなる半導体基板５の下面側にドレイン電極
７が接合され、Ｎ型ドレイン領域３内には半導体
基板５の上面側、すなわちドレイン電極７が接合
されている側とは反対の主面側から複数のＰ導電
型のウエル領域９が互いに所定間隔あけて拡散形
成されている。また、各Ｐ型ウエル領域９内には
一対のN+導電型のソース領域１１が互いに所定
間隔あけて主面側から拡散形成され、この一対の
ソース領域１１の間にはP+導電型のウエルコン
タクト拡散領域１３が形成されている。Ｐ型ウエ
ル領域９が形成されていないＮ型ドレイン領域３
の主面まで延出した部分３ａは、Ｐ型ウエル領域
９を挟んでソース領域１１と隣接しており、この
Ｎ型ドレイン領域３の部分３ａ、Ｐ型ウエル領域
９およびソース領域１１の表面にゲート酸化膜１
５を介してゲート電極１７が形成されている。ま
た、ソース領域１１およびP+ウエルコンタクト
拡散領域１３にはソース電極１９が形成され、ソ
ース電極１９とゲート電極１７との間には層間絶
縁膜２１が形成されている。
以上のように構成されたものにおいて、ゲート
電極１７に電圧を印加すると、ゲート酸化膜１５
の直下のＰ型ウエル領域９内のソース領域１１と
ドレイン領域３間に伝導チヤンネルが誘起され、
ソースとドレイン間の電流が制御されるものであ
る。
電極１７に電圧を印加すると、ゲート酸化膜１５
の直下のＰ型ウエル領域９内のソース領域１１と
ドレイン領域３間に伝導チヤンネルが誘起され、
ソースとドレイン間の電流が制御されるものであ
る。
ところで、このような縦型MOSトランジスタ
においては、電力用として使用するために、ソー
ス−ドレイン間に比較的高い電圧を印加すると、
Ｎ型ドレイン領域３とＰ型ウエル領域９との接合
面からそれぞれ各領域に空乏層が発生し、この空
乏層が隣接する２つのＰ型ウエル領域９間に対応
する部分に谷間を形成し、この谷間がＰ型ウエル
領域９のコーナ部に最も近く形成されるため、Ｐ
型ウエル領域９のコーナ部に矢印１０で示すよう
に電界が集中する。この結果、Ｎ型ドレイン領域
３とＰ型ウエル領域９との間にブレークダウンが
始まり、このブレークダウンによる電流により
MOSトランジスタの寄生バイポーラトランジス
タが動作し、これによりMOSトランジスタのＮ
型ドレイン領域３とＰ型ウエル領域９との間に電
流が集中的に発生するため、MOSトランジスタ
はその電流の発熱により破壊されるという問題が
ある。特に、このような問題はソース−ドレイン
間にMOSトランジスタの耐圧よりも大きなサー
ジ電圧等が印加された場合に発生し易い。
においては、電力用として使用するために、ソー
ス−ドレイン間に比較的高い電圧を印加すると、
Ｎ型ドレイン領域３とＰ型ウエル領域９との接合
面からそれぞれ各領域に空乏層が発生し、この空
乏層が隣接する２つのＰ型ウエル領域９間に対応
する部分に谷間を形成し、この谷間がＰ型ウエル
領域９のコーナ部に最も近く形成されるため、Ｐ
型ウエル領域９のコーナ部に矢印１０で示すよう
に電界が集中する。この結果、Ｎ型ドレイン領域
３とＰ型ウエル領域９との間にブレークダウンが
始まり、このブレークダウンによる電流により
MOSトランジスタの寄生バイポーラトランジス
タが動作し、これによりMOSトランジスタのＮ
型ドレイン領域３とＰ型ウエル領域９との間に電
流が集中的に発生するため、MOSトランジスタ
はその電流の発熱により破壊されるという問題が
ある。特に、このような問題はソース−ドレイン
間にMOSトランジスタの耐圧よりも大きなサー
ジ電圧等が印加された場合に発生し易い。
［発明の目的］
この発明は、上記に鑑みてなされたもので、そ
の目的とするところは、ソース−ドレイン間に比
較的大きなサージ電圧等が印加されても破壊され
ることのない縦型MOSトランジスタを提供する
ことある。
の目的とするところは、ソース−ドレイン間に比
較的大きなサージ電圧等が印加されても破壊され
ることのない縦型MOSトランジスタを提供する
ことある。
［発明の概要］
上記目的を達成するため、この発明は、ドレイ
ン領域を構成する第１の導電型のドレイン基板
と、前記ドレイン基板の第１の主面側に形成され
た前記ドレイン基板よりも不純物濃度の高い第１
の導電型の不純物領域と、前記ドレイン基板の第
１の主面に対向した第２の主面に複数形成された
第２の導電型の第１のウエル領域と、前記各第１
のウエル領域内にそれぞれ形成された第１の導電
型のソース領域と、前記ドレイン領域と前記各ソ
ース領域との間の前記第１のウエル領域上に絶縁
膜を介して形成されたゲート電極と、前記ドレイ
ン基板の第２の主面側に前記不純物領域と接する
ように形成され、前記ソース領域と電気的に接続
された第２の導電型の第２のウエル領域と、前記
複数のゲート電極を電気的に接続するくし歯状の
ゲートコンタクト用電極とを具備し、前記第２の
ウエル領域が、前記ゲートコンタクト用電極の周
囲及び隙間に設けられたことを特徴とする。
ン領域を構成する第１の導電型のドレイン基板
と、前記ドレイン基板の第１の主面側に形成され
た前記ドレイン基板よりも不純物濃度の高い第１
の導電型の不純物領域と、前記ドレイン基板の第
１の主面に対向した第２の主面に複数形成された
第２の導電型の第１のウエル領域と、前記各第１
のウエル領域内にそれぞれ形成された第１の導電
型のソース領域と、前記ドレイン領域と前記各ソ
ース領域との間の前記第１のウエル領域上に絶縁
膜を介して形成されたゲート電極と、前記ドレイ
ン基板の第２の主面側に前記不純物領域と接する
ように形成され、前記ソース領域と電気的に接続
された第２の導電型の第２のウエル領域と、前記
複数のゲート電極を電気的に接続するくし歯状の
ゲートコンタクト用電極とを具備し、前記第２の
ウエル領域が、前記ゲートコンタクト用電極の周
囲及び隙間に設けられたことを特徴とする。
［発明の実施例］
以下、図面を用いてこの発明の実施例を説明す
る。
る。
第１図はこの発明の一実施例に係わる縦型
MOSトランジスタの断面図である。同図に示す
縦型MOSトランジスタは、縦型MOSトランジス
タ部２３とこの縦型MOSトランジスタ部２３に
隣接して形成されているツエナーダイオード部２
５とを有する。縦型MOSトランジスタ部２３は
第４図の縦型MOSトランジスタに対しＰ型ウエ
ル領域９（以下、適宜「第１のＰ型ウエル領域
９」と呼ぶ）の底部がN+型基板１に接するまで
延出していることが異なるのみで、同じ構成部分
には同じ符号が付されている。
MOSトランジスタの断面図である。同図に示す
縦型MOSトランジスタは、縦型MOSトランジス
タ部２３とこの縦型MOSトランジスタ部２３に
隣接して形成されているツエナーダイオード部２
５とを有する。縦型MOSトランジスタ部２３は
第４図の縦型MOSトランジスタに対しＰ型ウエ
ル領域９（以下、適宜「第１のＰ型ウエル領域
９」と呼ぶ）の底部がN+型基板１に接するまで
延出していることが異なるのみで、同じ構成部分
には同じ符号が付されている。
ツエナーダイオード部２５は、縦型MOSトラ
ンジスタ部２３のソース電極とドレイン電極間に
並列にツエナーダイオードを接続し、ソース電極
とドレイン電極間にサージ電圧のような高電圧が
印加された場合、この高電圧に対してツエナーダ
イオードが導通状態になつて高電圧がMOSトラ
ンジスタのソース電極とドレイン電極間に印加さ
れないようにしているものである。
ンジスタ部２３のソース電極とドレイン電極間に
並列にツエナーダイオードを接続し、ソース電極
とドレイン電極間にサージ電圧のような高電圧が
印加された場合、この高電圧に対してツエナーダ
イオードが導通状態になつて高電圧がMOSトラ
ンジスタのソース電極とドレイン電極間に印加さ
れないようにしているものである。
ツエナーダイオード部２５は、ドレイン基板を
構成するＮ型ドレイン領域３内に半導体基板５の
主面側から拡散形成された第２のＰ型ウエル領域
２７を有している。この第２のＰ型ウエル領域２
７は、前記第１のＰ型ウエル領域９と同様に、そ
の底部がN+型基板１に接するまで延出しており、
また、その不純物濃度が第１のＰ型ウエル領域９
よりも高く形成されるとともに、この第２のＰ型
ウエル領域２７は第１のＰ型ウエル領域９と同時
に拡散形成され得る。また、第２のＰ型ウエル領
域２７内にはP+導電型のＰウエルコンタクト拡
散領域３３が形成され、このＰウエルコンタクト
拡散領域３３を介して第２のＰ型ウエル領域２７
がソース電極１９に接続されている。しかしなが
ら、このＰウエルコンタクト拡散領域３３を介さ
ず直接に第２のＰ型ウエル領域２７をソース電極
１９に接続してもよい。なお、３７はフイールド
酸化膜３７である。
構成するＮ型ドレイン領域３内に半導体基板５の
主面側から拡散形成された第２のＰ型ウエル領域
２７を有している。この第２のＰ型ウエル領域２
７は、前記第１のＰ型ウエル領域９と同様に、そ
の底部がN+型基板１に接するまで延出しており、
また、その不純物濃度が第１のＰ型ウエル領域９
よりも高く形成されるとともに、この第２のＰ型
ウエル領域２７は第１のＰ型ウエル領域９と同時
に拡散形成され得る。また、第２のＰ型ウエル領
域２７内にはP+導電型のＰウエルコンタクト拡
散領域３３が形成され、このＰウエルコンタクト
拡散領域３３を介して第２のＰ型ウエル領域２７
がソース電極１９に接続されている。しかしなが
ら、このＰウエルコンタクト拡散領域３３を介さ
ず直接に第２のＰ型ウエル領域２７をソース電極
１９に接続してもよい。なお、３７はフイールド
酸化膜３７である。
第２図は第１図に示した縦型MOSトランジス
タのチツプレイアウトを示す図である。同図にお
いて、一点鎖線４１で囲んだ部分が縦型MOSト
ランジスタの領域であり、点線４３で囲む細長い
部分がゲートコンタクト用アルミニウム配線であ
り、実線で細長く囲まれた部分４５がソース・ド
レイン間ツエナーダイオード用アルミニウム配線
であり、斜線を施した部分４７がソース・ドレイ
ン間ツエナーダイオード領域である。
タのチツプレイアウトを示す図である。同図にお
いて、一点鎖線４１で囲んだ部分が縦型MOSト
ランジスタの領域であり、点線４３で囲む細長い
部分がゲートコンタクト用アルミニウム配線であ
り、実線で細長く囲まれた部分４５がソース・ド
レイン間ツエナーダイオード用アルミニウム配線
であり、斜線を施した部分４７がソース・ドレイ
ン間ツエナーダイオード領域である。
一般に、MOSトランジスタにおいてはゲート
抵抗を低減するために、縦型MOSトランジスタ
を分割してゲートコンタクト用アルミニウム配線
を設ける必要があるが、この分割した部分の縦型
MOSトランジスタ領域にスペースが生じる。従
つて、このような分割した縦型MOSトランジス
タの間のスペースや縦型MOSトランジスタの外
周部にソース・ドレイン間ツエナーダイオードを
形成すれば、MOSトランジスタのチツプサイズ
をほとんど大きくする必要がない。従つて、上記
構成においては、ソース・ドレイン間ツエナーダ
イオードは斜線を施した部分４７で示すように分
割されたMOSトランジスタ間のスペースとMOS
トランジスタの外周部のようなほとんどデツドス
ペースに近い領域に形成されている。また、ソー
ススパツドの下にもソース・ドレイン間ツエナー
ダイオードを形成することも可能である。
抵抗を低減するために、縦型MOSトランジスタ
を分割してゲートコンタクト用アルミニウム配線
を設ける必要があるが、この分割した部分の縦型
MOSトランジスタ領域にスペースが生じる。従
つて、このような分割した縦型MOSトランジス
タの間のスペースや縦型MOSトランジスタの外
周部にソース・ドレイン間ツエナーダイオードを
形成すれば、MOSトランジスタのチツプサイズ
をほとんど大きくする必要がない。従つて、上記
構成においては、ソース・ドレイン間ツエナーダ
イオードは斜線を施した部分４７で示すように分
割されたMOSトランジスタ間のスペースとMOS
トランジスタの外周部のようなほとんどデツドス
ペースに近い領域に形成されている。また、ソー
ススパツドの下にもソース・ドレイン間ツエナー
ダイオードを形成することも可能である。
以上のように構成されたものにおいて、ツエナ
ーダイオード部２５は、ソース電極１９にコンタ
クト領域３３を介して接続された第２のＰ型ウエ
ル領域２７がツエナーダイオードのアノードに対
応し、N+型基板１を介してドレイン電極７に接
続されているＮ型ドレイン領域３がツエナーダイ
オードのカソードに対応するPN接合を有してい
て、このPN接合で形成されるツエナーダイオー
ドはMOSトランジスタのソース電極とドレイン
電極に並列に接続されているとともに、また、こ
のPN接合を形成する第２のＰ型ウエル領域２７
の不純物濃度はMOSトランジスタを構成するＰ
型ウエル領域９の不純物濃度より高く形成され、
これによりツエナーダイオード部２５の耐圧、す
なわちツエナーダイオード部２５の第２のＰ型ウ
エル領域２７とＮ型ドレイン領域３との間の耐圧
の方が縦型MOSトランジスタ部２３のソース電
極とドレイン電極との間の耐圧、すなわちMOS
トランジスタ部のＰ型ウエル領域９とＮ型ドレイ
ン領域３との間の耐圧よりも低く形成されている
ので、仮にMOSトランジスタのソース電極とド
レイン電極間に比較的高い電圧のサージ電圧、よ
り具体的にはMOSトランジスタのソース電極と
ドレイン電極間の耐圧よりも大きな電圧を有する
サージ電圧が印加された場合には、ツエナーダイ
オード部２５の第２のＰ型ウエル領域２７とＮ型
ドレイン領域３との間に先にツエナー電流が流
れ、MOSトランジスタのソース電極とドレイン
電極には電流は流れないようになつている。従つ
て、MOSトランジスタには従来のような寄生バ
イポーラトランジスタによる動作は生じないの
で、MOSトランジスタが破壊されることがない。
なお、ツエナーダイオード部２５の接合容量は通
常のツエナーダイオードと同様に熱的に決まり、
MOSトランジスタのＰ型ウエル領域９とＮ型ド
レイン領域３間の耐量より大きく、このツエナー
電流では簡単に破壊されることはない。
ーダイオード部２５は、ソース電極１９にコンタ
クト領域３３を介して接続された第２のＰ型ウエ
ル領域２７がツエナーダイオードのアノードに対
応し、N+型基板１を介してドレイン電極７に接
続されているＮ型ドレイン領域３がツエナーダイ
オードのカソードに対応するPN接合を有してい
て、このPN接合で形成されるツエナーダイオー
ドはMOSトランジスタのソース電極とドレイン
電極に並列に接続されているとともに、また、こ
のPN接合を形成する第２のＰ型ウエル領域２７
の不純物濃度はMOSトランジスタを構成するＰ
型ウエル領域９の不純物濃度より高く形成され、
これによりツエナーダイオード部２５の耐圧、す
なわちツエナーダイオード部２５の第２のＰ型ウ
エル領域２７とＮ型ドレイン領域３との間の耐圧
の方が縦型MOSトランジスタ部２３のソース電
極とドレイン電極との間の耐圧、すなわちMOS
トランジスタ部のＰ型ウエル領域９とＮ型ドレイ
ン領域３との間の耐圧よりも低く形成されている
ので、仮にMOSトランジスタのソース電極とド
レイン電極間に比較的高い電圧のサージ電圧、よ
り具体的にはMOSトランジスタのソース電極と
ドレイン電極間の耐圧よりも大きな電圧を有する
サージ電圧が印加された場合には、ツエナーダイ
オード部２５の第２のＰ型ウエル領域２７とＮ型
ドレイン領域３との間に先にツエナー電流が流
れ、MOSトランジスタのソース電極とドレイン
電極には電流は流れないようになつている。従つ
て、MOSトランジスタには従来のような寄生バ
イポーラトランジスタによる動作は生じないの
で、MOSトランジスタが破壊されることがない。
なお、ツエナーダイオード部２５の接合容量は通
常のツエナーダイオードと同様に熱的に決まり、
MOSトランジスタのＰ型ウエル領域９とＮ型ド
レイン領域３間の耐量より大きく、このツエナー
電流では簡単に破壊されることはない。
加えて、特に、MOSトランジスタのＰ型ウエ
ル領域９をN+型基板１に接するように構成する
ことにより特開昭59−98557号に開示するように
MOSトランジスタのＰ型ウエル領域９のコーナ
部における電界集中を防止し、ブレークダウンに
よる降伏電流をＰ型ウエル領域９と不純物領域を
構成するN+型基板１との接合面の全域にわたつ
て均一に流すようにして従来のような電流集中が
生じないようにしているのである。そして、その
結果、MOSトランジスタのサージ電流に対する
耐量を大きくして、仮にサージ電圧がMOSトラ
ンジスタのソース電極とドレイン電極との間に印
加されサージ電流が流れたとしても簡単に破壊さ
れないようにしているのである。しかしながら、
第１のＰ型ウエル領域９の占める面積割合は縦型
MOSトランジスタの全面積に対して高々１乃至
２割程度しかないので面積効率が悪い。従つて、
上述したように、サージ耐量を向上した縦型
MOSトランジスタにおいても縦型MOSトランジ
スタ部２３に並列にツエナーダイオード部２５を
形成することはサージ耐圧を向上させるために効
果的である。
ル領域９をN+型基板１に接するように構成する
ことにより特開昭59−98557号に開示するように
MOSトランジスタのＰ型ウエル領域９のコーナ
部における電界集中を防止し、ブレークダウンに
よる降伏電流をＰ型ウエル領域９と不純物領域を
構成するN+型基板１との接合面の全域にわたつ
て均一に流すようにして従来のような電流集中が
生じないようにしているのである。そして、その
結果、MOSトランジスタのサージ電流に対する
耐量を大きくして、仮にサージ電圧がMOSトラ
ンジスタのソース電極とドレイン電極との間に印
加されサージ電流が流れたとしても簡単に破壊さ
れないようにしているのである。しかしながら、
第１のＰ型ウエル領域９の占める面積割合は縦型
MOSトランジスタの全面積に対して高々１乃至
２割程度しかないので面積効率が悪い。従つて、
上述したように、サージ耐量を向上した縦型
MOSトランジスタにおいても縦型MOSトランジ
スタ部２３に並列にツエナーダイオード部２５を
形成することはサージ耐圧を向上させるために効
果的である。
なお、第１図のツエナーダイオード部２５の第
２のＰ型ウエル領域２７はN+型基板１に接して
いるため、ツエナーダイオードは第２のＰ型ウエ
ル領域２７とN+型基板１とのPN接合で形成され
ている。また、この場合のツエナー電圧をMOS
トランジスタの第１のＰ型ウエル領域９とN+型
基板１との間で形成されるツエナー電圧と等しく
するため、第２のＰ型ウエル領域２７の不純物濃
度を第１のＰ型ウエル領域９の不純物濃度と等し
くしておくことが望しい。
２のＰ型ウエル領域２７はN+型基板１に接して
いるため、ツエナーダイオードは第２のＰ型ウエ
ル領域２７とN+型基板１とのPN接合で形成され
ている。また、この場合のツエナー電圧をMOS
トランジスタの第１のＰ型ウエル領域９とN+型
基板１との間で形成されるツエナー電圧と等しく
するため、第２のＰ型ウエル領域２７の不純物濃
度を第１のＰ型ウエル領域９の不純物濃度と等し
くしておくことが望しい。
なお、上記実施例においては、Ｎチヤンネルの
縦型MOSトランジスタについて説明しているが、
これに限定されるものでなく、本発明の縦型
MOSトランジスタはＰチヤンネルの縦型MOSト
ランジスタについても同様に適用できるものであ
る。
縦型MOSトランジスタについて説明しているが、
これに限定されるものでなく、本発明の縦型
MOSトランジスタはＰチヤンネルの縦型MOSト
ランジスタについても同様に適用できるものであ
る。
［発明の効果］
以上説明したように、この発明によれば、次の
如き効果を有する。まず、１つの半導体基板上に
複数の縦型MOSトランジスタを形成する場合、
くし歯状に形成したゲートコンタクト用電極に沿
つて複数の縦型MOSトランジスタを配置すると、
縦型MOSトランジスタ全体のゲート抵抗を低下
させることができる。そして、くし歯状のゲート
コンタクト用電極の間には、従来縦型MOSトラ
ンジスタが形成されておらずデツドスペースであ
つたが、この部分にツエナーダイオードを構成す
る第２のウエル領域を形成したために、第２のウ
エル領域を設けてもチツプサイズを大きくする必
要がなく、スペース効率が高いという効果を有す
る。
如き効果を有する。まず、１つの半導体基板上に
複数の縦型MOSトランジスタを形成する場合、
くし歯状に形成したゲートコンタクト用電極に沿
つて複数の縦型MOSトランジスタを配置すると、
縦型MOSトランジスタ全体のゲート抵抗を低下
させることができる。そして、くし歯状のゲート
コンタクト用電極の間には、従来縦型MOSトラ
ンジスタが形成されておらずデツドスペースであ
つたが、この部分にツエナーダイオードを構成す
る第２のウエル領域を形成したために、第２のウ
エル領域を設けてもチツプサイズを大きくする必
要がなく、スペース効率が高いという効果を有す
る。
また、第２のウエル領域がチツプ全体に形成さ
れる構成であるために、高電圧のサージ電圧が印
加されたときに流れるサージ電流がチツプの一部
に集中することなくチツプ全体に流れるようにな
るので、サージ電流によつて発生する熱がチツプ
の一部に集中せず、破壊されにくくなるという効
果を有する。
れる構成であるために、高電圧のサージ電圧が印
加されたときに流れるサージ電流がチツプの一部
に集中することなくチツプ全体に流れるようにな
るので、サージ電流によつて発生する熱がチツプ
の一部に集中せず、破壊されにくくなるという効
果を有する。
更に、第２のウエル領域が縦型MOSトランジ
スタを取り囲むように形成され、第２のウエル領
域が不純物領域と接している構成であるために、
縦型MOSトランジスタのドレイン領域を構成し
ている半導体基板の部分が第２のウエル領域によ
つて他の半導体基板の部分と分離されており、例
えば縦型MOSトランジスタが形成されていない
半導体基板上に他の半導体素子を形成したような
場合に、縦型MOSトランジスタと他の半導体素
子との間での影響が低減されるという効果を有す
る。
スタを取り囲むように形成され、第２のウエル領
域が不純物領域と接している構成であるために、
縦型MOSトランジスタのドレイン領域を構成し
ている半導体基板の部分が第２のウエル領域によ
つて他の半導体基板の部分と分離されており、例
えば縦型MOSトランジスタが形成されていない
半導体基板上に他の半導体素子を形成したような
場合に、縦型MOSトランジスタと他の半導体素
子との間での影響が低減されるという効果を有す
る。
第１図はこの発明の一実施例を示す縦型MOS
トランジスタの断面図、第２図は第１図の縦型
MOSトランジスタのチツプ構成図、第３図は従
来の縦型MOSトランジスタの断面図である。 １…N+型基板、３…Ｎ型ドレイン領域、５…
半導体基板、７…ドレイン電極、９…Ｐ型ウエル
領域、１１…ソース領域、１５…ゲート酸化膜、
１７…ゲート電極、１９…ソース電極、２３…縦
型MOSトランジスタ部、２５…ツエナーダイオ
ード部、２７…第２のＰ型ウエル領域、３３…Ｐ
ウエルコンタクト拡散領域。
トランジスタの断面図、第２図は第１図の縦型
MOSトランジスタのチツプ構成図、第３図は従
来の縦型MOSトランジスタの断面図である。 １…N+型基板、３…Ｎ型ドレイン領域、５…
半導体基板、７…ドレイン電極、９…Ｐ型ウエル
領域、１１…ソース領域、１５…ゲート酸化膜、
１７…ゲート電極、１９…ソース電極、２３…縦
型MOSトランジスタ部、２５…ツエナーダイオ
ード部、２７…第２のＰ型ウエル領域、３３…Ｐ
ウエルコンタクト拡散領域。
Claims (1)
- 【特許請求の範囲】 １ ドレイン領域を構成する第１の導電型のドレ
イン基板と、 前記ドレイン基板の第１の主面側に形成された
前記ドレイン基板よりも不純物濃度の高い第１の
導電型の不純物領域と、 前記ドレイン基板の第１の主面に対向した第２
の主面に複数形成された第２の導電型の第１のウ
エル領域と、 前記各第１のウエル領域内にそれぞれ形成され
た第１の導電型のソース領域と、 前記ドレイン領域と前記各ソース領域との間の
前記第１のウエル領域上に絶縁膜を介して形成さ
れたゲート電極と、 前記ドレイン基板の第２の主面側に前記不純物
領域と接するように形成され、前記ソース領域と
電気的に接続された第２の導電型の第２のウエル
領域と、 前記複数のゲート電極を電気的に接続するくし
歯状のゲートコンタクト用電極とを具備し、 前記第２のウエル領域が、前記ゲートコンタク
ト用電極の周囲及び隙間に設けられたことを特徴
とする縦型MOSトランジスタ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021813A JPS61182264A (ja) | 1985-02-08 | 1985-02-08 | 縦型ｍｏｓトランジスタ |
| US06/826,772 US4819044A (en) | 1985-02-08 | 1986-02-06 | Vertical type MOS transistor and its chip |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60021813A JPS61182264A (ja) | 1985-02-08 | 1985-02-08 | 縦型ｍｏｓトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61182264A JPS61182264A (ja) | 1986-08-14 |
| JPH051626B2 true JPH051626B2 (ja) | 1993-01-08 |
Family
ID=12065498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60021813A Granted JPS61182264A (ja) | 1985-02-08 | 1985-02-08 | 縦型ｍｏｓトランジスタ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4819044A (ja) |
| JP (1) | JPS61182264A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05246301A (ja) * | 1992-03-06 | 1993-09-24 | Toyota Motor Corp | エアバッグ装置用衝突センサの配置構造 |
Families Citing this family (26)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4929991A (en) * | 1987-11-12 | 1990-05-29 | Siliconix Incorporated | Rugged lateral DMOS transistor structure |
| JPH01215067A (ja) * | 1988-02-24 | 1989-08-29 | Hitachi Ltd | 縦型絶縁ゲート電解効果トランジスタ |
| JPH0817234B2 (ja) * | 1988-07-20 | 1996-02-21 | 富士電機株式会社 | 半導体集積回路 |
| FR2649828B1 (fr) * | 1989-07-17 | 1991-10-31 | Sgs Thomson Microelectronics | Circuit integre vdmos/logique comprenant un transistor vertical deplete et une diode zener |
| DE69029180T2 (de) * | 1989-08-30 | 1997-05-22 | Siliconix Inc | Transistor mit Spannungsbegrenzungsanordnung |
| JP2701502B2 (ja) * | 1990-01-25 | 1998-01-21 | 日産自動車株式会社 | 半導体装置 |
| JP2692350B2 (ja) * | 1990-04-02 | 1997-12-17 | 富士電機株式会社 | Ｍｏｓ型半導体素子 |
| US5404040A (en) * | 1990-12-21 | 1995-04-04 | Siliconix Incorporated | Structure and fabrication of power MOSFETs, including termination structures |
| US5304831A (en) * | 1990-12-21 | 1994-04-19 | Siliconix Incorporated | Low on-resistance power MOS technology |
| JP2579702B2 (ja) * | 1991-02-08 | 1997-02-12 | 株式会社 神戸製鋼所 | ホイールクレーン |
| GB9207849D0 (en) * | 1992-04-09 | 1992-05-27 | Philips Electronics Uk Ltd | A semiconductor device |
| US5430314A (en) | 1992-04-23 | 1995-07-04 | Siliconix Incorporated | Power device with buffered gate shield region |
| US5701071A (en) * | 1995-08-21 | 1997-12-23 | Fujitsu Limited | Systems for controlling power consumption in integrated circuits |
| JP4681176B2 (ja) * | 1999-07-15 | 2011-05-11 | ローム株式会社 | Ｍｏｓ型電界効果トランジスタを有する半導体装置 |
| DE10262169B4 (de) * | 2002-04-19 | 2016-11-03 | Infineon Technologies Ag | Halbleiterbauelement und integrierte Schaltungsanordnung damit |
| DE10217610B4 (de) * | 2002-04-19 | 2005-11-03 | Infineon Technologies Ag | Metall-Halbleiter-Kontakt, Halbleiterbauelement, integrierte Schaltungsanordnung und Verfahren |
| JP4272854B2 (ja) * | 2002-07-10 | 2009-06-03 | キヤノン株式会社 | 半導体装置及びそれを用いた液体吐出装置 |
| JP4202970B2 (ja) * | 2004-06-10 | 2008-12-24 | 株式会社東芝 | 半導体装置及びその製造方法、半導体装置の欠陥検出方法 |
| KR100648276B1 (ko) | 2004-12-15 | 2006-11-23 | 삼성전자주식회사 | 역방향 다이오드가 구비된 수직형 디모스 소자 |
| US9484451B2 (en) * | 2007-10-05 | 2016-11-01 | Vishay-Siliconix | MOSFET active area and edge termination area charge balance |
| US9431249B2 (en) | 2011-12-01 | 2016-08-30 | Vishay-Siliconix | Edge termination for super junction MOSFET devices |
| US9614043B2 (en) | 2012-02-09 | 2017-04-04 | Vishay-Siliconix | MOSFET termination trench |
| US9842911B2 (en) | 2012-05-30 | 2017-12-12 | Vishay-Siliconix | Adaptive charge balanced edge termination |
| US9508596B2 (en) | 2014-06-20 | 2016-11-29 | Vishay-Siliconix | Processes used in fabricating a metal-insulator-semiconductor field effect transistor |
| US9887259B2 (en) | 2014-06-23 | 2018-02-06 | Vishay-Siliconix | Modulated super junction power MOSFET devices |
| KR102098996B1 (ko) | 2014-08-19 | 2020-04-08 | 비쉐이-실리코닉스 | 초접합 금속 산화물 반도체 전계 효과 트랜지스터 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2916114A1 (de) * | 1978-04-21 | 1979-10-31 | Hitachi Ltd | Halbleitervorrichtung |
| DE3012185A1 (de) * | 1980-03-28 | 1981-10-08 | Siemens AG, 1000 Berlin und 8000 München | Feldeffekttransistor |
| US4345265A (en) * | 1980-04-14 | 1982-08-17 | Supertex, Inc. | MOS Power transistor with improved high-voltage capability |
| US4399449A (en) * | 1980-11-17 | 1983-08-16 | International Rectifier Corporation | Composite metal and polysilicon field plate structure for high voltage semiconductor devices |
| JPS57206073A (en) * | 1981-06-12 | 1982-12-17 | Hitachi Ltd | Mis semiconductor device |
| US4532534A (en) * | 1982-09-07 | 1985-07-30 | Rca Corporation | MOSFET with perimeter channel |
| JPS5998557A (ja) * | 1982-11-27 | 1984-06-06 | Nissan Motor Co Ltd | Ｍｏｓトランジスタ |
| JPS59149056A (ja) * | 1983-02-15 | 1984-08-25 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| JPS59231862A (ja) * | 1983-06-13 | 1984-12-26 | Nissan Motor Co Ltd | 縦型ｍｏｓトランジスタ |
| US4631564A (en) * | 1984-10-23 | 1986-12-23 | Rca Corporation | Gate shield structure for power MOS device |
-
1985
- 1985-02-08 JP JP60021813A patent/JPS61182264A/ja active Granted
-
1986
- 1986-02-06 US US06/826,772 patent/US4819044A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05246301A (ja) * | 1992-03-06 | 1993-09-24 | Toyota Motor Corp | エアバッグ装置用衝突センサの配置構造 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61182264A (ja) | 1986-08-14 |
| US4819044A (en) | 1989-04-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |