JPS6217773B2 - - Google Patents
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- Publication number
- JPS6217773B2 JPS6217773B2 JP7435280A JP7435280A JPS6217773B2 JP S6217773 B2 JPS6217773 B2 JP S6217773B2 JP 7435280 A JP7435280 A JP 7435280A JP 7435280 A JP7435280 A JP 7435280A JP S6217773 B2 JPS6217773 B2 JP S6217773B2
- Authority
- JP
- Japan
- Prior art keywords
- instruction
- operand
- register
- addressing mode
- processing device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 102100032919 Chromobox protein homolog 1 Human genes 0.000 description 9
- 101000797584 Homo sapiens Chromobox protein homolog 1 Proteins 0.000 description 9
- 238000010586 diagram Methods 0.000 description 9
- 230000001419 dependent effect Effects 0.000 description 1
Landscapes
- Advance Control (AREA)
- Executing Machine-Instructions (AREA)
Description
【発明の詳細な説明】
本発明はパイプライン処理を行うデータ処理装
置に係り、特に、オペランドがメモリ上又はレジ
スタ・ダイレクトのいずれにおいてもマイクロプ
ログラムがそれらの違いを意識することなく高速
に命令を処理できるようにしたデータ処理装置に
関する。
置に係り、特に、オペランドがメモリ上又はレジ
スタ・ダイレクトのいずれにおいてもマイクロプ
ログラムがそれらの違いを意識することなく高速
に命令を処理できるようにしたデータ処理装置に
関する。
近年、ハードウエアの高速化に伴い、ソフトウ
エアの生産性の向上を図り、さらにメモリの利用
効率の向上を目ざして命令の高機能化を図つた計
算機が多くなりつつある。このために、従来オペ
レーシヨンコード（以下、OPコードと略す）に
従属的であつたオペランドのアドレツシングモー
ドをOPコードから独立させて、アドレツシング
モードを指定するフイールドを命令語の中に独立
して持つような命令体系が現われている。
エアの生産性の向上を図り、さらにメモリの利用
効率の向上を目ざして命令の高機能化を図つた計
算機が多くなりつつある。このために、従来オペ
レーシヨンコード（以下、OPコードと略す）に
従属的であつたオペランドのアドレツシングモー
ドをOPコードから独立させて、アドレツシング
モードを指定するフイールドを命令語の中に独立
して持つような命令体系が現われている。
しかし、このような命令体系を従来のデータ構
造の処理装置で処理する場合には、以下のような
問題点がある。
造の処理装置で処理する場合には、以下のような
問題点がある。
第１図は、従来のパイプライン処理を行うデー
タ処理装置の基本的な構成を示す図である。第１
図において、処理装置を命令の準備を行うユニツ
トと命令の実行を行う部分との２つの部分に分け
ると、命令準備ユニツト１００は、命令フエツチ
回路１５０、命令デコード回路１０２、オペラン
ドの実効アドレス計算を行うアドレス計算回路１
０３、オペランドのフエツチを制御するオペラン
ドフエツチ回路１０４から構成される。一方、命
令実行ユニツト１０１は、オペランドバツフア１
０６、データセレクタ１０７，１０８、演算回路
１０９、テンポラリーレジスタ１１０、マイクロ
プログラムアドレスレジスタ１１１、マイクロプ
ログラムメモリ１１２、マイクロ命令レジスタ１
１３などから構成される。これらのユニツトの他
に、ジエネラルレジスタ方式を採る処理装置で
は、ジエネラルレジスタ１１４が命令準備ユニツ
ト１００と命令実行ユニツト１０１とに共用され
る。もちろん、パイプライン制御を行う処理装置
の構成は、さらに細かいユニツトに分けられる場
合もある。
タ処理装置の基本的な構成を示す図である。第１
図において、処理装置を命令の準備を行うユニツ
トと命令の実行を行う部分との２つの部分に分け
ると、命令準備ユニツト１００は、命令フエツチ
回路１５０、命令デコード回路１０２、オペラン
ドの実効アドレス計算を行うアドレス計算回路１
０３、オペランドのフエツチを制御するオペラン
ドフエツチ回路１０４から構成される。一方、命
令実行ユニツト１０１は、オペランドバツフア１
０６、データセレクタ１０７，１０８、演算回路
１０９、テンポラリーレジスタ１１０、マイクロ
プログラムアドレスレジスタ１１１、マイクロプ
ログラムメモリ１１２、マイクロ命令レジスタ１
１３などから構成される。これらのユニツトの他
に、ジエネラルレジスタ方式を採る処理装置で
は、ジエネラルレジスタ１１４が命令準備ユニツ
ト１００と命令実行ユニツト１０１とに共用され
る。もちろん、パイプライン制御を行う処理装置
の構成は、さらに細かいユニツトに分けられる場
合もある。
第２図は、第１図に示した処理装置について、
命令実行を行う部分についてさらに詳しく示した
ものである。この図では、一例として、OPコー
ド部OP、第１オペランドのアドレツシングモー
ドを指定する部分MOD１、レジスタ指定部分Ｒ
１，Ｒ２を有する２オペランドタイプの命令２０
０の処理について説明する。MOD１は第１オペ
ランドのアドレツシングモードを指定する部分で
あり、前記MOD１がレジスタ・ダイレクトの場
合には、レジスタ指定部分Ｒ１で示されるレジス
タが第１オペランドとなり、前記MOD１がメモ
リ参照モードの場合には、レジスタ指定部分Ｒ１
で示されるレジスタが実効アドレス計算のための
ベースレジスタとして使用される。命令語２００
のOP，MOD１は信号線２１０，２２０を通して
デコード回路１０２でデコードされ、命令実行ユ
ニツトを制御するマイクロプログラムアドレスが
作成され、そのアドレスは信号線１２３を通して
マイクロプログラムアドレスレジスタ１１１にセ
ツトされる。
命令実行を行う部分についてさらに詳しく示した
ものである。この図では、一例として、OPコー
ド部OP、第１オペランドのアドレツシングモー
ドを指定する部分MOD１、レジスタ指定部分Ｒ
１，Ｒ２を有する２オペランドタイプの命令２０
０の処理について説明する。MOD１は第１オペ
ランドのアドレツシングモードを指定する部分で
あり、前記MOD１がレジスタ・ダイレクトの場
合には、レジスタ指定部分Ｒ１で示されるレジス
タが第１オペランドとなり、前記MOD１がメモ
リ参照モードの場合には、レジスタ指定部分Ｒ１
で示されるレジスタが実効アドレス計算のための
ベースレジスタとして使用される。命令語２００
のOP，MOD１は信号線２１０，２２０を通して
デコード回路１０２でデコードされ、命令実行ユ
ニツトを制御するマイクロプログラムアドレスが
作成され、そのアドレスは信号線１２３を通して
マイクロプログラムアドレスレジスタ１１１にセ
ツトされる。
以上のような従来の処理装置においては、OP
コードが同一であつても、オペランドがメモリ参
照の場合とレジスタ・ダイレクトの場合とではマ
イクロプログラムを分ける必要があつた。これは
ジエネラルレジスタ１１４の２組の出力線１２
７，１２８の内、一方の出力線１２７は命令準備
ユニツト専用とし、他方の出力線１２８は命令実
行ユニツト専用としているため、２つのオペラン
ドが両者ともにレジスタ・ダイレクトモードの場
合には、オペランドを命令実行ユニツト１０１に
取り込む信号線はジエネラルレジスタ１１４の出
力線１２８しかなく、したがつて第３図Ａに示す
ように、２オペランドの加算命令では２組のマイ
クロプログラムとならざるを得なかつた。
コードが同一であつても、オペランドがメモリ参
照の場合とレジスタ・ダイレクトの場合とではマ
イクロプログラムを分ける必要があつた。これは
ジエネラルレジスタ１１４の２組の出力線１２
７，１２８の内、一方の出力線１２７は命令準備
ユニツト専用とし、他方の出力線１２８は命令実
行ユニツト専用としているため、２つのオペラン
ドが両者ともにレジスタ・ダイレクトモードの場
合には、オペランドを命令実行ユニツト１０１に
取り込む信号線はジエネラルレジスタ１１４の出
力線１２８しかなく、したがつて第３図Ａに示す
ように、２オペランドの加算命令では２組のマイ
クロプログラムとならざるを得なかつた。
一方、第１オペランドがメモリ参照モードの場
合には、第１オペランドはメモリからの信号線１
３０を通してオペランドバツフア１０６にセツト
されており、マイクロプログラムは第３図Ｂに示
すように、１マイクロ命令となる。
合には、第１オペランドはメモリからの信号線１
３０を通してオペランドバツフア１０６にセツト
されており、マイクロプログラムは第３図Ｂに示
すように、１マイクロ命令となる。
このようにオペランドがメモリとレジスタの場
合に分けてマイクロプログラムを用意しなければ
ならず、マイクロプログラムの容量が増大すると
いう欠点を有し、さらに命令処理速度の低下を招
くという欠点があつた。
合に分けてマイクロプログラムを用意しなければ
ならず、マイクロプログラムの容量が増大すると
いう欠点を有し、さらに命令処理速度の低下を招
くという欠点があつた。
本発明は、前記した従来技術の欠点に鑑みなさ
れたものであり、その目的は、オペランドがレジ
スタ・ダイレクトモードのときもメモリ参照モー
ドのときも同一のマイクロ命令によつて実行可能
なデータ処理装置を提供することにある。
れたものであり、その目的は、オペランドがレジ
スタ・ダイレクトモードのときもメモリ参照モー
ドのときも同一のマイクロ命令によつて実行可能
なデータ処理装置を提供することにある。
本発明は、連絡用レジスタを設けて、オペラン
ドがレジスタダイレクトモードで与えられた場合
に、命令準備ユニツトがジエネラルレジスタをア
クセスして予めオペランドとなるレジスタの内容
を上記連絡用レジスタに転送するようにするとと
もに、アドレツシングモードがレジスタダイレク
トモードのときには、この連絡用レジスタのオペ
ランドを命令実行ユニツトに読み込む機構を設け
たことを特徴としている。
ドがレジスタダイレクトモードで与えられた場合
に、命令準備ユニツトがジエネラルレジスタをア
クセスして予めオペランドとなるレジスタの内容
を上記連絡用レジスタに転送するようにするとと
もに、アドレツシングモードがレジスタダイレク
トモードのときには、この連絡用レジスタのオペ
ランドを命令実行ユニツトに読み込む機構を設け
たことを特徴としている。
以下、本発明の詳細を実施例により説明する。
第４図は本発明のパイプライン制御データ処理装
置の実施例を示したブロツク図である。このデー
タ処理装置は、命令準備ユニツト１００、命令実
行ユニツト１０１ともに第１図の従来装置と大部
分が同様であるが、連絡用レジスタ３００とフラ
グ３０１が設けられているのが特徴である。
第４図は本発明のパイプライン制御データ処理装
置の実施例を示したブロツク図である。このデー
タ処理装置は、命令準備ユニツト１００、命令実
行ユニツト１０１ともに第１図の従来装置と大部
分が同様であるが、連絡用レジスタ３００とフラ
グ３０１が設けられているのが特徴である。
第５図は、第４図で示した実施例から、命令実
行を行う部分に関連する要素を抜き出してさらに
詳しく示したもので、第２図で説明した従来例の
場合と同様なフオーマツトを有する２オペランド
命令２００の処理列を説明する。命令語のOPコ
ード（OP）は、デコード回路４００によつてマ
イクロプログラムの先頭アドレスに変換され、信
号線１２３を通してマイクロプログラムアドレス
レジスタ１１１にセツトされる。
行を行う部分に関連する要素を抜き出してさらに
詳しく示したもので、第２図で説明した従来例の
場合と同様なフオーマツトを有する２オペランド
命令２００の処理列を説明する。命令語のOPコ
ード（OP）は、デコード回路４００によつてマ
イクロプログラムの先頭アドレスに変換され、信
号線１２３を通してマイクロプログラムアドレス
レジスタ１１１にセツトされる。
命令語２００のMOD１は、デコード回路４０
１によつてデコードされ、信号線３１１を介して
フラグ３０１のセツト、リセツト信号となる。す
なわち、フラグ３０１はMOD１がレジスタ・ダ
イレクトモードのときにセレクタ１０７が信号線
３１０を選択し、MOD１がメモリ参照モードの
ときにセレクタ１０７が信号線１３１を選択する
ように設定される。
１によつてデコードされ、信号線３１１を介して
フラグ３０１のセツト、リセツト信号となる。す
なわち、フラグ３０１はMOD１がレジスタ・ダ
イレクトモードのときにセレクタ１０７が信号線
３１０を選択し、MOD１がメモリ参照モードの
ときにセレクタ１０７が信号線１３１を選択する
ように設定される。
また、MOD１がレジスタモードの場合には、
命令語２００のレジスタ指定部Ｒ１の内容がジエ
ネラルレジスタ１１４の一方のアドレスレジスタ
２０２に設定され、対応するレジスタの内容が信
号線１２７、アドレス計算回路１０３、信号線１
２１を通して連絡用レジスタ３００にセツトされ
る。オペランドがメモリ参照の場合には、メモリ
からの信号線１３０を通してオペランドバツフア
１０６にオペランドがセツトされる。
命令語２００のレジスタ指定部Ｒ１の内容がジエ
ネラルレジスタ１１４の一方のアドレスレジスタ
２０２に設定され、対応するレジスタの内容が信
号線１２７、アドレス計算回路１０３、信号線１
２１を通して連絡用レジスタ３００にセツトされ
る。オペランドがメモリ参照の場合には、メモリ
からの信号線１３０を通してオペランドバツフア
１０６にオペランドがセツトされる。
したがつて、命令実行時には、オペランドがオ
ペランドバツフア１０６（メモリ参照モード）又
はレジスタ３００（レジスタ・ダイレクトモー
ド）のいずれかに準備されており、しかもフラグ
３０１とセレクタ１０７によつて、オペランドの
アドレツシングモードに対応してどちらを選択す
るかが既に定められているため、マイクロプログ
ラムにおいてオペランドのアドレツシングモード
を意識する必要がない。このため、第６図に示す
ように、本発明を実施した場合には、マイクロプ
ログラムをメモリ参照の場合とレジスタダイレク
トの場合と共用できる。
ペランドバツフア１０６（メモリ参照モード）又
はレジスタ３００（レジスタ・ダイレクトモー
ド）のいずれかに準備されており、しかもフラグ
３０１とセレクタ１０７によつて、オペランドの
アドレツシングモードに対応してどちらを選択す
るかが既に定められているため、マイクロプログ
ラムにおいてオペランドのアドレツシングモード
を意識する必要がない。このため、第６図に示す
ように、本発明を実施した場合には、マイクロプ
ログラムをメモリ参照の場合とレジスタダイレク
トの場合と共用できる。
以上の説明から明らかなように、本発明によれ
ば、命令を実行するマイクロプログラムがオペラ
ンドのアドレツシングモードに影響されず、この
ため、オペランドのアドレツシングモードがメモ
リ参照でもレジスタ・ダイレクトでも共通のマイ
クロプログラムとすることが可能となるため、マ
イクロプログラムメモリを減少させることが可能
となり、さらに実行マイクロステツプ数を減少す
ることが可能となるという効果がある。
ば、命令を実行するマイクロプログラムがオペラ
ンドのアドレツシングモードに影響されず、この
ため、オペランドのアドレツシングモードがメモ
リ参照でもレジスタ・ダイレクトでも共通のマイ
クロプログラムとすることが可能となるため、マ
イクロプログラムメモリを減少させることが可能
となり、さらに実行マイクロステツプ数を減少す
ることが可能となるという効果がある。
第１図は従来のデータ処理装置を示すブロツク
図、第２図は第１図の命令実行部分の詳細図、第
３図は第１図に示すデータ処理装置における加算
命令を実行するためのマイクロプログラムフロー
を示す図、第４図は本発明の一実施例を示すブロ
ツク図、第５図は第４図の命令実行部分の詳細
図、第６図は本発明の場合の加算命令を実行する
ためのマイクロプログラムフローを示す図であ
る。 １００……命令準備ユニツト、１０１……命令
実行ユニツト、１０２，４００，４０１……デコ
ード回路、１０３……アドレス計算回路、１０６
……オペランドバツフア、１１４……ジエネラル
レジスタ、３００……連絡用レジスタ、３０１…
…フラグ、１０７，１０８……セレクタ。
図、第２図は第１図の命令実行部分の詳細図、第
３図は第１図に示すデータ処理装置における加算
命令を実行するためのマイクロプログラムフロー
を示す図、第４図は本発明の一実施例を示すブロ
ツク図、第５図は第４図の命令実行部分の詳細
図、第６図は本発明の場合の加算命令を実行する
ためのマイクロプログラムフローを示す図であ
る。 １００……命令準備ユニツト、１０１……命令
実行ユニツト、１０２，４００，４０１……デコ
ード回路、１０３……アドレス計算回路、１０６
……オペランドバツフア、１１４……ジエネラル
レジスタ、３００……連絡用レジスタ、３０１…
…フラグ、１０７，１０８……セレクタ。
Claims (1)
- １ 記憶装置から読み出した命令語を解読し、こ
の解読結果に従つて前記命令語に含まれるオペラ
ンドの実効アドレスを計算してオペランドの準備
を行う命令準備ユニツトと、該命令準備ユニツト
によつて解読された命令語とオペランドを受け取
つて命令の実行を行う命令実行ユニツトから成る
パイプライン制御方式のデータ処理装置におい
て、連絡用レジスタと、オペランドバツフアと、
上記命令語に含まれるオペランドのアドレツシン
グモードの内容に応じた内容が設定されるフラグ
とを備えるとともに、上記アドレツシングモード
がレジスタダイレクトの場合には、上記命令準備
ユニツトにより上記命令語で指定されたレジスタ
の内容を上記連絡用レジスタにセツトせしめて、
この内容を上記フラグの指示により上記命令実行
ユニツトに選択とり込みさせ、また上記アドレツ
シングモードがメモリ参照の場合には、上記命令
準備ユニツトにより上記命令語で指定されたアド
レスをもつ記憶装置の内容を上記オペランドバツ
フアにセツトせしめて、この内容を上記フラグの
指示により上記命令実行ユニツトに選択とり込み
させるように構成したことを特徴とするデータ処
理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7435280A JPS57756A (en) | 1980-06-04 | 1980-06-04 | Data processor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7435280A JPS57756A (en) | 1980-06-04 | 1980-06-04 | Data processor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57756A JPS57756A (en) | 1982-01-05 |
| JPS6217773B2 true JPS6217773B2 (ja) | 1987-04-20 |
Family
ID=13544640
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7435280A Granted JPS57756A (en) | 1980-06-04 | 1980-06-04 | Data processor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57756A (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58146941A (ja) * | 1982-02-26 | 1983-09-01 | Hitachi Ltd | マイクロプログラム制御デ−タ処理装置 |
| JPS59184948A (ja) * | 1983-04-04 | 1984-10-20 | Hitachi Ltd | 可変構造化マイクロコンピユ−タ |
| JPS61238100A (ja) * | 1985-04-16 | 1986-10-23 | 株式会社日立製作所 | 音声入出力装置 |
| JPS61285537A (ja) * | 1985-06-12 | 1986-12-16 | Hitachi Ltd | マイクロプログラム制御によるデ−タ処理装置 |
| JP2694948B2 (ja) * | 1987-03-31 | 1997-12-24 | 株式会社東芝 | マイクロプログラム処理装置 |
| JPH0769804B2 (ja) * | 1988-09-28 | 1995-07-31 | 三菱電機株式会社 | データ処理装置 |
-
1980
- 1980-06-04 JP JP7435280A patent/JPS57756A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57756A (en) | 1982-01-05 |
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