JPH0377147A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0377147A JPH0377147A JP1213470A JP21347089A JPH0377147A JP H0377147 A JPH0377147 A JP H0377147A JP 1213470 A JP1213470 A JP 1213470A JP 21347089 A JP21347089 A JP 21347089A JP H0377147 A JPH0377147 A JP H0377147A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概要］
自己のハードウェアをテストするプログラムを格納する
ための記憶装置を備えた半導体集積回路に関し、 この記憶装置の記憶容量を大きくすることなく、テスト
プログラムの複雑化を避けることを目的とし、 リセット信号によりクリアされる複数の内部レジスタと
、自己のハードウェアをテストするプログラムを格納す
るための記憶装置と、を備えた半導体集積回路において
、リセット禁止信号に応じて、該内部レジスタのうち所
定の内部レジスタに該リセット信号を供給するのを禁止
するリセットゲート回路を付設して構成する。
ための記憶装置を備えた半導体集積回路に関し、 この記憶装置の記憶容量を大きくすることなく、テスト
プログラムの複雑化を避けることを目的とし、 リセット信号によりクリアされる複数の内部レジスタと
、自己のハードウェアをテストするプログラムを格納す
るための記憶装置と、を備えた半導体集積回路において
、リセット禁止信号に応じて、該内部レジスタのうち所
定の内部レジスタに該リセット信号を供給するのを禁止
するリセットゲート回路を付設して構成する。
［産業上の利用分野］
本発明は、自己のハードウェアをテストするプログラム
を格納するための記憶装置を備えた半導体集積回路に関
する。
を格納するための記憶装置を備えた半導体集積回路に関
する。
［従来の技術］
例えばデジタルシグナルプロセッサ（ＤＳＰ）では、近
年、ビン数を大幅に削減するためにマスクＲ，ＯＭを内
蔵する傾向になっている。しかし、このマスクＲＯＭは
ユーザプログラム格納用であり、半導体メーカーが出荷
前に自己のハードウェアをテストするためのプログラム
をこのマスクＲＯＭに書き込むことはできない。
年、ビン数を大幅に削減するためにマスクＲ，ＯＭを内
蔵する傾向になっている。しかし、このマスクＲＯＭは
ユーザプログラム格納用であり、半導体メーカーが出荷
前に自己のハードウェアをテストするためのプログラム
をこのマスクＲＯＭに書き込むことはできない。
そこで、テストプログラム格納用ＲＡＭを備えたものが
ある。このＲＡＭはユーザに使用されず、実質的な集積
度を低下させるので、これを避けるため８ワ一ド程度の
記憶容量のものが用いられる。
ある。このＲＡＭはユーザに使用されず、実質的な集積
度を低下させるので、これを避けるため８ワ一ド程度の
記憶容量のものが用いられる。
このため、この記憶容量を越えるテストプログラムは複
数の部分プログラムに分割され、ＲＡＭへのロード、プ
ログラム実行が繰り返し行なわれる。
数の部分プログラムに分割され、ＲＡＭへのロード、プ
ログラム実行が繰り返し行なわれる。
テストプログラムをＲＡＭにロードし、外部からリセッ
ト信号を供給すると、ユーザプログラム実行時と同様に
、プログラムカウンタの内容がクリアされ、最初のアド
レスからテストプログラムが実行される。
ト信号を供給すると、ユーザプログラム実行時と同様に
、プログラムカウンタの内容がクリアされ、最初のアド
レスからテストプログラムが実行される。
［発明が解決しようとする課題］
しかし、このリセット信号により、プログラムカウンタ
以外の内部レジスタもクリアされるので、ある部分プロ
グラムにおいて、その前の部分プログラムの実行結果で
ある内部レジスタの内容を使用する場合には、該クリア
前に内部レジスタの内容をＲＡＭに一旦退避させ、次の
部分プログラムで退避内容を内部レジスタにロードする
必要がある。
以外の内部レジスタもクリアされるので、ある部分プロ
グラムにおいて、その前の部分プログラムの実行結果で
ある内部レジスタの内容を使用する場合には、該クリア
前に内部レジスタの内容をＲＡＭに一旦退避させ、次の
部分プログラムで退避内容を内部レジスタにロードする
必要がある。
このため、テストプログラムに、レジスタ退避命令及び
退避内容をレジスタにロードする命令を含ませなければ
ならず、テストプログラムのステップ数が増加し、テス
トプログラム分割数も増加する。しかも、ＲＡＭの退避
エリアには次の部分プログラムをロードすることができ
ないので、プログラムロードエリアがさらに狭くなると
ともに、各部分プログラムに応じてプログラムロードエ
リアが異なり、ＲＡＭへのテストプログラムロード処理
が複雑になる。このような問題点は、半導体集積回路の
開発期間短縮化の妨げになる。
退避内容をレジスタにロードする命令を含ませなければ
ならず、テストプログラムのステップ数が増加し、テス
トプログラム分割数も増加する。しかも、ＲＡＭの退避
エリアには次の部分プログラムをロードすることができ
ないので、プログラムロードエリアがさらに狭くなると
ともに、各部分プログラムに応じてプログラムロードエ
リアが異なり、ＲＡＭへのテストプログラムロード処理
が複雑になる。このような問題点は、半導体集積回路の
開発期間短縮化の妨げになる。
これを避けるには、テストプログラム格納用ＲＡ、 Ｍ
の記憶容量を大きくしなければならず、実質的な高集積
化が妨げられる。
の記憶容量を大きくしなければならず、実質的な高集積
化が妨げられる。
本発明の目的は、このような問題点に鑑み、テストプロ
グラム格納用記憶装置の記憶容量を大きくすることなく
、テストプログラムの複雑化を避けることができる半導
体集積回路を提供することにある。
グラム格納用記憶装置の記憶容量を大きくすることなく
、テストプログラムの複雑化を避けることができる半導
体集積回路を提供することにある。
［課題を解決するための手段］
第１図は本発明の原理構成を示す。
図中、ｌは半導体集積回路、例えばＤＳＰであり、複数
の内部レジスタ２１〜２ｎ、記憶装置３及びリセットゲ
ート回路４を備えている。
の内部レジスタ２１〜２ｎ、記憶装置３及びリセットゲ
ート回路４を備えている。
この記憶装置３は、出荷前に自己のハードウェアをテス
トするプログラムを格納するためのものであり、ユーザ
プログラムの実行とは無関係であるので、その記憶容量
は小さい。まり、リセットゲート回路４にはリセット信
号及びリセット禁止信号が供給され、リセットゲート回
路４は、このリセット禁止信号に応じて、内部レジスタ
２１〜２ｎのうち所定のく特定のまたは任意の〉内部レ
ジスタに該リセット信号を供給するのを禁止する。
トするプログラムを格納するためのものであり、ユーザ
プログラムの実行とは無関係であるので、その記憶容量
は小さい。まり、リセットゲート回路４にはリセット信
号及びリセット禁止信号が供給され、リセットゲート回
路４は、このリセット禁止信号に応じて、内部レジスタ
２１〜２ｎのうち所定のく特定のまたは任意の〉内部レ
ジスタに該リセット信号を供給するのを禁止する。
［作用］
記憶装置３は小記憶容量であるので、この容量を越える
ステップ数のハードウェアテストプログラムは複数の部
分プログラムに分割され、記憶装置３へのプログラムの
ロード及びその実行が繰り返し行なわれる。この際、あ
る部分プログラムの実行結果である内部レジスタの内容
を次の部分プログラムで使用する場合がある。一方、テ
ストプログラムを実行させるにはユーザプログラムの実
行の場合と同様に、リセット信号を供給してプログラム
カウンタ（命令アドレスレジスタ）の内容をりＩＪ ７
Ｌなければならず、同時に他の内部レジスタもクリア
される。
ステップ数のハードウェアテストプログラムは複数の部
分プログラムに分割され、記憶装置３へのプログラムの
ロード及びその実行が繰り返し行なわれる。この際、あ
る部分プログラムの実行結果である内部レジスタの内容
を次の部分プログラムで使用する場合がある。一方、テ
ストプログラムを実行させるにはユーザプログラムの実
行の場合と同様に、リセット信号を供給してプログラム
カウンタ（命令アドレスレジスタ）の内容をりＩＪ ７
Ｌなければならず、同時に他の内部レジスタもクリア
される。
しかし、本発明ではリセットゲート回路４を備えこれに
外部からリセット禁止信号を供給して、内部レジスタ２
１〜２ｎのうち所定の内部レジスタにリセット信号を供
給するのを禁止するので、従来のようにある部分プログ
ラムで内部レジスタの内容を記憶装置３に退避させたり
、次の部分プログラムで退避内容を内部レジスタにロー
ドさせたりする必要がない。
外部からリセット禁止信号を供給して、内部レジスタ２
１〜２ｎのうち所定の内部レジスタにリセット信号を供
給するのを禁止するので、従来のようにある部分プログ
ラムで内部レジスタの内容を記憶装置３に退避させたり
、次の部分プログラムで退避内容を内部レジスタにロー
ドさせたりする必要がない。
したがって、記憶装置の記憶容量を大きくすることなく
、テストプログラムの複雑化を避けることができる。
、テストプログラムの複雑化を避けることができる。
［実施例］
以下、図面に基づいて本発明の一実施例を説明する。
（１）第１実施例
第２図はハードウェアをテストするためのテスター１０
が接続されたＤＳＰ１２の要部構成を示す。
が接続されたＤＳＰ１２の要部構成を示す。
図中、１４はマスクＲＯＭであり、ユーザプログラム格
納用である。１６はＲＡＭであり、出荷前にＤＳＰ１２
自体のハードウェアをテストするためのプログラム格納
用である。内部レジスタは、プログラムカウンタ （命
令アドレスレジスタ）１８と、命令レジスタ２０と、そ
の他の内部レジスタ２２０〜２２ｎとからなり、これら
は周知の如く不図示の内部データバスを介してマスクＲ
ＯＭ１６及びＲＡＭ１６と接続されている。２４はマル
チプレクサであり、テスター１０の出力端子Ｐｌ又はプ
ログラムカウンタ１８から供給されるアドレス値を選択
して、マスクＲＯＭ１４及びＲＡＭ １．６のアドレス
入力端子に供給する。２６もマルチプレクサであり、マ
スクＲＯＭ１４又はＲＡＩＶ［６のデータ出力端子から
供給されるデータを選択して、命令レジスタ２０へ供給
する。２８は命令デコーダであり、命令レジスタ２０の
内容を解読する。 ３０はモード設定回路であり、テス
ターｌＯの出力端子Ｐ４及びＰ５から供給されるモード
設定値に基づいて、各種制御信号を出力する。このモー
ドには、 ■テストプログラムロードモード ■テストプログラム実行モード ■ユーザプログラム実行モード があり、モード設定回路３０は、次のような制御を行な
う。すなわち、■の場合には、マルチプレクサ２４の人
力選択を出力端子Ｐｌ側にし、マルチプレクサ２６の入
力選択をＲＡＭ１６側にし、ＲＡＭ１６を書き込みイネ
ーブル状態にする。■の場合には、マルチプレクサ２４
の入力選択をプログラムカウンタ１８側にし、マルチプ
レクサ２６の入力選択をＲＡＭ１６側にし、ＲＡＭ１６
を読み出しイネーブル状態にする。■の場合には、マル
チプレクサ２４の入力選択をプログラムカウンタ１８側
にし、マルチプレクサ２６の入力選択をマスクＲＯＭ１
４側にし、マスクＲＯＭ１４を読み出しイネーブル状態
にする。
納用である。１６はＲＡＭであり、出荷前にＤＳＰ１２
自体のハードウェアをテストするためのプログラム格納
用である。内部レジスタは、プログラムカウンタ （命
令アドレスレジスタ）１８と、命令レジスタ２０と、そ
の他の内部レジスタ２２０〜２２ｎとからなり、これら
は周知の如く不図示の内部データバスを介してマスクＲ
ＯＭ１６及びＲＡＭ１６と接続されている。２４はマル
チプレクサであり、テスター１０の出力端子Ｐｌ又はプ
ログラムカウンタ１８から供給されるアドレス値を選択
して、マスクＲＯＭ１４及びＲＡＭ １．６のアドレス
入力端子に供給する。２６もマルチプレクサであり、マ
スクＲＯＭ１４又はＲＡＩＶ［６のデータ出力端子から
供給されるデータを選択して、命令レジスタ２０へ供給
する。２８は命令デコーダであり、命令レジスタ２０の
内容を解読する。 ３０はモード設定回路であり、テス
ターｌＯの出力端子Ｐ４及びＰ５から供給されるモード
設定値に基づいて、各種制御信号を出力する。このモー
ドには、 ■テストプログラムロードモード ■テストプログラム実行モード ■ユーザプログラム実行モード があり、モード設定回路３０は、次のような制御を行な
う。すなわち、■の場合には、マルチプレクサ２４の人
力選択を出力端子Ｐｌ側にし、マルチプレクサ２６の入
力選択をＲＡＭ１６側にし、ＲＡＭ１６を書き込みイネ
ーブル状態にする。■の場合には、マルチプレクサ２４
の入力選択をプログラムカウンタ１８側にし、マルチプ
レクサ２６の入力選択をＲＡＭ１６側にし、ＲＡＭ１６
を読み出しイネーブル状態にする。■の場合には、マル
チプレクサ２４の入力選択をプログラムカウンタ１８側
にし、マルチプレクサ２６の入力選択をマスクＲＯＭ１
４側にし、マスクＲＯＭ１４を読み出しイネーブル状態
にする。
３４はインバータであり、その入力端子はテスター１０
のリセット信号出力端子Ｐ６、プログラムカウンタ１８
のクリア端子及びモード設定回路３０のラッチ端子に接
続されている。３６はナントゲートであり、その一方の
入力端子はインバータ３４の出力端子に接続され、その
他方の入力端子はテスター１０のリセット禁止信号出力
端子Ｐ７に接続され、その出力端子は内部レジスタ２２
０７２２ ｎのクリア端子に接続されている。これらイ
ンバータ３４とアンドゲート３６とでリセットゲート回
路３７が構成されている。
のリセット信号出力端子Ｐ６、プログラムカウンタ１８
のクリア端子及びモード設定回路３０のラッチ端子に接
続されている。３６はナントゲートであり、その一方の
入力端子はインバータ３４の出力端子に接続され、その
他方の入力端子はテスター１０のリセット禁止信号出力
端子Ｐ７に接続され、その出力端子は内部レジスタ２２
０７２２ ｎのクリア端子に接続されている。これらイ
ンバータ３４とアンドゲート３６とでリセットゲート回
路３７が構成されている。
次に、上記の如く構成された本実施例の動作を第３図に
示すテストプログラム実行シーケンス図に従って説明す
る。テストプログラムは、テスト目的に応じた多数のサ
ブテストプログラムからなる。ここでは、第１部と第２
部に分割されたあるサブテストプログラムの実行シーケ
ンスについて説明する。このプログラムは、例えば、第
１部で内部レジスタ２２０に被乗数をロードし、内部レ
ジスタ２２１に乗数をロードし、乗算の一部を実行し、
第２部で乗算の残りを実行し、その結果を内部レジスタ
２２２．２２３（不図示）に０−ドし、内部レジスタ２
２２．２２３の内容を順次出力ボート３２へ転送してテ
スター１０の入力端子Ｐ３に演算結果を供給するもので
ある。
示すテストプログラム実行シーケンス図に従って説明す
る。テストプログラムは、テスト目的に応じた多数のサ
ブテストプログラムからなる。ここでは、第１部と第２
部に分割されたあるサブテストプログラムの実行シーケ
ンスについて説明する。このプログラムは、例えば、第
１部で内部レジスタ２２０に被乗数をロードし、内部レ
ジスタ２２１に乗数をロードし、乗算の一部を実行し、
第２部で乗算の残りを実行し、その結果を内部レジスタ
２２２．２２３（不図示）に０−ドし、内部レジスタ２
２２．２２３の内容を順次出力ボート３２へ転送してテ
スター１０の入力端子Ｐ３に演算結果を供給するもので
ある。
（Ａ）サブテストプログラムの第１部ロードテスター１
０は出力端子Ｐ４、Ｐ５に上記■のモードを設定し、リ
セット禁止信号出力端子Ｐ７を高レベルにしく第３図（
Ｂ）） 、’Ｊセット信号出力端子Ｐ６からリセットパ
ルス（負パルス）を１個出力する（第３図（Δ））。こ
れにより、モ・−ド設定値がモード設定回路３０に保持
されてモードのとなり、また、プログラムカウンタ１８
、命令レジスタ２０及び内部レジスタ２２０〜２２ｎの
内容がクリアされる。
０は出力端子Ｐ４、Ｐ５に上記■のモードを設定し、リ
セット禁止信号出力端子Ｐ７を高レベルにしく第３図（
Ｂ）） 、’Ｊセット信号出力端子Ｐ６からリセットパ
ルス（負パルス）を１個出力する（第３図（Δ））。こ
れにより、モ・−ド設定値がモード設定回路３０に保持
されてモードのとなり、また、プログラムカウンタ１８
、命令レジスタ２０及び内部レジスタ２２０〜２２ｎの
内容がクリアされる。
リセット信号出力端子Ｐ６が高レベルになると、テスタ
ー１０の出力端子Ｐ１からマルチプレクサ２４を介して
ＲＡＭ１６にアドレス値を供給し、このアドレスに、テ
スター１０の出力端子Ｐ２からプログラムデータをロー
ドする（第３図（Ｄ））。これを繰り返して、サブテス
トプログラムの第１部のロードが終了すると、次の内容
を実行する。
ー１０の出力端子Ｐ１からマルチプレクサ２４を介して
ＲＡＭ１６にアドレス値を供給し、このアドレスに、テ
スター１０の出力端子Ｐ２からプログラムデータをロー
ドする（第３図（Ｄ））。これを繰り返して、サブテス
トプログラムの第１部のロードが終了すると、次の内容
を実行する。
（Ｂ）サブテストプログラムの第１部実行テスター１０
は出力端子Ｐ４、Ｐ５に上記■のモードを設定し、出力
端子Ｐ６からリセットパルスを１個出力する（第３図（
Ａ））。これにより、モード設定値がモード設定回路３
０に保持されてモード■となり、また、プログラムカウ
ンタ１８、命令レジスタ２０及び内部レジスタ２２０〜
２２ｎの内容が再クリアされる。
は出力端子Ｐ４、Ｐ５に上記■のモードを設定し、出力
端子Ｐ６からリセットパルスを１個出力する（第３図（
Ａ））。これにより、モード設定値がモード設定回路３
０に保持されてモード■となり、また、プログラムカウ
ンタ１８、命令レジスタ２０及び内部レジスタ２２０〜
２２ｎの内容が再クリアされる。
リセット信号出力端子Ｐ６が高レベルになると、プログ
ラムカウンタ１８の内容がマルチプレクサ２４を介して
ＲＡＭ１６のアドレス端子に供給され、ＲＡＭ１６の内
容がマルチプレクサ２６を介して命令レジスタ２０にロ
ードされ、命令レコーダ２８により解読されると同時に
プログラムカウンタ１８の内容が更新される。この解読
結果に応じて、不図示の回路により、命令が実行される
（第３図（Ｅ））。以下、この実行処理が繰り返される
。この実行中にリセット禁止信号出力端子Ｐ７を低レベ
ルにして（第３図（Ｂ）） 、内部レジスタリセット禁
止状態にする。
ラムカウンタ１８の内容がマルチプレクサ２４を介して
ＲＡＭ１６のアドレス端子に供給され、ＲＡＭ１６の内
容がマルチプレクサ２６を介して命令レジスタ２０にロ
ードされ、命令レコーダ２８により解読されると同時に
プログラムカウンタ１８の内容が更新される。この解読
結果に応じて、不図示の回路により、命令が実行される
（第３図（Ｅ））。以下、この実行処理が繰り返される
。この実行中にリセット禁止信号出力端子Ｐ７を低レベ
ルにして（第３図（Ｂ）） 、内部レジスタリセット禁
止状態にする。
サブテストプログラムの第１部の実行が終了すると、次
の内容を実行する。
の内容を実行する。
（Ｃ）サブテストプログラムの第２部ロードテスター１
０は出力端子Ｐ４、Ｐ５に上記■のモードを設定し、端
子Ｐ６からリセットパルスを１個出力する（第３図（Ａ
））。これにより、モード設定値がモード設定回路３０
に保持されてモード■となり、また、プログラムカウン
タ１８及び命令レジスタ２０の内容がクリアされる。し
かし、アンドゲート３６の出力は高レベルのままであり
（第３図（Ｃ）） 、内部レジスタ２２０〜２２ｎの内
容は保持される。
０は出力端子Ｐ４、Ｐ５に上記■のモードを設定し、端
子Ｐ６からリセットパルスを１個出力する（第３図（Ａ
））。これにより、モード設定値がモード設定回路３０
に保持されてモード■となり、また、プログラムカウン
タ１８及び命令レジスタ２０の内容がクリアされる。し
かし、アンドゲート３６の出力は高レベルのままであり
（第３図（Ｃ）） 、内部レジスタ２２０〜２２ｎの内
容は保持される。
リセット信号出力端子Ｐ６が高レベルになると、上記（
Ａ＞の場合と同様にして、サブテストプログラムの第２
部をＲＡＭ１６にロードする。
Ａ＞の場合と同様にして、サブテストプログラムの第２
部をＲＡＭ１６にロードする。
（Ｄ）２回目サブテストプログラムの実行テスター１０
は端子Ｐ４、端子Ｐ５に上記■のモードを設定し、端子
Ｐ６からリセットパルスを１個出力する（第３図（Ａ）
）。これにより、モード設定値がモード設定回路３０に
保持されてモード■となり、また、プログラムカウンタ
１８及び命令レジスタ２０の内容が再クリアされる。
は端子Ｐ４、端子Ｐ５に上記■のモードを設定し、端子
Ｐ６からリセットパルスを１個出力する（第３図（Ａ）
）。これにより、モード設定値がモード設定回路３０に
保持されてモード■となり、また、プログラムカウンタ
１８及び命令レジスタ２０の内容が再クリアされる。
リセット信号出力端子Ｐ６が高レベルになると、上記（
Ｂ）の場合と同様にして、サブテストプログラムの第２
部が実行され、テスター１０は乗算結果を入力端子Ｐ３
から読み込んでこれを期待値と比較し、正常であるかど
うかを判定する。
Ｂ）の場合と同様にして、サブテストプログラムの第２
部が実行され、テスター１０は乗算結果を入力端子Ｐ３
から読み込んでこれを期待値と比較し、正常であるかど
うかを判定する。
以上の処理において、第２部の実行開始時には第１部の
実行結果である内部レジスタ２２０〜２２ｎの内容が保
持されているので、従来のように第１部の実行でこの結
果をＲＡＭ１６に退避し、かつ、第２部の実行で退避デ
ータを内部レジスタ２２２〜２２ｎにロードする必要が
ない。また、プログラムロードエリアはＲＡ、Ｍ１６の
記憶容量に一致するので、テスター１０は部分プログラ
ム毎にプログラムロードエリアを考慮する必要がない。
実行結果である内部レジスタ２２０〜２２ｎの内容が保
持されているので、従来のように第１部の実行でこの結
果をＲＡＭ１６に退避し、かつ、第２部の実行で退避デ
ータを内部レジスタ２２２〜２２ｎにロードする必要が
ない。また、プログラムロードエリアはＲＡ、Ｍ１６の
記憶容量に一致するので、テスター１０は部分プログラ
ム毎にプログラムロードエリアを考慮する必要がない。
したがって、ＲＡＭ１６の記憶容量を大きくすることな
く、テストプログラムの複雑化を避けることができる。
く、テストプログラムの複雑化を避けることができる。
（２）第２実施例
第４図はテスター１０が接続されたＤＳＰ１２への要部
構成、特に、リセットゲート回路３７Ａの構成を示す。
構成、特に、リセットゲート回路３７Ａの構成を示す。
３８はリセット禁止制御レジスタであり、第０〜ｎビツ
トからなり、テスター１０の出力端子Ｐ８から供給され
る制御データにより設定される。４０ｉ（ｉ＝ｏ〜ｎ）
はオアゲートであり、その一方の入力端子はリセット禁
止制御レジスタ３８の第１ビツトの出力端子に接続され
、その他方の入力端子はテスター１０のリセット信号出
力端子Ｐ６に接続され、その出力端子は内部レジスタ２
２１のクリア端子に接続されている。
トからなり、テスター１０の出力端子Ｐ８から供給され
る制御データにより設定される。４０ｉ（ｉ＝ｏ〜ｎ）
はオアゲートであり、その一方の入力端子はリセット禁
止制御レジスタ３８の第１ビツトの出力端子に接続され
、その他方の入力端子はテスター１０のリセット信号出
力端子Ｐ６に接続され、その出力端子は内部レジスタ２
２１のクリア端子に接続されている。
リセットゲート回路３７Ａはこれらリセット禁止制御レ
ジスタ３８とオアゲート４００〜４０ｎとで構成されて
いる。他の構成は第１実施例と同一である。
ジスタ３８とオアゲート４００〜４０ｎとで構成されて
いる。他の構成は第１実施例と同一である。
上記構成において、リセット禁止制御レジスタ３８の第
１ビツトに０°を書き込むと、従来のように端子Ｐ６か
ら出力されるリセット信号により内部レジスタ２２１が
クリアされるが、リセット禁止制御レジスタ３８の第ｉ
ビットに１′を書き込むと、リセット信号出力端子Ｐ６
のレベルによらずオアゲート４０１の出力が高レベルと
なって、内部レジスタ２２ｉのクリアが禁止される。
１ビツトに０°を書き込むと、従来のように端子Ｐ６か
ら出力されるリセット信号により内部レジスタ２２１が
クリアされるが、リセット禁止制御レジスタ３８の第ｉ
ビットに１′を書き込むと、リセット信号出力端子Ｐ６
のレベルによらずオアゲート４０１の出力が高レベルと
なって、内部レジスタ２２ｉのクリアが禁止される。
したがって、サブテストプログラムの一部実行後、プロ
グラムに応じて必要な内部レジスタのみその値を保持し
、他の内部レジスタをクリアすることができ、内部レジ
スタとＲＡＭ１６との間の上記退避、ロードのみならず
、特定内部レジスタの内容をクリアする命令もテストプ
ログラムから省略することができる。
グラムに応じて必要な内部レジスタのみその値を保持し
、他の内部レジスタをクリアすることができ、内部レジ
スタとＲＡＭ１６との間の上記退避、ロードのみならず
、特定内部レジスタの内容をクリアする命令もテストプ
ログラムから省略することができる。
［発明の効果］
以上説明した如く、本発明に係る半導体集積回路によれ
ば、記憶装置の記憶容量に応じてテストプログラムを分
割し、そのある部分プログラムの実行結果である内部レ
ジスタの内容を次の部分プログラムで使用する場合、リ
セットゲート回路及びこれに外部から供給するリセット
禁止信号により、リセット信号を所定の内部レジスタに
供給するのを禁止することができるので、従来のように
ある部分プログラムで内部レジスタの内容を記憶装置に
退避させ、次の部分プログラムで退避内容を内部レジス
タにロードする必要がなく、したがって、記憶装置の記
憶容量を大きくすることなく、テストプログラムの複雑
化を避けることができるという優れた効果を奏する。
ば、記憶装置の記憶容量に応じてテストプログラムを分
割し、そのある部分プログラムの実行結果である内部レ
ジスタの内容を次の部分プログラムで使用する場合、リ
セットゲート回路及びこれに外部から供給するリセット
禁止信号により、リセット信号を所定の内部レジスタに
供給するのを禁止することができるので、従来のように
ある部分プログラムで内部レジスタの内容を記憶装置に
退避させ、次の部分プログラムで退避内容を内部レジス
タにロードする必要がなく、したがって、記憶装置の記
憶容量を大きくすることなく、テストプログラムの複雑
化を避けることができるという優れた効果を奏する。
第１図は本発明に係る半導体集積回路の原理構成を示す
ブロック図である。 第２図及び第３図は本発明の第１実施例に係り、第２図
はテスター１０が接続されたＤＳＰ１２の要部構成を示
すブロック図、 第３図はテストプログラム実行シーケンス図である。 第４図は本発明の第２実施例に係る、テスター１０が接
続されたＤＳＰ１２の要部構成を示すブロック図である
。 １６はＲＡＭ １８はプログラムカウンタ ２０は命令レジスタ ２２０〜２２ｎは内部レジスタ ２４．２６はマルチプレクサ ３７．３７Ａはリセットゲート回路 ３８はリセット禁止制御レジスタ ’Ｏ＜、ρ・ 図中、 １０はテスター １２．１．２ ＡはＤＳＰ １４はマスクＲＯＭ 、１２Ａ 第４図
ブロック図である。 第２図及び第３図は本発明の第１実施例に係り、第２図
はテスター１０が接続されたＤＳＰ１２の要部構成を示
すブロック図、 第３図はテストプログラム実行シーケンス図である。 第４図は本発明の第２実施例に係る、テスター１０が接
続されたＤＳＰ１２の要部構成を示すブロック図である
。 １６はＲＡＭ １８はプログラムカウンタ ２０は命令レジスタ ２２０〜２２ｎは内部レジスタ ２４．２６はマルチプレクサ ３７．３７Ａはリセットゲート回路 ３８はリセット禁止制御レジスタ ’Ｏ＜、ρ・ 図中、 １０はテスター １２．１．２ ＡはＤＳＰ １４はマスクＲＯＭ 、１２Ａ 第４図
Claims (1)
- 【特許請求の範囲】 リセット信号によりクリアされる複数の内部レジスタと
、 自己のハードウェアをテストするプログラムを格納する
ための記憶装置（３）と、 を備えた半導体集積回路（１）において、 リセット禁止信号に応じて、該内部レジスタ（１〜２ｎ
）のうち所定の内部レジスタに該リセット信号を供給す
るのを禁止するリセットゲート回路（４） を付設したことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213470A JPH0377147A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213470A JPH0377147A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377147A true JPH0377147A (ja) | 1991-04-02 |
Family
ID=16639737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213470A Pending JPH0377147A (ja) | 1989-08-18 | 1989-08-18 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377147A (ja) |
-
1989
- 1989-08-18 JP JP1213470A patent/JPH0377147A/ja active Pending
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