JPH09106359A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH09106359A JPH09106359A JP7263006A JP26300695A JPH09106359A JP H09106359 A JPH09106359 A JP H09106359A JP 7263006 A JP7263006 A JP 7263006A JP 26300695 A JP26300695 A JP 26300695A JP H09106359 A JPH09106359 A JP H09106359A
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 230000015654 memory Effects 0.000 abstract description 48
- 238000010586 diagram Methods 0.000 description 13
- 230000006870 function Effects 0.000 description 2
- 238000012544 monitoring process Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 1
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- Debugging And Monitoring (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 外部メモリー拡張時に割り当てられたアドレ
ス・バス、データ・バス端子から内部の情報をモニター
できるようにする。 【解決手段】 メモリー領域を判別するＡＤＥＣ２０５
から内部アクセス判定の場合は、Ｈｉレベル、外部アク
セス判定の場合は、ＬｏｗレベルをＳＥＬ信号４０２と
する。データバスが、８ビットであるか、１６ビットで
あるかの判別信号であるＤＡＴＡＷ信号４０３は、ＢＣ
Ｕ２００によってデータバスが、８ビットの場合は、Ｌ
ｏｗレベル、１６ビットバスの場合は、Ｈｉレベルとな
る。ＳＥＬ信号４０２とＤＡＴＡＷ信号４０３からＭＯ
Ｎ信号４０７を発生する。ＭＯＮ信号が、Ｈｉレベル出
力の場合は、モニターモード状態になる。モニターモー
ド状態になったセレクター１０４は、内部情報（アドレ
ス、プロセッサーステータス、プログラムカウンタ値）
をＡＤ０〜ＡＤ１５バス３０５に出力する。
ス・バス、データ・バス端子から内部の情報をモニター
できるようにする。 【解決手段】 メモリー領域を判別するＡＤＥＣ２０５
から内部アクセス判定の場合は、Ｈｉレベル、外部アク
セス判定の場合は、ＬｏｗレベルをＳＥＬ信号４０２と
する。データバスが、８ビットであるか、１６ビットで
あるかの判別信号であるＤＡＴＡＷ信号４０３は、ＢＣ
Ｕ２００によってデータバスが、８ビットの場合は、Ｌ
ｏｗレベル、１６ビットバスの場合は、Ｈｉレベルとな
る。ＳＥＬ信号４０２とＤＡＴＡＷ信号４０３からＭＯ
Ｎ信号４０７を発生する。ＭＯＮ信号が、Ｈｉレベル出
力の場合は、モニターモード状態になる。モニターモー
ド状態になったセレクター１０４は、内部情報（アドレ
ス、プロセッサーステータス、プログラムカウンタ値）
をＡＤ０〜ＡＤ１５バス３０５に出力する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路に
関し、特に内部情報を外部モニター可能とする半導体集
積回路に関する。
関し、特に内部情報を外部モニター可能とする半導体集
積回路に関する。
【０００２】
【従来の技術】外部メモリー拡張可能な半導体集積回路
は、外部メモリーと接続するアドレス・バス、データ・
バスおよびポートを持っている。
は、外部メモリーと接続するアドレス・バス、データ・
バスおよびポートを持っている。
【０００３】従来の外部メモリー拡張時の半導体集積回
路の構成図を図１に、またそのバスサイクルのタイミン
グチャートを図２に示す。
路の構成図を図１に、またそのバスサイクルのタイミン
グチャートを図２に示す。
【０００４】タイミングチャートは、１６ビットデータ
バス時のライトタイミングである。
バス時のライトタイミングである。
【０００５】第１サイクルは、外部メモリーのライトサ
イクルである。中央処理装置（以下総称してＣＰＵと呼
ぶ）から、外部メモリーのアドレスを出力して、そのア
ドレスに相当する番地にＣＰＵからデータの書き込みを
行っている。
イクルである。中央処理装置（以下総称してＣＰＵと呼
ぶ）から、外部メモリーのアドレスを出力して、そのア
ドレスに相当する番地にＣＰＵからデータの書き込みを
行っている。
【０００６】第２サイクルは、内部メモリーのライトサ
イクルである。ＣＰＵバスには、内部メモリーのアドレ
スと書き込みデータが乗っている。この時、アドレス・
バスとデータ・バス（ＡＤ０〜ＡＤ１５）は、何も機能
していない。
イクルである。ＣＰＵバスには、内部メモリーのアドレ
スと書き込みデータが乗っている。この時、アドレス・
バスとデータ・バス（ＡＤ０〜ＡＤ１５）は、何も機能
していない。
【０００７】第３サイクルは、外部メモリーのライトサ
イクルである。
イクルである。
【０００８】
【発明が解決しようとする課題】メモリー拡張時、外部
アドレス・バス／データ・バスに割り当てられた端子を
有効利用して、内部情報のモニターを行う。
アドレス・バス／データ・バスに割り当てられた端子を
有効利用して、内部情報のモニターを行う。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、アドレスおよびデータを兼用する第１および第２の
バスと、ステータスバスと、セレクタとを有し、前記セ
レクタは、第１の状態においては前記第１のバスの全ビ
ットを前記第２のバスに接続し、第２の状態においては
前記ステータスバスの全ビットを前記第２のバスに接続
し、第３の状態においては前記第１のバスの全ビットの
うちいくつかのビットと前記ステータスバスの全ビット
のうちいくつかのビットを前記第２のバスに接続するこ
とを特徴としている。
は、アドレスおよびデータを兼用する第１および第２の
バスと、ステータスバスと、セレクタとを有し、前記セ
レクタは、第１の状態においては前記第１のバスの全ビ
ットを前記第２のバスに接続し、第２の状態においては
前記ステータスバスの全ビットを前記第２のバスに接続
し、第３の状態においては前記第１のバスの全ビットの
うちいくつかのビットと前記ステータスバスの全ビット
のうちいくつかのビットを前記第２のバスに接続するこ
とを特徴としている。
【００１０】
【発明の実施の形態】次に本発明による実施例１につい
て図３を参照にして述べる。
て図３を参照にして述べる。
【００１１】図３は、メモリー拡張時の構成図である。
【００１２】中央処理装置１００（以下総称してＣＰＵ
と呼ぶ）は、バスコントロールユニット２００（以下総
称してＢＣＵと呼ぶ）とＣＰＵバス３０１によって結ば
れている。ＢＣＵ２００は、以下に示すＤＡＴＡＷ，Ｓ
ＥＬ，ＡＳＴＢ，ＲＤ，ＷＲ，ＳＴＶ等の信号を制御す
るユニットである。ＣＰＵバス３０１は、ＣＰＵ１００
とＢＣＵ２００とのデータ通路である。命令キュー２０
１は、データバス３００により、ＣＰＵ１００に命令コ
ードを受け渡している。
と呼ぶ）は、バスコントロールユニット２００（以下総
称してＢＣＵと呼ぶ）とＣＰＵバス３０１によって結ば
れている。ＢＣＵ２００は、以下に示すＤＡＴＡＷ，Ｓ
ＥＬ，ＡＳＴＢ，ＲＤ，ＷＲ，ＳＴＶ等の信号を制御す
るユニットである。ＣＰＵバス３０１は、ＣＰＵ１００
とＢＣＵ２００とのデータ通路である。命令キュー２０
１は、データバス３００により、ＣＰＵ１００に命令コ
ードを受け渡している。
【００１３】ＢＣＵ２００の中にあるＡＤＧ２０４（ア
ドレスジェネレータ）は、メモリーアクセスのアドレス
を発生する回路である。データアクセスのためのアドレ
スは、ＣＰＵ１００よりＣＰＵバス３０１を介して、Ａ
Ｂ２０７（アドレスバッファ）に書き込まれ、アドレス
バス４００に出力される。命令コードをフェッチする際
の命令コードフェッチアドレスは、分岐時にＣＰＵ１０
０よりＣＰＵバス３０１を介して、ＦＰ２０６（フェッ
チポインタ）に書き込まれ、アドレスバス４００に出力
される。分岐以降のフェッチアドレスは、ＦＰ２０６の
フェッチポインタのアドレスが、自動的にインクリメン
トし、生成される。
ドレスジェネレータ）は、メモリーアクセスのアドレス
を発生する回路である。データアクセスのためのアドレ
スは、ＣＰＵ１００よりＣＰＵバス３０１を介して、Ａ
Ｂ２０７（アドレスバッファ）に書き込まれ、アドレス
バス４００に出力される。命令コードをフェッチする際
の命令コードフェッチアドレスは、分岐時にＣＰＵ１０
０よりＣＰＵバス３０１を介して、ＦＰ２０６（フェッ
チポインタ）に書き込まれ、アドレスバス４００に出力
される。分岐以降のフェッチアドレスは、ＦＰ２０６の
フェッチポインタのアドレスが、自動的にインクリメン
トし、生成される。
【００１４】アドレスバス４００は、内部バスＡ３０２
とＡＤＥＣ２０５（アドレス領域判別回路）に接続して
いる。
とＡＤＥＣ２０５（アドレス領域判別回路）に接続して
いる。
【００１５】ＡＤＥＣ２０５は、アクセスするメモリー
領域の判別回路であり、内部のメモリーをアクセスする
時は、Ｈｉレベルを出力し、外部のメモリーをアクセス
する時は、Ｌｏｗレベルを出力する。
領域の判別回路であり、内部のメモリーをアクセスする
時は、Ｈｉレベルを出力し、外部のメモリーをアクセス
する時は、Ｌｏｗレベルを出力する。
【００１６】ＡＤＥＣ２０５の出力信号であるＳＥＬ信
号４０２は、デコードされたアドレスが内部のメモリー
であるか、外部のメモリーであるかを判別する信号であ
る。
号４０２は、デコードされたアドレスが内部のメモリー
であるか、外部のメモリーであるかを判別する信号であ
る。
【００１７】ＤＡＴＡＷ信号４０３は、外部メモリー拡
張時のデータ・バス幅が、８ｂｉｔデータであるか、１
６ｂｉｔデータであるかを判別する信号であり、８ｂｉ
ｔデータ・バス時には、Ｌｏｗレベル、１６ｂｉｔデー
タバス時には、Ｈｉレベルを出力する。
張時のデータ・バス幅が、８ｂｉｔデータであるか、１
６ｂｉｔデータであるかを判別する信号であり、８ｂｉ
ｔデータ・バス時には、Ｌｏｗレベル、１６ｂｉｔデー
タバス時には、Ｈｉレベルを出力する。
【００１８】ＭＯＮ信号４０７は、ＤＡＴＡＷ信号４０
３とＳＥＬ信号４０２を入力とするＸＮＯＲ５０２とＳ
ＥＬ信号４０２をインバータ５００に通した信号とＤＡ
ＴＡＷ信号４０３を入力するＡＮＤ５０１の両出力をＯ
Ｒ５０３に入力した、その出力信号である。
３とＳＥＬ信号４０２を入力とするＸＮＯＲ５０２とＳ
ＥＬ信号４０２をインバータ５００に通した信号とＤＡ
ＴＡＷ信号４０３を入力するＡＮＤ５０１の両出力をＯ
Ｒ５０３に入力した、その出力信号である。
【００１９】ＭＯＮ信号４０７がＨｉレベルになるとモ
ニターコントロール１０７はモニターモード状態に設定
される。
ニターコントロール１０７はモニターモード状態に設定
される。
【００２０】モニターコントロール１０７は、モニター
モード状態になるとＰＯＲＴ１０５と外部メモリー１０
６を接続しているＡＤ０〜ＡＤ１５バス３０５から内部
の情報であるアドレスとステータス情報を取り込む。
モード状態になるとＰＯＲＴ１０５と外部メモリー１０
６を接続しているＡＤ０〜ＡＤ１５バス３０５から内部
の情報であるアドレスとステータス情報を取り込む。
【００２１】ＲＤ４０５，ＷＲ４０６は各々リード、ラ
イト信号である。
イト信号である。
【００２２】メモリーアクセス状態とＳＥＬ信号４０
２、ＤＡＴＡＷ信号４０３とＭＯＮ信号４０７の関係を
図１２に示す。
２、ＤＡＴＡＷ信号４０３とＭＯＮ信号４０７の関係を
図１２に示す。
【００２３】ステータス情報には、リードサイクル、ラ
イトサイクル、フェッチサイクル、分岐サイクルがあ
る。ステータス情報は、リアルタイムにモニターでき
る。
イトサイクル、フェッチサイクル、分岐サイクルがあ
る。ステータス情報は、リアルタイムにモニターでき
る。
【００２４】なお、図中、点線で囲まれた範囲は１チッ
プに含まれる範囲を示し、ここにはＣＰＵ１００、ＢＣ
Ｕ２００、内部メモリー１０１，１０２等が含まれる。
プに含まれる範囲を示し、ここにはＣＰＵ１００、ＢＣ
Ｕ２００、内部メモリー１０１，１０２等が含まれる。
【００２５】次に実際にセレクタ１０４の動作をメモリ
ー拡張時のバスモニター装置の動作タイミングの図５を
参照して述べる。ここで、Ｃ１，Ｃ２はＣＰＵ１００、
ＢＣＵ２００等の動作タイミングを決定する二相クロッ
クである。
ー拡張時のバスモニター装置の動作タイミングの図５を
参照して述べる。ここで、Ｃ１，Ｃ２はＣＰＵ１００、
ＢＣＵ２００等の動作タイミングを決定する二相クロッ
クである。
【００２６】図５は、１６ビットデータバスでのメモリ
ーアクセスタイミングチャートである。
ーアクセスタイミングチャートである。
【００２７】ＢＣＵ２００において、分岐及び、命令フ
ェッチが起動させると、ＦＰ２０６のフェッチアドレス
が、アドレスバス４００に出力される。そして、ＡＤＥ
Ｃ２０５によって、アドレス領域判別が行われる。
ェッチが起動させると、ＦＰ２０６のフェッチアドレス
が、アドレスバス４００に出力される。そして、ＡＤＥ
Ｃ２０５によって、アドレス領域判別が行われる。
【００２８】ここで、命令コードフェッチアドレスが、
外部メモリーだったとすると、ＳＥＬ信号４０２は、Ｌ
ｏｗレベルとなる。ＤＡＴＡＷ信号４０３は、Ｈｉレベ
ルのため、ＭＯＮ信号４０７は、Ｌｏｗレベルとなり、
内部の情報をモニターしないことをモニターコントロー
ル１０７に知らせる。
外部メモリーだったとすると、ＳＥＬ信号４０２は、Ｌ
ｏｗレベルとなる。ＤＡＴＡＷ信号４０３は、Ｈｉレベ
ルのため、ＭＯＮ信号４０７は、Ｌｏｗレベルとなり、
内部の情報をモニターしないことをモニターコントロー
ル１０７に知らせる。
【００２９】この場合のセレクタ１０４の動作を説明す
る。セレクタ１０４の内部回路を図４（ａ）、図４
（ｂ）に示す。図４（ａ）は、内部バスＡ３０２と内部
バスＢ３０４のビット０からビット７までの１ビット分
のセレクタ回路である。図４（ｂ）は、内部バスＡ３０
２と内部バスＢ３０４のビット８からビット１５までの
１ビット分のセレクタ回路である。従ってセレクタ１０
４内には、図４（ａ）に示す回路と図４（ｂ）に示す回
路が８つづつ、計１６個含まれている。バスサイクル
が、Ｔ１、Ｔ２期間は、ＡＮＤ７０１、７０８の出力
は、Ｌｏｗレベルであるため、Ｐｃｈトランスファーゲ
ート７０５、７１２は、ＯＮ、Ｎｃｈトランスファーゲ
ート７０６、７１３が、ＯＦＦとなる。なお、バスサイ
クルＴ１〜Ｔ６に相当するクロックは、ＢＣＵ２００が
バスサイクル信号３０９としてセレクタ１０４に出力し
ている。また、ＤＡＴＡＷ信号４０３は、Ｈｉレベル、
ＳＥＬ信号４０２がＬｏｗレベルであるため、ＡＮＤ７
０９は、Ｌｏｗレベルとなるため、Ｐｃｈトランスファ
ーゲート７１４、９２８は、ＯＮ、Ｎｃｈトランスファ
ーゲート７１５、９２９が、ＯＦＦとなる。ＳＴＶ信号
５０４は、データの方向が、内部バスＡ３０２から内部
バスＢ３０４の場合は、Ｈｉレベル、内部バスＢ３０４
から内部バスＡ３０２の場合は、Ｌｏｗレベルとなる。
Ｔ２サイクルでは、外部メモリーのアドレスを内部バス
Ａ３０２から内部バスＢ３０４へ出力するため、ＳＴＶ
信号５０４は、Ｈｉレベルとなり、Ｎｃｈトランスファ
ーゲート９００、９０６、９０７、９１３は、ＯＮとな
り、外部アドレスが、内部バスＢ３０４へ出力される。
バスサイクルＴ４，Ｔ５，Ｔ６期間では、ＳＴＶ信号５
０４は、Ｌｏｗレベルであるため、Ｐｃｈトランスファ
ーゲート９０５、９０１、９１２、９０８、９２８がＯ
Ｎすると、外部データが、内部バスＢ３０４から内部バ
スＡ３０２へ出力される。そのデータを命令キュー２０
１に取り込む。ＣＰＵ１００がその命令キュー読み出し
を実行することにより、分岐する場合、分岐アドレス
が、ＣＰＵ１００よりＣＰＵバス３０１を介して、ＦＰ
２０６に書き込まれ、アドレスバス４００に出力され
る。
る。セレクタ１０４の内部回路を図４（ａ）、図４
（ｂ）に示す。図４（ａ）は、内部バスＡ３０２と内部
バスＢ３０４のビット０からビット７までの１ビット分
のセレクタ回路である。図４（ｂ）は、内部バスＡ３０
２と内部バスＢ３０４のビット８からビット１５までの
１ビット分のセレクタ回路である。従ってセレクタ１０
４内には、図４（ａ）に示す回路と図４（ｂ）に示す回
路が８つづつ、計１６個含まれている。バスサイクル
が、Ｔ１、Ｔ２期間は、ＡＮＤ７０１、７０８の出力
は、Ｌｏｗレベルであるため、Ｐｃｈトランスファーゲ
ート７０５、７１２は、ＯＮ、Ｎｃｈトランスファーゲ
ート７０６、７１３が、ＯＦＦとなる。なお、バスサイ
クルＴ１〜Ｔ６に相当するクロックは、ＢＣＵ２００が
バスサイクル信号３０９としてセレクタ１０４に出力し
ている。また、ＤＡＴＡＷ信号４０３は、Ｈｉレベル、
ＳＥＬ信号４０２がＬｏｗレベルであるため、ＡＮＤ７
０９は、Ｌｏｗレベルとなるため、Ｐｃｈトランスファ
ーゲート７１４、９２８は、ＯＮ、Ｎｃｈトランスファ
ーゲート７１５、９２９が、ＯＦＦとなる。ＳＴＶ信号
５０４は、データの方向が、内部バスＡ３０２から内部
バスＢ３０４の場合は、Ｈｉレベル、内部バスＢ３０４
から内部バスＡ３０２の場合は、Ｌｏｗレベルとなる。
Ｔ２サイクルでは、外部メモリーのアドレスを内部バス
Ａ３０２から内部バスＢ３０４へ出力するため、ＳＴＶ
信号５０４は、Ｈｉレベルとなり、Ｎｃｈトランスファ
ーゲート９００、９０６、９０７、９１３は、ＯＮとな
り、外部アドレスが、内部バスＢ３０４へ出力される。
バスサイクルＴ４，Ｔ５，Ｔ６期間では、ＳＴＶ信号５
０４は、Ｌｏｗレベルであるため、Ｐｃｈトランスファ
ーゲート９０５、９０１、９１２、９０８、９２８がＯ
Ｎすると、外部データが、内部バスＢ３０４から内部バ
スＡ３０２へ出力される。そのデータを命令キュー２０
１に取り込む。ＣＰＵ１００がその命令キュー読み出し
を実行することにより、分岐する場合、分岐アドレス
が、ＣＰＵ１００よりＣＰＵバス３０１を介して、ＦＰ
２０６に書き込まれ、アドレスバス４００に出力され
る。
【００３０】アドレス領域判別回路ＡＤＥＣ２０５によ
り、命令コードフェッチアドレスが内部の場合、ＳＥＬ
信号４０２は、Ｈｉレベルを出力し、また、データ幅
が、１６ビットであるためＤＡＴＡＷ信号４０３は、Ｈ
ｉレベルとなる。そのためＭＯＮ信号４０７が、Ｈｉレ
ベルになる。ＭＯＮ信号４０７によりモニターコントロ
ール１０７は、モニターモード状態に設定される。する
とセレクター１０４は、内部のアドレスを内部バスＡ３
０２から取り込み、内部バスＢ３０４を通してＰＯＲＴ
１０５に出力する。内部のアドレスを出力後、ＢＣＵ２
００の中のステータス２０２から内部のステータス情報
をセレクター１０４に取り込み、ステータス情報をＰＯ
ＲＴ１０５に出力する。一方、モニターコントロール１
０７では、モニターモード状態になっているために、Ｐ
ＯＲＴ１０５からＡＤ０〜ＡＤ１５バス３０５に内部情
報を出力したタイミングで内部のアドレスとステータス
情報をキャッチする。
り、命令コードフェッチアドレスが内部の場合、ＳＥＬ
信号４０２は、Ｈｉレベルを出力し、また、データ幅
が、１６ビットであるためＤＡＴＡＷ信号４０３は、Ｈ
ｉレベルとなる。そのためＭＯＮ信号４０７が、Ｈｉレ
ベルになる。ＭＯＮ信号４０７によりモニターコントロ
ール１０７は、モニターモード状態に設定される。する
とセレクター１０４は、内部のアドレスを内部バスＡ３
０２から取り込み、内部バスＢ３０４を通してＰＯＲＴ
１０５に出力する。内部のアドレスを出力後、ＢＣＵ２
００の中のステータス２０２から内部のステータス情報
をセレクター１０４に取り込み、ステータス情報をＰＯ
ＲＴ１０５に出力する。一方、モニターコントロール１
０７では、モニターモード状態になっているために、Ｐ
ＯＲＴ１０５からＡＤ０〜ＡＤ１５バス３０５に内部情
報を出力したタイミングで内部のアドレスとステータス
情報をキャッチする。
【００３１】この場合のセレクタ１０４の動作を説明す
る。バスサイクルが、Ｔ１、Ｔ２期間は、Ｐｃｈトラン
スファーゲート７０５、７１２は、ＯＮ、Ｎｃｈトラン
スファーゲート７０６、７１３が、ＯＦＦとなる。ＤＡ
ＴＡＷ信号４０３は、Ｈｉレベル、ＳＥＬ信号４０２
は、Ｈｉレベルであるため、ＡＮＤ７０９の出力は、Ｌ
ｏｗレベルである。そのため、Ｐｃｈトランスファーゲ
ート７１４、９２８は、ＯＮ，Ｎｃｈトランスファーゲ
ート７１５、９２９は、ＯＦＦとなる。
る。バスサイクルが、Ｔ１、Ｔ２期間は、Ｐｃｈトラン
スファーゲート７０５、７１２は、ＯＮ、Ｎｃｈトラン
スファーゲート７０６、７１３が、ＯＦＦとなる。ＤＡ
ＴＡＷ信号４０３は、Ｈｉレベル、ＳＥＬ信号４０２
は、Ｈｉレベルであるため、ＡＮＤ７０９の出力は、Ｌ
ｏｗレベルである。そのため、Ｐｃｈトランスファーゲ
ート７１４、９２８は、ＯＮ，Ｎｃｈトランスファーゲ
ート７１５、９２９は、ＯＦＦとなる。
【００３２】また、ＳＴＶ信号５０４は、Ｈｉレベルと
なり、Ｎｃｈトランスファーゲート９００、９０６、９
０７、９１３は、ＯＮとなり、内部アドレスが、内部バ
スＢ３０４へ出力される。バスサイクルＴ３，Ｔ４，Ｔ
５期間では、ＳＥＬ信号４０２は、Ｈｉレベルのため、
ＡＮＤ７０１、７０８の出力は、Ｈｉレベルであるため
Ｐｃｈトランスファーゲート７０５、７１２はＯＦＦ、
Ｎｃｈトランスファーゲート７０６、７１３がＯＮす
る。また、ＳＴＶ信号５０４は、Ｈｉレベルであるた
め、Ｎｃｈトランスファーゲート９００、９０６、９０
７、９１３がＯＮするため、ステータス情報が、内部バ
スＢ３０４に出力される。
なり、Ｎｃｈトランスファーゲート９００、９０６、９
０７、９１３は、ＯＮとなり、内部アドレスが、内部バ
スＢ３０４へ出力される。バスサイクルＴ３，Ｔ４，Ｔ
５期間では、ＳＥＬ信号４０２は、Ｈｉレベルのため、
ＡＮＤ７０１、７０８の出力は、Ｈｉレベルであるため
Ｐｃｈトランスファーゲート７０５、７１２はＯＦＦ、
Ｎｃｈトランスファーゲート７０６、７１３がＯＮす
る。また、ＳＴＶ信号５０４は、Ｈｉレベルであるた
め、Ｎｃｈトランスファーゲート９００、９０６、９０
７、９１３がＯＮするため、ステータス情報が、内部バ
スＢ３０４に出力される。
【００３３】次に１６ビット・データバスでのメモリー
ライトタイミングについて図６を参照して述べる。第１
サイクルは、外部メモリーのライトサイクルである。Ｓ
ＥＬ信号４０２は、Ｌｏｗレベル、ＤＡＴＡＷ信号４０
３は、Ｈｉレベルを出力しているため、モニターモード
状態にならない。第２サイクルでは、内部メモリーのラ
イトサイクルである。ＳＥＬ信号４０２は、Ｈｉレベ
ル、ＤＡＴＡＷ信号４０３は、Ｈｉレベルを出力してい
るため、モニターコントロール１０７は、モニターモー
ド状態になる。セレクター１０４は、内部のアドレスを
出力し、ステータス情報をＡＤ０〜ＡＤ１５に出力す
る。モニターコントロール１０７は、ＡＤ０〜ＡＤ１５
から内部情報をモニターする。この場合は、Ｔ３，Ｔ４
期間中にステータス情報をモニターできる。
ライトタイミングについて図６を参照して述べる。第１
サイクルは、外部メモリーのライトサイクルである。Ｓ
ＥＬ信号４０２は、Ｌｏｗレベル、ＤＡＴＡＷ信号４０
３は、Ｈｉレベルを出力しているため、モニターモード
状態にならない。第２サイクルでは、内部メモリーのラ
イトサイクルである。ＳＥＬ信号４０２は、Ｈｉレベ
ル、ＤＡＴＡＷ信号４０３は、Ｈｉレベルを出力してい
るため、モニターコントロール１０７は、モニターモー
ド状態になる。セレクター１０４は、内部のアドレスを
出力し、ステータス情報をＡＤ０〜ＡＤ１５に出力す
る。モニターコントロール１０７は、ＡＤ０〜ＡＤ１５
から内部情報をモニターする。この場合は、Ｔ３，Ｔ４
期間中にステータス情報をモニターできる。
【００３４】次に８ビット・データバスでのメモリーリ
ードタイミングについて図７を参照して述べる。第１サ
イクルは、外部メモリーのリードサイクルである。ＳＥ
Ｌ信号４０２は、Ｌｏｗレベル、ＤＡＴＡＷ信号４０３
は、Ｌｏｗレベルを出力しているため、モニターモード
状態になる。セレクター１０４は、外部のアドレスを出
力後、ステータス情報をＡＤ８〜ＡＤ１５に出力する。
モニターコントロール１０７は、バスサイクルＴ４，Ｔ
５，Ｔ６期間中にＡＤ８〜ＡＤ１５から内部情報をモニ
ターする。
ードタイミングについて図７を参照して述べる。第１サ
イクルは、外部メモリーのリードサイクルである。ＳＥ
Ｌ信号４０２は、Ｌｏｗレベル、ＤＡＴＡＷ信号４０３
は、Ｌｏｗレベルを出力しているため、モニターモード
状態になる。セレクター１０４は、外部のアドレスを出
力後、ステータス情報をＡＤ８〜ＡＤ１５に出力する。
モニターコントロール１０７は、バスサイクルＴ４，Ｔ
５，Ｔ６期間中にＡＤ８〜ＡＤ１５から内部情報をモニ
ターする。
【００３５】この場合のセレクター１０４の動作を説明
する。バスサイクルが、Ｔ１，Ｔ２期間は、ＡＮＤ７０
１、７０８の出力は、Ｌｏｗレベルであるため、Ｐｃｈ
トランスファーゲート７０５、７１２は、ＯＮ、Ｎｃｈ
トランスファーゲート７０６、７１３が、ＯＦＦとな
る。また、ＤＡＴＡＷ信号４０３は、Ｌｏｗレベル、Ｓ
ＥＬ信号４０２は、Ｌｏｗレベルであるため、ＡＮＤ７
０９の出力は、Ｌｏｗレベルである。そのため、Ｐｃｈ
トランスファーゲート７１４、９２８は、ＯＮ，Ｎｃｈ
トランスファーゲート７１５、９２９は、ＯＦＦとな
る。また、ＳＴＶ信号は、Ｈｉレベルとなり、Ｎｃｈト
ランスファーゲート９００、９０６、９０７、９１３
は、ＯＮとなり、外部アドレスが、内部バスＢ３０４へ
出力される。バスサイクルＴ４，Ｔ５，Ｔ６期間では、
ＳＴＶ信号５０４は、Ｌｏｗレベルである。また、ＳＥ
Ｌ信号４０２は、Ｌｏｗレベルのため、ＡＮＤ７０１、
７０８の出力は、Ｌｏｗレベルになると、Ｐｃｈトラン
スファーゲート７０５、７１２が、ＯＮし、Ｎｃｈトラ
ンスファーゲート７０６、７１３がＯＦＦし、ＳＴＶ信
号５０４は、ＬｏｗレベルのためＰｃｈトランスファー
ゲート９０１、９０５、９０８、９１２は、ＯＮし、Ｎ
ｃｈトランスファーゲート９００、９０６、９０７、９
１３は、ＯＦＦする。また、ＤＡＴＡＷ信号４０３は、
Ｌｏｗレベル、ＳＥＬ信号４０２は、Ｌｏｗレベルであ
り、ＡＮＤ７０９の出力は、Ｈｉレベルであるため、Ｐ
ｃｈトランスファーゲート７１４、９２８は、ＯＦＦ
し、Ｎｃｈトランスファーゲート７１５、９２９は、Ｏ
Ｎするため、外部データは、内部バスＡ３０２のビット
０からビット７に出力され、ステータス情報が、内部バ
スＢ３０４のビット８からビット１５に出力される。
する。バスサイクルが、Ｔ１，Ｔ２期間は、ＡＮＤ７０
１、７０８の出力は、Ｌｏｗレベルであるため、Ｐｃｈ
トランスファーゲート７０５、７１２は、ＯＮ、Ｎｃｈ
トランスファーゲート７０６、７１３が、ＯＦＦとな
る。また、ＤＡＴＡＷ信号４０３は、Ｌｏｗレベル、Ｓ
ＥＬ信号４０２は、Ｌｏｗレベルであるため、ＡＮＤ７
０９の出力は、Ｌｏｗレベルである。そのため、Ｐｃｈ
トランスファーゲート７１４、９２８は、ＯＮ，Ｎｃｈ
トランスファーゲート７１５、９２９は、ＯＦＦとな
る。また、ＳＴＶ信号は、Ｈｉレベルとなり、Ｎｃｈト
ランスファーゲート９００、９０６、９０７、９１３
は、ＯＮとなり、外部アドレスが、内部バスＢ３０４へ
出力される。バスサイクルＴ４，Ｔ５，Ｔ６期間では、
ＳＴＶ信号５０４は、Ｌｏｗレベルである。また、ＳＥ
Ｌ信号４０２は、Ｌｏｗレベルのため、ＡＮＤ７０１、
７０８の出力は、Ｌｏｗレベルになると、Ｐｃｈトラン
スファーゲート７０５、７１２が、ＯＮし、Ｎｃｈトラ
ンスファーゲート７０６、７１３がＯＦＦし、ＳＴＶ信
号５０４は、ＬｏｗレベルのためＰｃｈトランスファー
ゲート９０１、９０５、９０８、９１２は、ＯＮし、Ｎ
ｃｈトランスファーゲート９００、９０６、９０７、９
１３は、ＯＦＦする。また、ＤＡＴＡＷ信号４０３は、
Ｌｏｗレベル、ＳＥＬ信号４０２は、Ｌｏｗレベルであ
り、ＡＮＤ７０９の出力は、Ｈｉレベルであるため、Ｐ
ｃｈトランスファーゲート７１４、９２８は、ＯＦＦ
し、Ｎｃｈトランスファーゲート７１５、９２９は、Ｏ
Ｎするため、外部データは、内部バスＡ３０２のビット
０からビット７に出力され、ステータス情報が、内部バ
スＢ３０４のビット８からビット１５に出力される。
【００３６】第２サイクルでは、内部メモリーのリード
サイクルである。ＳＥＬ信号４０２は、Ｈｉレベルを出
力しているため、モニターコントロール１０７は、モニ
ターモード状態になる。セレクター１０４は、内部のア
ドレスを出力し、ステータス情報をＡＤ０〜ＡＤ１５に
出力する。モニターコントロール１０７は、バスサイク
ルＴ３，Ｔ４，Ｔ５期間中にＡＤ０〜ＡＤ１５から内部
情報をモニターする。
サイクルである。ＳＥＬ信号４０２は、Ｈｉレベルを出
力しているため、モニターコントロール１０７は、モニ
ターモード状態になる。セレクター１０４は、内部のア
ドレスを出力し、ステータス情報をＡＤ０〜ＡＤ１５に
出力する。モニターコントロール１０７は、バスサイク
ルＴ３，Ｔ４，Ｔ５期間中にＡＤ０〜ＡＤ１５から内部
情報をモニターする。
【００３７】この場合のセレクター１０４の動作を説明
する。バスサイクルが、Ｔ１，Ｔ２期間は、ＡＮＤ７０
１、７０８の出力は、Ｌｏｗレベルであるため、Ｐｃｈ
トランスファーゲート７０５、７１２は、ＯＮ、Ｎｃｈ
トランスファーゲート７０６、７１３が、ＯＦＦとな
る。また、ＤＡＴＡＷ信号４０３は、Ｌｏｗレベル、Ｓ
ＥＬ信号４０２がＨｉであるため、ＡＮＤ７０９は、Ｌ
ｏｗレベルとなる。そのため、Ｐｃｈトランスファーゲ
ート７１４、７２８は、ＯＮ，Ｎｃｈトランスファーゲ
ート７１５、９２９は、ＯＦＦとなる。Ｔ２サイクルで
は、内部メモリーのアドレスを内部バスＡ３０２へ出力
するため、ＳＴＶ信号５０４は、Ｈｉレベルとなり、Ｎ
ｃｈトランスファーゲート９００、９０６、９０７、９
１３は、ＯＮとなり、内部アドレスが、内部バスＢ３０
４へ出力される。バスサイクルＴ３，Ｔ４，Ｔ５期間で
は、ＳＥＬ信号４０２は、Ｈｉであるため、ＡＮＤ７０
１、７０８の出力は、Ｈｉレベルである。また、ＳＴＶ
信号５０４は、Ｈｉレベルであるため、Ｐｃｈトランス
ファーゲート９００、９０６、９０７、９１３がＯＮす
ると、ステータス情報が、内部バスＢ３０４へ出力され
る。
する。バスサイクルが、Ｔ１，Ｔ２期間は、ＡＮＤ７０
１、７０８の出力は、Ｌｏｗレベルであるため、Ｐｃｈ
トランスファーゲート７０５、７１２は、ＯＮ、Ｎｃｈ
トランスファーゲート７０６、７１３が、ＯＦＦとな
る。また、ＤＡＴＡＷ信号４０３は、Ｌｏｗレベル、Ｓ
ＥＬ信号４０２がＨｉであるため、ＡＮＤ７０９は、Ｌ
ｏｗレベルとなる。そのため、Ｐｃｈトランスファーゲ
ート７１４、７２８は、ＯＮ，Ｎｃｈトランスファーゲ
ート７１５、９２９は、ＯＦＦとなる。Ｔ２サイクルで
は、内部メモリーのアドレスを内部バスＡ３０２へ出力
するため、ＳＴＶ信号５０４は、Ｈｉレベルとなり、Ｎ
ｃｈトランスファーゲート９００、９０６、９０７、９
１３は、ＯＮとなり、内部アドレスが、内部バスＢ３０
４へ出力される。バスサイクルＴ３，Ｔ４，Ｔ５期間で
は、ＳＥＬ信号４０２は、Ｈｉであるため、ＡＮＤ７０
１、７０８の出力は、Ｈｉレベルである。また、ＳＴＶ
信号５０４は、Ｈｉレベルであるため、Ｐｃｈトランス
ファーゲート９００、９０６、９０７、９１３がＯＮす
ると、ステータス情報が、内部バスＢ３０４へ出力され
る。
【００３８】次に８ビット・データバスでのメモリーラ
イトタイミングについて図８を参照して述べる。第１サ
イクルは、外部メモリーのライトサイクルである。ＳＥ
Ｌ信号４０２は、Ｌｏｗレベル、ＤＡＴＡＷ信号４０３
は、Ｌｏｗレベルを出力しているため、モニターモード
状態になる。セレクター１０４は、外部のアドレスを出
力後、ステータス情報をＡＤ８〜ＡＤ１５に出力する。
モニターコントロール１０７は、ＡＤ８〜ＡＤ１５から
内部情報をモニターする。第２サイクルでは、内部メモ
リーのライトサイクルである。ＳＥＬ信号４０２は、Ｈ
ｉレベルを出力しているため、モニターコントロール１
０７は、モニターモード状態になる。セレクター１０４
は、内部のアドレスを出力後、ステータス情報をＡＤ０
〜ＡＤ１５に出力する。モニターコントロール１０７
は、ＡＤ０〜ＡＤ１５から内部情報をモニターする。
イトタイミングについて図８を参照して述べる。第１サ
イクルは、外部メモリーのライトサイクルである。ＳＥ
Ｌ信号４０２は、Ｌｏｗレベル、ＤＡＴＡＷ信号４０３
は、Ｌｏｗレベルを出力しているため、モニターモード
状態になる。セレクター１０４は、外部のアドレスを出
力後、ステータス情報をＡＤ８〜ＡＤ１５に出力する。
モニターコントロール１０７は、ＡＤ８〜ＡＤ１５から
内部情報をモニターする。第２サイクルでは、内部メモ
リーのライトサイクルである。ＳＥＬ信号４０２は、Ｈ
ｉレベルを出力しているため、モニターコントロール１
０７は、モニターモード状態になる。セレクター１０４
は、内部のアドレスを出力後、ステータス情報をＡＤ０
〜ＡＤ１５に出力する。モニターコントロール１０７
は、ＡＤ０〜ＡＤ１５から内部情報をモニターする。
【００３９】この場合のセレクター１０４の動作は、図
６の第２サイクルで説明したＤＡＴＡＷ信号４０３がＬ
ｏｗレベルである他は、同等の動作である。
６の第２サイクルで説明したＤＡＴＡＷ信号４０３がＬ
ｏｗレベルである他は、同等の動作である。
【００４０】第２の実施例は、デバックの機能をより向
上させるために、プログラムカウンタ６００（以下総称
してＰＣレジスタと呼ぶ）の内容をモニターモード時に
モニターできるようにする。構成図を図９、タイミング
チャートを図１１に示す。
上させるために、プログラムカウンタ６００（以下総称
してＰＣレジスタと呼ぶ）の内容をモニターモード時に
モニターできるようにする。構成図を図９、タイミング
チャートを図１１に示す。
【００４１】モニターモード時には、ＰＣレジスタ６０
０をＣＰＵバス３０１を介さずに直接セレクター１０４
と接続する。ＰＣの値をモニターする場合は、ＰＣモニ
ター許可フラグであるＰＣＦ８００はあらかじめ１にセ
ットされており、実施例１で説明した内部アドレスをモ
ニターするタイミングで、ＰＣレジスタ６００の内容を
モニターできる。
０をＣＰＵバス３０１を介さずに直接セレクター１０４
と接続する。ＰＣの値をモニターする場合は、ＰＣモニ
ター許可フラグであるＰＣＦ８００はあらかじめ１にセ
ットされており、実施例１で説明した内部アドレスをモ
ニターするタイミングで、ＰＣレジスタ６００の内容を
モニターできる。
【００４２】この場合のセレクタ１０４の動作について
説明する。
説明する。
【００４３】セレクタ１０４の内部回路を図１０
（ａ）、図１０（ｂ）に示す。図１０（ａ）は、内部バ
スＡ３０２と内部バスＢ３０４のビット０からビット７
までの１ビット分のセレクタ回路である。図１０（ｂ）
は、内部バスＡ３０２と内部バスＢ３０４のビット８か
らビット１５までの１ビット分のセレクタ回路である。
（ａ）、図１０（ｂ）に示す。図１０（ａ）は、内部バ
スＡ３０２と内部バスＢ３０４のビット０からビット７
までの１ビット分のセレクタ回路である。図１０（ｂ）
は、内部バスＡ３０２と内部バスＢ３０４のビット８か
らビット１５までの１ビット分のセレクタ回路である。
【００４４】ＰＣＦ８００が、１にセットまた、内部メ
モリーをアクセスしているため、ＰＣＦ８００が、Ｈｉ
レベル、ＳＥＬ信号４０２が、Ｈｉレベル、ＳＴＶ信号
５０４が、Ｈｉレベルである。バスサイクルは、Ｔ１，
Ｔ２期間は、Ｐｃｈトランスファーゲート７２２は、Ｏ
ＦＦ，Ｎｃｈトランスファーゲート７０６は、ＯＦＦで
ある。またＰｃｈトランスファーゲート９１９は、ＯＦ
Ｆ，Ｎｃｈトランスファーゲート９２０は、ＯＮであ
る。この期間でのＡＮＤ７２１は、Ｈｉレベルであるた
めＮｃｈトランスファーゲート７２３がＯＮするため、
ＰＣの値が、内部バスＢ３０４へ出力される。なお、こ
こではＰＣＦ８００の値はあらかじめセットされている
としたが、モニターコントロール１０７等により、チッ
プの外部からＰＣＦ８００の値をＨｉレベル又はＬｏｗ
レベルに制御するように構成してもよい。
モリーをアクセスしているため、ＰＣＦ８００が、Ｈｉ
レベル、ＳＥＬ信号４０２が、Ｈｉレベル、ＳＴＶ信号
５０４が、Ｈｉレベルである。バスサイクルは、Ｔ１，
Ｔ２期間は、Ｐｃｈトランスファーゲート７２２は、Ｏ
ＦＦ，Ｎｃｈトランスファーゲート７０６は、ＯＦＦで
ある。またＰｃｈトランスファーゲート９１９は、ＯＦ
Ｆ，Ｎｃｈトランスファーゲート９２０は、ＯＮであ
る。この期間でのＡＮＤ７２１は、Ｈｉレベルであるた
めＮｃｈトランスファーゲート７２３がＯＮするため、
ＰＣの値が、内部バスＢ３０４へ出力される。なお、こ
こではＰＣＦ８００の値はあらかじめセットされている
としたが、モニターコントロール１０７等により、チッ
プの外部からＰＣＦ８００の値をＨｉレベル又はＬｏｗ
レベルに制御するように構成してもよい。
【００４５】
【発明の効果】内部アドレス、内部データ、プロセッサ
ーステータスの情報を簡易にモニターできることによ
り、ターゲットシステムにおけるオンボード上でのデバ
ック機能を向上させる。
ーステータスの情報を簡易にモニターできることによ
り、ターゲットシステムにおけるオンボード上でのデバ
ック機能を向上させる。
【００４６】また、アドレス・バスとデータ・バスを兼
用している端子から、内部情報をモニターできるため
に、モニター専用の端子を設ける必要はなく、端子を有
効利用できる。
用している端子から、内部情報をモニターできるため
に、モニター専用の端子を設ける必要はなく、端子を有
効利用できる。
【図１】従来例を説明する外部拡張メモリーアクセスの
構成図、
構成図、
【図２】従来例を説明するためのメモリーライトタイミ
ング図、
ング図、
【図３】第１の実施例を説明する外部拡張メモリーアク
セスの構成図、
セスの構成図、
【図４】（ａ）は、第１の実施例を説明するセレクタ回
路図、（ｂ）は、第１の実施例を説明するセレクタ回路
図、
路図、（ｂ）は、第１の実施例を説明するセレクタ回路
図、
【図５】第１の実施例の１６ビットデータバスでのメモ
リーリードタイミング図、
リーリードタイミング図、
【図６】第１の実施例の１６ビットデータバスでのメモ
リーライトタイミング図、
リーライトタイミング図、
【図７】第１の実施例の８ビットデータバスでのメモリ
ーリードタイミング図、
ーリードタイミング図、
【図８】第１の実施例の８ビットデータバスでのメモリ
ーライトタイミング図、
ーライトタイミング図、
【図９】第２の実施例の外部拡張メモリーアクセスの構
成図、
成図、
【図１０】（ａ）は、第２の実施例を説明するセレクタ
回路図、（ｂ）は、第２の実施例を説明するセレクタ回
路図、
回路図、（ｂ）は、第２の実施例を説明するセレクタ回
路図、
【図１１】第２の実施例の１６ビットデータバスでのメ
モリーライトタイミング図、
モリーライトタイミング図、
【図１２】第１，２の実施例のメモリーアクセス状態と
モニター制御信号の関連図。
モニター制御信号の関連図。
１００ ＣＰＵ １０１ ＲＯＭ １０２ ＲＡＭ １０３ 周辺ユニット １０４ セレクタ １０５ ＰＯＲＴ １０６ 外部メモリ １０７ モニターコントロール ３００ 命令キューバス ３０３ 内部バス ３０１ ＣＰＵバス ３０２ 内部バスＡ ３０４ 内部バスＢ ３０５ ＡＤ０〜ＡＤ１５ ３０６ モニターバス ３０７ 外部メモリ制御信号 ３０８ ステータスバス ３０９ バスサイクル信号 ４００ アドレスバス ４０２ ＳＥＬ信号 ４０３ ＤＡＴＡＷ信号 ４０４ ＡＳＴＢ信号 ４０５ ＲＤ信号 ４０６ ＷＲ信号 ４０７ ＭＯＮ信号 ５００ インバーター ５０１ ＮＡＮＤゲート ５０２ ＸＮＯＲゲート ５０３ ＯＲゲート ５０４ ストローブ信号 ６００ ＰＣレジスタ ３０９ ＰＣレジスタバス ７００，７０７ ＯＲゲート ７０１，７０８，７０９ ＡＮＤゲート ７０２，７０３，７０４，７１６，７１７，７１８，９
０２，９０３，９０４，９０９，９１０，９１１，９１
６，９１７，９１８，９２３，９２４，９２５ イン
バータゲート ７０５，７１０，７１１，７１２，７１４，９０１，９
０５，９０８，９１２，９１５，９１９，９２２，９２
６，９２８ Ｐｃｈトランスファーゲート ７０６，７１３，７１５，９００，９０６，９０７，９
１３，９１４，９２０，９２１，９２７，９２９ Ｎ
ｃｈトランスファーゲート ８００ ＰＣ許可フラグ
０２，９０３，９０４，９０９，９１０，９１１，９１
６，９１７，９１８，９２３，９２４，９２５ イン
バータゲート ７０５，７１０，７１１，７１２，７１４，９０１，９
０５，９０８，９１２，９１５，９１９，９２２，９２
６，９２８ Ｐｃｈトランスファーゲート ７０６，７１３，７１５，９００，９０６，９０７，９
１３，９１４，９２０，９２１，９２７，９２９ Ｎ
ｃｈトランスファーゲート ８００ ＰＣ許可フラグ
Claims (4)
- 【請求項１】 アドレスおよびデータを兼用する第１お
よび第２のバスと、ステータスバスと、セレクタとを有
し、 前記セレクタは、第１の状態においては前記第１のバス
の全ビットを前記第２のバスに接続し、第２の状態にお
いては前記ステータスバスの全ビットを前記第２のバス
に接続し、第３の状態においては前記第１のバスの全ビ
ットのうちいくつかのビットと前記ステータスバスの全
ビットのうちいくつかのビットを前記第２のバスに接続
することを特徴とする半導体集積回路。 - 【請求項２】 アドレスおよびデータを兼用する第１お
よび第２のバスと、前記第１のバスに接続された記憶手
段と、前記第２のバスに接続されたポートと、プログラ
ム実行手段と、前記プログラム実行手段のステータスを
保持するステータス保持手段と、前記ステータス保持手
段に接続されたステータスバスと、アドレス判別手段
と、データ長判別手段と、データ方向判別手段と、セレ
クタとを有する１チップ半導体集積回路であって、 前記プログラム実行手段のアクセスするアドレスが前記
記憶手段のアドレスであると前記アドレス判別手段が判
断し、かつデータ方向が第１の方向であるとデータ方向
判別手段が判断した場合には、前記セレクタは前記ステ
ータスバスの全ビットの各々を前記第２のバスの全ビッ
トにそれぞれ接続し、 前記プログラム実行手段のアクセスするアドレスが前記
記憶手段のアドレスでないと前記アドレス判別手段が判
断し、 データ長が第１の長さであるとデータ長判別手段が判断
した場合には、前記セレクタは前記第１のバスの全ビッ
トの各々を前記第２のバスの全ビットにそれぞれ接続
し、 データ長が第２の長さであるとデータ長判別手段が判断
した場合には、前記セレクタは前記第１のバスの全ビッ
トのうちいくつかのビットを前記第２のバスのいくつか
のビットにそれぞれ接続し、前記ステータスバスの全ビ
ットのうちいくつかのビットを前記第２のバスの残りの
全てのビットにそれぞれ接続することを特徴とする半導
体集積回路。 - 【請求項３】 アドレスおよびデータを兼用する第１お
よび第２のバスと、前記第１のバスに接続された記憶手
段と、前記第２のバスに接続されたポートと、プログラ
ム実行手段と、前記プログラム実行手段のステータスを
保持するステータス保持手段と、前記ステータス保持手
段に接続されたステータスバスと、アドレス判別手段
と、データ長判別手段と、データ方向判別手段と、セレ
クタとを有する１チップ半導体集積回路であって、 前記プログラム実行手段のアクセスするアドレスが前記
記憶手段のアドレスであると前記アドレス判別手段が判
断し、かつデータ方向が第１の方向であるとデータ方向
判別手段が判断した場合には、前記セレクタは、一旦、
前記第１のバスの全てのビットの各々を前記第２のバス
の全ビットにそれぞれ接続した後、前記ステータスバス
の全ビットの各々を前記第２のバスの全ビットにそれぞ
れ接続し、 前記プログラム実行手段のアクセスするアドレスが前記
記憶手段のアドレスでないと前記アドレス判別手段が判
断し、 データ長が第１の長さであるとデータ長判別手段が判断
した場合には、前記セレクタは、前記第１のバスの全ビ
ットの各々を前記第２のバスの全ビットにそれぞれ接続
し、 データ長が第２の長さであるとデータ長判別手段が判断
した場合には、前記セレクタは、一旦、前記第１のバス
の全てのビットの各々を前記第２のバスの全ビットにそ
れぞれ接続した後、前記第１のバスの全ビットのうちい
くつかのビットを前記第２のバスのいくつかのビットに
それぞれ接続し、前記ステータスバスの全ビットのうち
いくつかのビットを前記第２のバスの残りの全てのビッ
トにそれぞれ接続することを特徴とする半導体集積回
路。 - 【請求項４】 前記１チップ半導体集積回路はモニター
端子と、モニター信号発生手段とをさらに有し、前記モ
ニター信号発生手段は、前記プログラム実行手段のアク
セスするアドレスが前記記憶手段のアドレスでないと前
記アドレス判別手段が判断し、かつデータ長が前記第１
の長さであるとデータ長判別手段が判断した場合にの
み、前記モニター端子にモニター信号を出力せず、他の
場合は前記モニター端子に前記モニター信号を出力する
ことを特徴とする請求項２または３記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263006A JPH09106359A (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7263006A JPH09106359A (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09106359A true JPH09106359A (ja) | 1997-04-22 |
Family
ID=17383590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7263006A Pending JPH09106359A (ja) | 1995-10-11 | 1995-10-11 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09106359A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007328768A (ja) * | 2006-05-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 動作監視システム、半導体装置及び情報収集装置 |
| JP2009193604A (ja) * | 2009-06-02 | 2009-08-27 | Renesas Technology Corp | 半導体情報処理装置 |
| CN114238160A (zh) * | 2021-12-20 | 2022-03-25 | 北京奕斯伟计算技术有限公司 | 地址访问方法、装置及电子设备 |
-
1995
- 1995-10-11 JP JP7263006A patent/JPH09106359A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007328768A (ja) * | 2006-05-08 | 2007-12-20 | Matsushita Electric Ind Co Ltd | 動作監視システム、半導体装置及び情報収集装置 |
| JP2009193604A (ja) * | 2009-06-02 | 2009-08-27 | Renesas Technology Corp | 半導体情報処理装置 |
| CN114238160A (zh) * | 2021-12-20 | 2022-03-25 | 北京奕斯伟计算技术有限公司 | 地址访问方法、装置及电子设备 |
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| Date | Code | Title | Description |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19981020 |