JPH0377326A - バンプ電極形半導体装置 - Google Patents
バンプ電極形半導体装置Info
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- JPH0377326A JPH0377326A JP1213264A JP21326489A JPH0377326A JP H0377326 A JPH0377326 A JP H0377326A JP 1213264 A JP1213264 A JP 1213264A JP 21326489 A JP21326489 A JP 21326489A JP H0377326 A JPH0377326 A JP H0377326A
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- JP
- Japan
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- film
- bump electrode
- metal film
- insulating film
- semiconductor device
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/221—Structures or relative sizes
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
- H10W72/231—Shapes
- H10W72/234—Cross-sectional shape, i.e. in side view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/941—Dispositions of bond pads
- H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
バンプ電極の構造に関し、
バンプ電極形半導体装置を高信頼化することを目的とし
、 平坦な金属膜上に絶縁膜を被覆し、該絶縁膜の開口部を
通して前記金属膜と接続するバンプ電極を設けた半導体
装置において、 前記金属膜および該金属膜上の絶縁膜に接する１ｆ１記
バンプ電極の接触部の寸法が前記金属膜のバタン寸法よ
りも大きく、且つ、前記金属膜および該金属膜上の絶縁
膜が０１１記バンプ電極下に包含されていることを特徴
とすゐ。
、 平坦な金属膜上に絶縁膜を被覆し、該絶縁膜の開口部を
通して前記金属膜と接続するバンプ電極を設けた半導体
装置において、 前記金属膜および該金属膜上の絶縁膜に接する１ｆ１記
バンプ電極の接触部の寸法が前記金属膜のバタン寸法よ
りも大きく、且つ、前記金属膜および該金属膜上の絶縁
膜が０１１記バンプ電極下に包含されていることを特徴
とすゐ。
（産業上の利用分野〕
本発明はバンプ電極形半導体装置の構造に関する。
バンプ（ｂｕＢ）電極形半導体装置は、ワイヤをボンデ
ィングする必要がなく、’Ｔ” Ａ Ｂ （Ｔａｐｅ
Ａｕｔｏｎ＋ａｔｅｄ Ｂｏｎｄｉｒｉｇ）によって実
装できるために、半導体容器の厚みを薄くでき、また、
多ビンＩＣを高集積化できる利点をもった構造である。
ィングする必要がなく、’Ｔ” Ａ Ｂ （Ｔａｐｅ
Ａｕｔｏｎ＋ａｔｅｄ Ｂｏｎｄｉｒｉｇ）によって実
装できるために、半導体容器の厚みを薄くでき、また、
多ビンＩＣを高集積化できる利点をもった構造である。
比つ、複数の半導体チップを回路基板に配置して複合デ
バイスに作成できるため、電子回路を高密度実装できる
利点がある。
バイスに作成できるため、電子回路を高密度実装できる
利点がある。
このようなバンプ電極形半導体装置は、最近、その高密
度化の点から見直されて再検討されつつあり、その高信
頼化が望まれている。
度化の点から見直されて再検討されつつあり、その高信
頼化が望まれている。
〔従来の技術と発明が解決しようとする課題］第５図（
ａ）、 （ｂ）は従来のバンプ電極とその問題点を示す
図で、図中の記号１は半導体基板、２はアルミニウム膜
（パッド部）、３は燐シリケートガラス（ＰＳＧ）膜（
カバー絶縁膜）、５はマツシュルーム型のバンプ電極（
例えば、金（Ａｕ）からなるバンプ電極）で、バンプ電
極５はバリヤメタル膜を含んだ構成である。なお、ａＸ
はアルミニウム膜２のＸ方向の寸法＋ＣＸはアルミニウ
ム膜２上のＰＳＧ膜３の開口部のＸ方向の寸法、ｂＸは
バンプ電極と金属膜およびＰＳＧ膜との接触部ＡのＸ方
向の寸法で、且つ、通常、接続電極は正方形や矩形など
の方形が多く、従って、Ｘ方向の寸法もほぼ同一になる
。従って、以下の説明にはＸ方向の寸法のみでおこなう
こととする。
ａ）、 （ｂ）は従来のバンプ電極とその問題点を示す
図で、図中の記号１は半導体基板、２はアルミニウム膜
（パッド部）、３は燐シリケートガラス（ＰＳＧ）膜（
カバー絶縁膜）、５はマツシュルーム型のバンプ電極（
例えば、金（Ａｕ）からなるバンプ電極）で、バンプ電
極５はバリヤメタル膜を含んだ構成である。なお、ａＸ
はアルミニウム膜２のＸ方向の寸法＋ＣＸはアルミニウ
ム膜２上のＰＳＧ膜３の開口部のＸ方向の寸法、ｂＸは
バンプ電極と金属膜およびＰＳＧ膜との接触部ＡのＸ方
向の寸法で、且つ、通常、接続電極は正方形や矩形など
の方形が多く、従って、Ｘ方向の寸法もほぼ同一になる
。従って、以下の説明にはＸ方向の寸法のみでおこなう
こととする。
さて、このようなバンプ電極の形成方法は、まず、半導
体基板１上にアルミニウム膜２のパターンくバッド部）
を形成し、その上にＰＳＧ膜３を成長して、それに開口
部を形成する。次いで、その開口部を含むＰＳＧ膜３上
にバリヤメタル膜を被着し、その上にレジスト膜マスク
を設け、前記のバリヤメタル膜をメツキ電極としてレジ
スト膜マスクの開口部に金（Ａｕ）などのバンプ電極５
を鍍金法でメツキする。その時、レジスト膜マスクで被
覆された部分はメツキされず、開口部ではマツシュルー
ム型にバンプ電極５が大きく膨張して成長する。最後に
、余分のバリヤメタル膜をエツチング除去して完成させ
る。なお、バリヤメタル膜は例えば、ＴｉとＰｄの複合
膜からなるバリヤメタル膜で、第５図にはこのバリヤメ
タル膜を含んだバンプ電極５を図示しているものである
。
体基板１上にアルミニウム膜２のパターンくバッド部）
を形成し、その上にＰＳＧ膜３を成長して、それに開口
部を形成する。次いで、その開口部を含むＰＳＧ膜３上
にバリヤメタル膜を被着し、その上にレジスト膜マスク
を設け、前記のバリヤメタル膜をメツキ電極としてレジ
スト膜マスクの開口部に金（Ａｕ）などのバンプ電極５
を鍍金法でメツキする。その時、レジスト膜マスクで被
覆された部分はメツキされず、開口部ではマツシュルー
ム型にバンプ電極５が大きく膨張して成長する。最後に
、余分のバリヤメタル膜をエツチング除去して完成させ
る。なお、バリヤメタル膜は例えば、ＴｉとＰｄの複合
膜からなるバリヤメタル膜で、第５図にはこのバリヤメ
タル膜を含んだバンプ電極５を図示しているものである
。
ところで、バンプ電極はＴＡＢ工程でバンプを配線に押
し付けて圧着する方式であるから、第５図中に矢印で示
しているように、大きな押圧力が加わって、固いＰＳＧ
膜３にクラックが入り易いという問題がある。特に、第
５図（ｂ）に第５図（ａｌの破線部分を拡大図示してい
るが、図のように、バンプ電極５の接触部の外周部と内
周部では矢印で示すように、応力が逆に加わって剪断応
ツノが働き、そのためにＰＳＧ膜３にクランクが入る。
し付けて圧着する方式であるから、第５図中に矢印で示
しているように、大きな押圧力が加わって、固いＰＳＧ
膜３にクラックが入り易いという問題がある。特に、第
５図（ｂ）に第５図（ａｌの破線部分を拡大図示してい
るが、図のように、バンプ電極５の接触部の外周部と内
周部では矢印で示すように、応力が逆に加わって剪断応
ツノが働き、そのためにＰＳＧ膜３にクランクが入る。
図中の横方向への破線矢印は柔らかいアルミニウム膜２
が変形して移動する方向を示すものである。
が変形して移動する方向を示すものである。
そのようにＰＳＧ膜にクランクが人って破壊すると、ア
ル砧ニウム膜２が水分等に侵され、配線が酸化して高抵
抗になり、やがては断線することになる。
ル砧ニウム膜２が水分等に侵され、配線が酸化して高抵
抗になり、やがては断線することになる。
本発明はこのような問題点を軽減させて、バンプ電極形
半導体装置を高信頼化させることを目的とした金属バン
プ電極形半導体装置の構造を提案するものである。
半導体装置を高信頼化させることを目的とした金属バン
プ電極形半導体装置の構造を提案するものである。
［課題を解決するための手段］
その課題は、第１図の実施例に示すように、平坦な金属
膜２上に絶縁膜３を被覆し、該絶縁膜の開口部を通して
前記金属膜と接続するバンプ電極５を設けた半導体装置
において、 前記金属膜２および該金属膜上の絶縁膜３に接する前記
バンプ電極５の接触部Ａの寸法ｂつが前記金属膜のパタ
ーン寸法ａＸよりも大きく、且つ、前記金属膜および該
金属膜上の絶縁膜が前記バンプ重積下に包含されている
バンプ電極形半導体装置によって解決される。
膜２上に絶縁膜３を被覆し、該絶縁膜の開口部を通して
前記金属膜と接続するバンプ電極５を設けた半導体装置
において、 前記金属膜２および該金属膜上の絶縁膜３に接する前記
バンプ電極５の接触部Ａの寸法ｂつが前記金属膜のパタ
ーン寸法ａＸよりも大きく、且つ、前記金属膜および該
金属膜上の絶縁膜が前記バンプ重積下に包含されている
バンプ電極形半導体装置によって解決される。
［作用］
即ち、本発明は、金属膜（アルミニウム膜）のＸ方向の
寸法ａＸよりバンプ電極と金属膜およびＰＳＧ膜との接
触部のＸ方向の寸法ｂＸを大きくする。且つ、Ｘ方向も
同様にする。
寸法ａＸよりバンプ電極と金属膜およびＰＳＧ膜との接
触部のＸ方向の寸法ｂＸを大きくする。且つ、Ｘ方向も
同様にする。
そのように構成すれば、柔らかいアルミニウム膜が接触
部Ａ周囲に存在せず、剪断応力が発生しない。そのため
、絶縁膜のクラックが減少して半導体装置の信頼性を向
上させることができる。
部Ａ周囲に存在せず、剪断応力が発生しない。そのため
、絶縁膜のクラックが減少して半導体装置の信頼性を向
上させることができる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図は本発明にかかるバンプ電極（１）の断面図を示
しており、アルミニウム膜２のパターンおよびその上の
絶縁膜が完全に接触部Ａの内部↓こ含まれている。記号
１ば半導体基板、２はアルくニウム膜（バッド部〉、３
はＰＳＧ膜（カバー絶縁膜）、５はバンプ電極で、バン
プ電極５はバリヤメタル膜を含んだ構成ごある。なお、
ａＸはアルミニウム膜２のＸ方向の寸法（金属膜のＸ方
向のパターン寸法）、ＣＸはアルミニウム膜２上のＰ
Ｓ Ｇ膜３の開口部のＸ方向の・手法、ｂ８はバンプ電
極５とアルミニウム膜２およびＰＳＧ膜３との接触部Ａ
のＸ方向の寸法（金属膜および金属膜上の絶縁膜に接す
るバンプ電極の接触部ＡのＸ方向の寸法）で、Ｘ方向の
寸法もほぼ同シ′、であり、ａ、＜ｂ、となっているた
めにＬからの圧縮ｊ心力のみ加わって、水平方向に応力
が働かず、そのためにＰＳＧ膜のクラックが減少する。
しており、アルミニウム膜２のパターンおよびその上の
絶縁膜が完全に接触部Ａの内部↓こ含まれている。記号
１ば半導体基板、２はアルくニウム膜（バッド部〉、３
はＰＳＧ膜（カバー絶縁膜）、５はバンプ電極で、バン
プ電極５はバリヤメタル膜を含んだ構成ごある。なお、
ａＸはアルミニウム膜２のＸ方向の寸法（金属膜のＸ方
向のパターン寸法）、ＣＸはアルミニウム膜２上のＰ
Ｓ Ｇ膜３の開口部のＸ方向の・手法、ｂ８はバンプ電
極５とアルミニウム膜２およびＰＳＧ膜３との接触部Ａ
のＸ方向の寸法（金属膜および金属膜上の絶縁膜に接す
るバンプ電極の接触部ＡのＸ方向の寸法）で、Ｘ方向の
寸法もほぼ同シ′、であり、ａ、＜ｂ、となっているた
めにＬからの圧縮ｊ心力のみ加わって、水平方向に応力
が働かず、そのためにＰＳＧ膜のクラックが減少する。
次に、第２図は本発明にかかるバンプ電極（■）の断面
図を示しており、本例は）’ Ｓ Ｇ膜がアルミニウム
膜から離れている構成のバンプ電極を設けた例である。
図を示しており、本例は）’ Ｓ Ｇ膜がアルミニウム
膜から離れている構成のバンプ電極を設けた例である。
記号は第１図と間一部位に同・・記号が付けてあり、且
つ、寸法記号も同しである。
つ、寸法記号も同しである。
４土つ、ａＸ＜ｂＸであり、）） Ｓ Ｇ膜力くアルξ
二つム１漠を波頂し−こいないため段差がなく、水平方
向にＰＳＧ膜のクラックが拡がりにくい構造である。
二つム１漠を波頂し−こいないため段差がなく、水平方
向にＰＳＧ膜のクラックが拡がりにくい構造である。
次に、第３図は本発明にかかるバンプ電極（Ｉｎ）の断
面図を示しており、本例は接触部への下にＰＳＧ膜が存
在せず、従って、押圧によってＰＳＧ膜（絶縁膜）のク
ラックが発生しない構造である。図中の記号は第１図と
同一部位に同一記号が付けであり、且つ、寸法記号も同
一である。
面図を示しており、本例は接触部への下にＰＳＧ膜が存
在せず、従って、押圧によってＰＳＧ膜（絶縁膜）のク
ラックが発生しない構造である。図中の記号は第１図と
同一部位に同一記号が付けであり、且つ、寸法記号も同
一である。
次に、第４図は本発明にかかるバンプ電極（■）の断面
図を示しており、本例は２層のアルミニウム膜（パッド
部）を介してバンプ電極を設けた例である。記号は第１
図と同一部位に同一記号が付けであるが、その他の２１
はＩＭＩＪのアルミニウム膜、２２は２層［Ｉのアルミ
ニウム膜、３１はＳｉＯ２膜（絶縁１１’り 、 ３２
はＰＳＧ膜を示Ｌ／でいる。１１つ、１層目のアルミニ
ウム膜２１のＸ力゛向の・十ン去はａｌＸ、２層目のア
ルミニウム膜２２のＸ方向の手法はａ２Ｘ、その七のＰ
ＳＧ膜３膜中２口部のＸ方向の寸法はＣＸ＋ バンプ電
極５どアルミニウム膜２２およびＰＳＧ膜３膜中２接触
部ＡのＸ方＋ｉｉｉの寸法はｂ８であって、Ｘ方向の・
４゛法もほぼ同様である。
図を示しており、本例は２層のアルミニウム膜（パッド
部）を介してバンプ電極を設けた例である。記号は第１
図と同一部位に同一記号が付けであるが、その他の２１
はＩＭＩＪのアルミニウム膜、２２は２層［Ｉのアルミ
ニウム膜、３１はＳｉＯ２膜（絶縁１１’り 、 ３２
はＰＳＧ膜を示Ｌ／でいる。１１つ、１層目のアルミニ
ウム膜２１のＸ力゛向の・十ン去はａｌＸ、２層目のア
ルミニウム膜２２のＸ方向の手法はａ２Ｘ、その七のＰ
ＳＧ膜３膜中２口部のＸ方向の寸法はＣＸ＋ バンプ電
極５どアルミニウム膜２２およびＰＳＧ膜３膜中２接触
部ＡのＸ方＋ｉｉｉの寸法はｂ８であって、Ｘ方向の・
４゛法もほぼ同様である。
１土つ、ｂＸ＞ｃＸ、ｂＸ ＞ａ、Ｘ、ｌ）Ｘ＞ａ２ｘ
に構成してあり、アルミニウム膜２１．２２およびその
Ｌに段差となるＰＳＧ膜３膜中２ｉＯｚ膜３１が完全に
接触部への内部に包含されているためにＰＳＧ膜のクラ
ックが残少する。
に構成してあり、アルミニウム膜２１．２２およびその
Ｌに段差となるＰＳＧ膜３膜中２ｉＯｚ膜３１が完全に
接触部への内部に包含されているためにＰＳＧ膜のクラ
ックが残少する。
に記は本発明にかかる４つの実施例を図示しているが、
いずれも絶縁膜のクラックを大幅に減少させて、バンプ
電極形半導体装置を高信頼化させるものである。
いずれも絶縁膜のクラックを大幅に減少させて、バンプ
電極形半導体装置を高信頼化させるものである。
１発明の効果］
以上の説明から明らかなように、本発明にかかるバンプ
電極形半導体装置は’Ｉ’ Ａ Ｂ工程でバンプ電極の
押圧時に発生１゛る絶縁膜のクラックが大幅に減少して
、バンプ電極形半導体装置の信頼性向上に大きく寄与す
るものである。
電極形半導体装置は’Ｉ’ Ａ Ｂ工程でバンプ電極の
押圧時に発生１゛る絶縁膜のクラックが大幅に減少して
、バンプ電極形半導体装置の信頼性向上に大きく寄与す
るものである。
第１図は本発明にかかるバンプ電極（【）の断面図、
第２図は本発明にかかるバンプ電極（ＩＩ ）の断面［
メ１、 第３図は本発明にかかるバンプ電極（Ｉｎ）の断面図、 第４図は本発明にかかるバンプ電極（ＩＶ）の断面図、 第５図（ａｌ、 ｔｂ）は従来のバンプ電極とその問題
点を示す図である。 図において、 １は半導体基板、 ２はアルミニウム膜（金属膜）、 ３．３２はＰＳＧ膜（絶縁Ｈり）、 ５はバンプ電極、 Ａは接触部、 ３１はＳｉＯ２膜０色縁膜）、 ２１は１層目のアルミニウム膜、 ２２は２Ｒ目のアルミニウム膜 ａＸはアルごニウム膜２のＸ方向の寸法（金属膜のＸ方
向のパターン寸法）、 ｂｘはバンプ電極５とアル瑞ニウム膜２およびＰＳＣ膜
３．３２との接触部ＡのＸ方向の寸法（金属膜および金
属膜上の絶縁膜に接するバンプ電極の接触部ＡのＸ方向
の寸法）、ｃｌはアルミニウム膜２．２２の開口部のＸ
方向の寸法 を示している。 Ｋ−ｍ−りメーーーー嘴 不ｉとｇ万ｌ；か９番へ゛〉７０電り麩（π）硝新ポＨ
酊第２図 ）１％４ ｔ＝ ｌ・ｉ３ Ｉｆ ＞７’ ｔａ （Ｔ
）ｎ 跡ｊａＪ ａ第３ｒｌＪ ／Ｔ′梠’Ｉｔ：かびシｌ（・〉７σ電鮨（χ）の折面
□ｊＩ ４ 図
メ１、 第３図は本発明にかかるバンプ電極（Ｉｎ）の断面図、 第４図は本発明にかかるバンプ電極（ＩＶ）の断面図、 第５図（ａｌ、 ｔｂ）は従来のバンプ電極とその問題
点を示す図である。 図において、 １は半導体基板、 ２はアルミニウム膜（金属膜）、 ３．３２はＰＳＧ膜（絶縁Ｈり）、 ５はバンプ電極、 Ａは接触部、 ３１はＳｉＯ２膜０色縁膜）、 ２１は１層目のアルミニウム膜、 ２２は２Ｒ目のアルミニウム膜 ａＸはアルごニウム膜２のＸ方向の寸法（金属膜のＸ方
向のパターン寸法）、 ｂｘはバンプ電極５とアル瑞ニウム膜２およびＰＳＣ膜
３．３２との接触部ＡのＸ方向の寸法（金属膜および金
属膜上の絶縁膜に接するバンプ電極の接触部ＡのＸ方向
の寸法）、ｃｌはアルミニウム膜２．２２の開口部のＸ
方向の寸法 を示している。 Ｋ−ｍ−りメーーーー嘴 不ｉとｇ万ｌ；か９番へ゛〉７０電り麩（π）硝新ポＨ
酊第２図 ）１％４ ｔ＝ ｌ・ｉ３ Ｉｆ ＞７’ ｔａ （Ｔ
）ｎ 跡ｊａＪ ａ第３ｒｌＪ ／Ｔ′梠’Ｉｔ：かびシｌ（・〉７σ電鮨（χ）の折面
□ｊＩ ４ 図
Claims (1)
- 【特許請求の範囲】 平坦な金属膜上に絶縁膜を被覆し、該絶縁膜の開口部を
通して前記金属膜と接続するバンプ電極を設けた半導体
装置において、 前記金属膜および該金属膜上の絶縁膜に接する前記バン
プ電極の接触部の寸法が前記金属膜のパターン寸法より
も大きく、且つ、前記金属膜および該金属膜上の絶縁膜
が前記バンプ電極下に包含されていることを特徴とする
バンプ電極形半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213264A JPH0377326A (ja) | 1989-08-19 | 1989-08-19 | バンプ電極形半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1213264A JPH0377326A (ja) | 1989-08-19 | 1989-08-19 | バンプ電極形半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0377326A true JPH0377326A (ja) | 1991-04-02 |
Family
ID=16636220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1213264A Pending JPH0377326A (ja) | 1989-08-19 | 1989-08-19 | バンプ電極形半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0377326A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188304A (ja) * | 1998-10-12 | 2000-07-04 | Seiko Epson Corp | 半導体装置 |
| JP2008060142A (ja) * | 2006-08-29 | 2008-03-13 | Seiko Instruments Inc | 半導体装置 |
| JP2015097244A (ja) * | 2013-11-15 | 2015-05-21 | 日立オートモティブシステムズ株式会社 | 半導体集積回路 |
-
1989
- 1989-08-19 JP JP1213264A patent/JPH0377326A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000188304A (ja) * | 1998-10-12 | 2000-07-04 | Seiko Epson Corp | 半導体装置 |
| JP2008060142A (ja) * | 2006-08-29 | 2008-03-13 | Seiko Instruments Inc | 半導体装置 |
| JP2015097244A (ja) * | 2013-11-15 | 2015-05-21 | 日立オートモティブシステムズ株式会社 | 半導体集積回路 |
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