JPH03268385A - はんだバンプとその製造方法 - Google Patents
はんだバンプとその製造方法Info
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- JPH03268385A JPH03268385A JP2065556A JP6555690A JPH03268385A JP H03268385 A JPH03268385 A JP H03268385A JP 2065556 A JP2065556 A JP 2065556A JP 6555690 A JP6555690 A JP 6555690A JP H03268385 A JPH03268385 A JP H03268385A
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- layer
- solder
- adhesive layer
- adhesive
- main conductor
- Prior art date
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- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/40—Forming printed elements for providing electric connections to or between printed circuits
- H05K3/4007—Surface contacts, e.g. bumps
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Manufacturing Of Printed Wiring (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
高密度表面実装を行う電子回路用基板の部品実装用はん
だバンプ及びその製造方法に関し、バっド又は主導体の
銅がはんだと合金化し機械的強度が低下してバンプの剥
離、主導体の断線等が生ずるのを防止することを目的と
し、はんだ付着部の外周部分に、はんだがCuの主導体
と接触することを防止するため、はんだ付着部に比しは
んだ濡れ性の悪い金属をはんだ付着部の周囲に設けるよ
うに構成する。
だバンプ及びその製造方法に関し、バっド又は主導体の
銅がはんだと合金化し機械的強度が低下してバンプの剥
離、主導体の断線等が生ずるのを防止することを目的と
し、はんだ付着部の外周部分に、はんだがCuの主導体
と接触することを防止するため、はんだ付着部に比しは
んだ濡れ性の悪い金属をはんだ付着部の周囲に設けるよ
うに構成する。
本発明は高密度表面実装を行う電子回路用基板の部品実
装用はんだバンプ及びその製造方法に関する。
装用はんだバンプ及びその製造方法に関する。
[従来の技術]
最近の電子計算機の電子回路はIC,LSI等の半導体
部品の高集積化に伴い、回路基板への部品実装密度も高
密度化が進んでいる。このため回路基板への部品実装に
ははんだバンプを用いた表面実装が用いられるようにな
って来ている。第7図はこの表面実装の1例を示す図で
ある。これは、セラミック回路基板1の導体に設けられ
たバっドにはんだバンプ2が形成され、他方、ICチッ
プ3はセラミックキャリア4に搭載され、その電極が内
部導体5にワイヤ6で接続されている。さらにセラミッ
クキャリア4の下面には内部導体5に接続した多数のリ
ードピン7が植設されており、該リードビン7がはんだ
バンプ2により回路基板1にはんだ付けされている。
部品の高集積化に伴い、回路基板への部品実装密度も高
密度化が進んでいる。このため回路基板への部品実装に
ははんだバンプを用いた表面実装が用いられるようにな
って来ている。第7図はこの表面実装の1例を示す図で
ある。これは、セラミック回路基板1の導体に設けられ
たバっドにはんだバンプ2が形成され、他方、ICチッ
プ3はセラミックキャリア4に搭載され、その電極が内
部導体5にワイヤ6で接続されている。さらにセラミッ
クキャリア4の下面には内部導体5に接続した多数のリ
ードピン7が植設されており、該リードビン7がはんだ
バンプ2により回路基板1にはんだ付けされている。
はんだバンプは第8図(a)又は(b)に示すように、
セラミック回路基板1の上に、Cuを主導体8とし、そ
の上下にCrからなる密着層9,10を有する配線パタ
ーン11とポリイミド等からなる樹脂絶縁層12が設け
られており、(a)図の場合は樹脂絶縁層12に窓あけ
したところにCr層13、Cu層14、Ni層15、A
u層16からなるパッドを形成し、そのAu層16の上
にはんだ17を搭載している。(b)図の場合はa図に
おける密着層10とその上のCr層13及びCu層14
を欠いている。
セラミック回路基板1の上に、Cuを主導体8とし、そ
の上下にCrからなる密着層9,10を有する配線パタ
ーン11とポリイミド等からなる樹脂絶縁層12が設け
られており、(a)図の場合は樹脂絶縁層12に窓あけ
したところにCr層13、Cu層14、Ni層15、A
u層16からなるパッドを形成し、そのAu層16の上
にはんだ17を搭載している。(b)図の場合はa図に
おける密着層10とその上のCr層13及びCu層14
を欠いている。
上記従来のはんだバンプにおいて、はんだがSn/Pb
共晶はんだの如く銅への侵食の小さなはんだの場合は異
状はないが、In/Snはんだのような銅を著しく侵食
するはんだに対しては、第9図(a)に示すようにはん
だ17がバッドの側面からCu層14(第8図すの場合
は主導体8)中に侵入し、合金層19を形成する。この
合金層19は機械的強度及び密着性に劣るため、バンプ
の剥離や、主導体の断線等を起こし、信頼性を著しく低
下させるという問題がある。
共晶はんだの如く銅への侵食の小さなはんだの場合は異
状はないが、In/Snはんだのような銅を著しく侵食
するはんだに対しては、第9図(a)に示すようにはん
だ17がバッドの側面からCu層14(第8図すの場合
は主導体8)中に侵入し、合金層19を形成する。この
合金層19は機械的強度及び密着性に劣るため、バンプ
の剥離や、主導体の断線等を起こし、信頼性を著しく低
下させるという問題がある。
またバッド中のNi層15はスパッタで形成されたとき
の残留応力が大きいため、第9図(b)に示すように、
そのエツジ部から樹脂絶縁層12にクラック20を発生
させるという問題もある。
の残留応力が大きいため、第9図(b)に示すように、
そのエツジ部から樹脂絶縁層12にクラック20を発生
させるという問題もある。
本発明は、上記従来の問題点に鑑み、バッド又は主導体
の銅がはんだと合金化し機械的強度が低下してバンプの
剥離、主導体の断線等が生ずるのを防止可能としたはん
だバンプを提供することを目的とする。
の銅がはんだと合金化し機械的強度が低下してバンプの
剥離、主導体の断線等が生ずるのを防止可能としたはん
だバンプを提供することを目的とする。
上記目的を達成するために、本発明のはんだバンプでは
、はんだ付着部の外周部分に、はんだ17がCuの主導
体8と接触するのを防止するため、はんだ付着部に比し
はんだ濡れ性の悪い金属をはんだ付着部の周囲に設けた
ことを特徴とする。
、はんだ付着部の外周部分に、はんだ17がCuの主導
体8と接触するのを防止するため、はんだ付着部に比し
はんだ濡れ性の悪い金属をはんだ付着部の周囲に設けた
ことを特徴とする。
また、基板1上に樹脂絶縁層12と導体8を用いた多層
配線が(まれでいる上に、密着層21、Ni層22、密
着層23の各層が順次設けられ、その最上層の密着層2
3に穴が設けられて該穴にNi層24及びAu又はPt
層25が設けられ、該Au又はPt層25の上にはんだ
17が搭載されていることを特徴とする。
配線が(まれでいる上に、密着層21、Ni層22、密
着層23の各層が順次設けられ、その最上層の密着層2
3に穴が設けられて該穴にNi層24及びAu又はPt
層25が設けられ、該Au又はPt層25の上にはんだ
17が搭載されていることを特徴とする。
また、基板1上に密着層9、主導体8、密着層10及び
樹脂絶縁]1i12を順次形成する工程と、上記樹脂絶
縁層12のバンプ形成領域にエツチングにより密着層1
0が露出するように窓あけする工程と、上記露出した密
着層10上に密着層21、Ni層22及び密着層23を
順次形成する工程と、上記最上層の密着層23のバンプ
形成領域をエツチングして除去する工程と、上記密着層
23を除去した部分のNi層22上にNi層24及びA
u又はpt層25を形成する工程と、上記密着層23が
リング状に残るように該密着層23及びその下のNi層
22及び密着層21をエツチング除去する工程と、上記
Au又はPt層25上にはんだ17を搭載する工程、と
より成ることを特徴とする。
樹脂絶縁]1i12を順次形成する工程と、上記樹脂絶
縁層12のバンプ形成領域にエツチングにより密着層1
0が露出するように窓あけする工程と、上記露出した密
着層10上に密着層21、Ni層22及び密着層23を
順次形成する工程と、上記最上層の密着層23のバンプ
形成領域をエツチングして除去する工程と、上記密着層
23を除去した部分のNi層22上にNi層24及びA
u又はpt層25を形成する工程と、上記密着層23が
リング状に残るように該密着層23及びその下のNi層
22及び密着層21をエツチング除去する工程と、上記
Au又はPt層25上にはんだ17を搭載する工程、と
より成ることを特徴とする。
また、基板1上に樹脂絶縁層重2と、上下に密着層9.
10を有する主導体8により多層配線がくまれている多
層配線基板において、上記上層の密着層10に穴が設け
られ、且つ該大の周囲の密着層10上にリング状のCu
層27が設けられ、さらに該Cu層27を含んで主導体
8上にNi層28とAu層29が設けられ、さらに該A
u層29上にはんだ17が搭載されていることを特徴と
する。
10を有する主導体8により多層配線がくまれている多
層配線基板において、上記上層の密着層10に穴が設け
られ、且つ該大の周囲の密着層10上にリング状のCu
層27が設けられ、さらに該Cu層27を含んで主導体
8上にNi層28とAu層29が設けられ、さらに該A
u層29上にはんだ17が搭載されていることを特徴と
する。
また、基板1上に密着層9、主導体8、密着層10及び
Cu層27を順次形成する工程と、上記Cu層27と密
着層10のバンプ形成領域をエツチングにより除去する
工程と、上記Cu層27を除去した部分よりやや太き(
Ni層28とAu層29とを形成する工程と、上記Au
層29をマスクにしてCu層27をエツチング除去して
該Cu層27をNi層28の下にリング状に残す工程と
、上記リング状のCu層27の周囲に樹脂絶縁層12を
形成する工程と、前記Au層29上にはんだ17を搭載
する工程とより成ることを特徴とする。
Cu層27を順次形成する工程と、上記Cu層27と密
着層10のバンプ形成領域をエツチングにより除去する
工程と、上記Cu層27を除去した部分よりやや太き(
Ni層28とAu層29とを形成する工程と、上記Au
層29をマスクにしてCu層27をエツチング除去して
該Cu層27をNi層28の下にリング状に残す工程と
、上記リング状のCu層27の周囲に樹脂絶縁層12を
形成する工程と、前記Au層29上にはんだ17を搭載
する工程とより成ることを特徴とする。
また、Cuよりなる主導体8の上のバンプ形成領域に、
はんだ濡れ性の悪い金属が設けられ、その上にはんだ濡
れ性の良い金属が前記はんだ濡れ性の悪い金属の外周を
リング状に残して設けられ、該はんだ濡れ性の良い金属
の上にはんだ17が搭載されていることを特徴とする。
はんだ濡れ性の悪い金属が設けられ、その上にはんだ濡
れ性の良い金属が前記はんだ濡れ性の悪い金属の外周を
リング状に残して設けられ、該はんだ濡れ性の良い金属
の上にはんだ17が搭載されていることを特徴とする。
また、基板1上に密着層9、主導体8、密着層10及び
Cu層27とを形成する工程と、上記Cu層27をホト
リソ法によりエツチングして該Cu層27をリング状に
残す工程と、上記リング状のCu層27の下の密着層1
0を前記Cu層27の内周よりやや小さい範囲でエツチ
ング除去する工程と、上記密着層10の除去により露出
した主導体8上と、前記リング状のCu層27上にNi
層28及びAu層29を形成する工程と、上記Au層2
9上にはんだ17を搭載する工程とより成ることを特徴
とする。
Cu層27とを形成する工程と、上記Cu層27をホト
リソ法によりエツチングして該Cu層27をリング状に
残す工程と、上記リング状のCu層27の下の密着層1
0を前記Cu層27の内周よりやや小さい範囲でエツチ
ング除去する工程と、上記密着層10の除去により露出
した主導体8上と、前記リング状のCu層27上にNi
層28及びAu層29を形成する工程と、上記Au層2
9上にはんだ17を搭載する工程とより成ることを特徴
とする。
はんだ付着部の外周部分をはんだ濡れ性の悪い金属で囲
んだことにより、バンプ用はんだがはんだ付着部から流
れ出すことがなく、従って主導体の銅と接触することが
なく、合金化もしない。従ってバンプの剥離、主導体の
断線等は防止される。
んだことにより、バンプ用はんだがはんだ付着部から流
れ出すことがなく、従って主導体の銅と接触することが
なく、合金化もしない。従ってバンプの剥離、主導体の
断線等は防止される。
第1図は本発明の第1の実施例を示す図である。
本実施例は同図に示すように、セラミック基板1の上に
Cuを主導体としてその上下にCrからなる密着層9及
びlOが配置された導体パターン11が設けられ、その
上にバンプ形成領域が窓あけされた樹脂絶縁層12が設
けられており、該窓部に露出した導体パターン11の上
にCr層21、Ni層22、が設けられ、さらに該Ni
層22の上にリング状のCrN23及びその内側に形成
されたNi層24及びAu(又はPt)層25が設けら
れ、該Au層25の上にはんだ17が搭載されている。
Cuを主導体としてその上下にCrからなる密着層9及
びlOが配置された導体パターン11が設けられ、その
上にバンプ形成領域が窓あけされた樹脂絶縁層12が設
けられており、該窓部に露出した導体パターン11の上
にCr層21、Ni層22、が設けられ、さらに該Ni
層22の上にリング状のCrN23及びその内側に形成
されたNi層24及びAu(又はPt)層25が設けら
れ、該Au層25の上にはんだ17が搭載されている。
このように構成された本実施例は、リング状に形成され
たCr層23のCr金属がはんだに対して濡れ性の悪い
金属であるため、はんだ17のバリアとなり、はんだ1
7の流れ出しを防止することができる。またNi層22
と24はCr層23によって段差を生じているので、そ
のエツジ部の応力は分散され、第9図(ハ)に示したよ
うな欠陥を生ずることは防止される。
たCr層23のCr金属がはんだに対して濡れ性の悪い
金属であるため、はんだ17のバリアとなり、はんだ1
7の流れ出しを防止することができる。またNi層22
と24はCr層23によって段差を生じているので、そ
のエツジ部の応力は分散され、第9図(ハ)に示したよ
うな欠陥を生ずることは防止される。
第2図は本発明の第1の実施例の製造方法を説明するた
めの図であり、(a)〜(e)はその工程を示す。
めの図であり、(a)〜(e)はその工程を示す。
本実施例は、先ず第2図(a)に示すように、セラミッ
ク基板1の上に密着層9、主導体8、密着層10よりな
る導体パターン11及びポリイミド樹脂絶縁Jii12
を形成した後、該樹脂絶縁層12のバンプ形成領域にエ
ツチングにより導体パターン12が露出するように窓あ
けし、その露出した導体パターン12に接してCr層2
1(厚さ約1000人)を形成し、その上にNi層22
(厚さ約1μm)と、Cr層23(厚さ約1000人)
を形成する。以上のCr層21.23及びNi層22は
スパッタ又は蒸着により形成する。次に第2図ら)に示
すように最上層のCr層23をレジスト26でマスクし
た後エツチングしてバンプ形成領域のCrを除去する。
ク基板1の上に密着層9、主導体8、密着層10よりな
る導体パターン11及びポリイミド樹脂絶縁Jii12
を形成した後、該樹脂絶縁層12のバンプ形成領域にエ
ツチングにより導体パターン12が露出するように窓あ
けし、その露出した導体パターン12に接してCr層2
1(厚さ約1000人)を形成し、その上にNi層22
(厚さ約1μm)と、Cr層23(厚さ約1000人)
を形成する。以上のCr層21.23及びNi層22は
スパッタ又は蒸着により形成する。次に第2図ら)に示
すように最上層のCr層23をレジスト26でマスクし
た後エツチングしてバンプ形成領域のCrを除去する。
次に第2図(C)に示すようにCr層23を除去した部
分にNi層24及びA u (又はPt)li25をめ
っきにより形成した後レジスト26を除去する。次に第
2図(d)に示すようにAu層25とCr層23の上に
該Cr層23がリング状に残るようにレジスト26でマ
スクし、Cr層23、Ni層22及びCr層21をエツ
チングし不要部分を除去する。最後に第2図(e)に示
すようにAu層25上のレジスト26′を除去し、そこ
にはんだ17を搭載するのである。
分にNi層24及びA u (又はPt)li25をめ
っきにより形成した後レジスト26を除去する。次に第
2図(d)に示すようにAu層25とCr層23の上に
該Cr層23がリング状に残るようにレジスト26でマ
スクし、Cr層23、Ni層22及びCr層21をエツ
チングし不要部分を除去する。最後に第2図(e)に示
すようにAu層25上のレジスト26′を除去し、そこ
にはんだ17を搭載するのである。
なお第1図及び第2図(e)においてはAu層25が図
示されているが、実際はばんだ17を搭載したときに、
該はんだに溶は込んで見えなくなる。
示されているが、実際はばんだ17を搭載したときに、
該はんだに溶は込んで見えなくなる。
(以下の各実施例においても同様である。)第3図は本
発明の第2の実施例を示す図である。
発明の第2の実施例を示す図である。
同図において、1はセラミック基板であり、その上にC
uを主導体8としその上下にCrからなる密着層9及び
10が配置された導体パターン11が形成されている。
uを主導体8としその上下にCrからなる密着層9及び
10が配置された導体パターン11が形成されている。
そして該導体パターン11の上層の密着層10のバンプ
形成部分は除去され、その周囲の密着層10上にはリン
グ状のCu層27が設けられ、該Cu層27と導体パタ
ーンの露出している主導体8の上にNi層28とAu層
29が設けられ、そのAu層29の上にはんだ17が搭
載され、さらにCu層27の周囲に樹脂絶縁層12が形
成されている。
形成部分は除去され、その周囲の密着層10上にはリン
グ状のCu層27が設けられ、該Cu層27と導体パタ
ーンの露出している主導体8の上にNi層28とAu層
29が設けられ、そのAu層29の上にはんだ17が搭
載され、さらにCu層27の周囲に樹脂絶縁層12が形
成されている。
本実施例の製造方法は、先ず第4図(a)に示すように
基板1上に密着層9(厚さ500人)、主導体8(厚さ
5μm)、密着層10(厚さ1500人)、Cu層27
(厚さ5000人)をスパッタにて形成し、その上にフ
ォトレジスト30を塗布し、フォトリソ法とエツチング
によりバンプ形成領域のCu層27と密着層10を除去
する。次に第4図(b)に示すようにCu層27と密着
層10を除去したパターンより5〜10μm大きいレジ
スト31を設け、Ni層28とAu層29をめっきにて
形成する。
基板1上に密着層9(厚さ500人)、主導体8(厚さ
5μm)、密着層10(厚さ1500人)、Cu層27
(厚さ5000人)をスパッタにて形成し、その上にフ
ォトレジスト30を塗布し、フォトリソ法とエツチング
によりバンプ形成領域のCu層27と密着層10を除去
する。次に第4図(b)に示すようにCu層27と密着
層10を除去したパターンより5〜10μm大きいレジ
スト31を設け、Ni層28とAu層29をめっきにて
形成する。
次に第4図(C)に示すようにAu層29をマスクにし
てCu層27をエツチング除去してNi層28の下にの
みリング状に残す。次いでこのリング状のCu層27の
周囲に樹脂絶縁層12を形成し、さらにAu層29の上
にはんだ17を搭載して完成する。
てCu層27をエツチング除去してNi層28の下にの
みリング状に残す。次いでこのリング状のCu層27の
周囲に樹脂絶縁層12を形成し、さらにAu層29の上
にはんだ17を搭載して完成する。
このように構成された本実施例において、Cu層27は
Ni層28をめっきするときに、密着層10であるCr
には直接にはめっきできないための中間層として設けた
ものであり、たとえはんだと合金化してもそのはんだは
Nt層28と密着層10との境界で阻止することができ
る。従って主導体8がはんだに侵されることはない。
Ni層28をめっきするときに、密着層10であるCr
には直接にはめっきできないための中間層として設けた
ものであり、たとえはんだと合金化してもそのはんだは
Nt層28と密着層10との境界で阻止することができ
る。従って主導体8がはんだに侵されることはない。
第5図は本発明の第3の実施例を示す図である。
同図において第3図と同一部分は同一符号を付して示し
た。
た。
本実施例は第3図の第2の実施例とほぼ同様の構成であ
り、異なるところは、リング状のCu層27を密着層1
0上に大きく形成し、Ni層28との間に空間32を設
けたことである。なおこの空間の密着層10にはNi層
28をめっきにより形成するとき極り薄<めっきされる
。
り、異なるところは、リング状のCu層27を密着層1
0上に大きく形成し、Ni層28との間に空間32を設
けたことである。なおこの空間の密着層10にはNi層
28をめっきにより形成するとき極り薄<めっきされる
。
このように構成された本実施例は、前実施例よりはんだ
17から主導体8までの距離が大となり、前実施例より
さらにはんだの拡散の危険性が少なくなり、信軌性は向
上する。
17から主導体8までの距離が大となり、前実施例より
さらにはんだの拡散の危険性が少なくなり、信軌性は向
上する。
第6図は本発明の第3の実施例の製造方法を説明するた
めの図であり、(a)〜(d)はその工程を示す。
めの図であり、(a)〜(d)はその工程を示す。
本実施例は先ず第6図(a)に示すように、基板1上に
密着層9と主導体8と、密着層10と、Cu層27とを
スパッタリングにより順次形成し、次いでフォトリソ法
を用いてCu層27をリング状に残るようにエツチング
する。次に第6図Φ)に示すようにリング状に形成され
たCu層27の内周及び外周にレジスト26を形成した
のち第6図(C)に示すように密着層10を溶かす液体
に浸漬して密着層10を除去し、その密着層10が除去
された部分及びリング状のCu層27の上にNi層28
及びAu層29を順次めっき形成する。次いで第6図(
d)に示すようにAu層29の上にはんだ17を搭載す
るのである。
密着層9と主導体8と、密着層10と、Cu層27とを
スパッタリングにより順次形成し、次いでフォトリソ法
を用いてCu層27をリング状に残るようにエツチング
する。次に第6図Φ)に示すようにリング状に形成され
たCu層27の内周及び外周にレジスト26を形成した
のち第6図(C)に示すように密着層10を溶かす液体
に浸漬して密着層10を除去し、その密着層10が除去
された部分及びリング状のCu層27の上にNi層28
及びAu層29を順次めっき形成する。次いで第6図(
d)に示すようにAu層29の上にはんだ17を搭載す
るのである。
以上説明した様に、本発明によれば、はんだ付着部の外
周にはんだ濡れ性の悪い金属を設けたことにより、はん
だが主導体に接触することを防止でき、バンプの剥離や
、主導体の断線を防止して信転性の向上に寄与すること
ができる。
周にはんだ濡れ性の悪い金属を設けたことにより、はん
だが主導体に接触することを防止でき、バンプの剥離や
、主導体の断線を防止して信転性の向上に寄与すること
ができる。
第1図は本発明の第1の実施例を示す図、第2図は本発
明の第1の実施例の製造方法を説明するための図、 第3図は本発明の第2の実施例を示す図、第4図は本発
明の第2の実施例の製造方法を説明するための図、 第5図は本発明の第3の実施例を示す図、第6図は本発
明の第3の実施例の製造方法を説明するための図、 第7図は従来のはんだバンプを用いた表面実装の一例を
示す図、 第8図は従来のはんだバンプを示す図、第9図は発明が
解決しようとする課題を説明するための図である。 図において、 1はセラミック基板、 8は主導体、 9、lOは密着層、 11は導体パターン、 12は樹脂絶縁層、 17ははんだ、 21 、23はCr層、 22.24.28はNi層、 25.29はAu層、 27はCu層、 26.30.31はレジスト を示す。 本発明の第2の実施例を示す図 本発明の第1の実施例を示す図 1・・・基板 8・・・主導体 17・・・はんだ 27・・・Cu層 28・・・回層 29・・・Au層 25・・・Au層 (d) (b) (e) 本発明の第1の実施例の製造方居を説明するための図(
b) \ (C) 本発明の第2の実施例の製造方法を説明するだめの2第
4図 (b) (d) 本発明の第3の実施例の製造方法を 説明するための図 第6図 本発明の第3の実施例を示す図 第5図 1・・・基板 8・・・主導体 9.10・・・密着層 11・・・配線パターン 12・・樹脂絶縁層 17・・・はんだ 27・・・Cu層 28・・N1層 29・・・Au層 32・・・空間 従来のはんだバンプを用しまた表面実装の一例を示す図
第7図 (0) 17 従来のはんだバンプを示す図 第 コ (0) 発明が解決しようとする課題を説明するだめの9第 図
明の第1の実施例の製造方法を説明するための図、 第3図は本発明の第2の実施例を示す図、第4図は本発
明の第2の実施例の製造方法を説明するための図、 第5図は本発明の第3の実施例を示す図、第6図は本発
明の第3の実施例の製造方法を説明するための図、 第7図は従来のはんだバンプを用いた表面実装の一例を
示す図、 第8図は従来のはんだバンプを示す図、第9図は発明が
解決しようとする課題を説明するための図である。 図において、 1はセラミック基板、 8は主導体、 9、lOは密着層、 11は導体パターン、 12は樹脂絶縁層、 17ははんだ、 21 、23はCr層、 22.24.28はNi層、 25.29はAu層、 27はCu層、 26.30.31はレジスト を示す。 本発明の第2の実施例を示す図 本発明の第1の実施例を示す図 1・・・基板 8・・・主導体 17・・・はんだ 27・・・Cu層 28・・・回層 29・・・Au層 25・・・Au層 (d) (b) (e) 本発明の第1の実施例の製造方居を説明するための図(
b) \ (C) 本発明の第2の実施例の製造方法を説明するだめの2第
4図 (b) (d) 本発明の第3の実施例の製造方法を 説明するための図 第6図 本発明の第3の実施例を示す図 第5図 1・・・基板 8・・・主導体 9.10・・・密着層 11・・・配線パターン 12・・樹脂絶縁層 17・・・はんだ 27・・・Cu層 28・・N1層 29・・・Au層 32・・・空間 従来のはんだバンプを用しまた表面実装の一例を示す図
第7図 (0) 17 従来のはんだバンプを示す図 第 コ (0) 発明が解決しようとする課題を説明するだめの9第 図
Claims (1)
- 【特許請求の範囲】 1、はんだ付着部の外周部分にはんだ(17)がCuの
主導体(8)と接触することを防止するため、はんだ付
着部に比しはんだ濡れ性の悪い金属をはんだ付着部の周
囲に設けたことを特徴とするはんだバンプ。 2、基板(1)上に樹脂絶縁層(12)と導体(8)を
用いた多層配線がくまれている上に、密着層(21)、
Ni層(22)、密着層(23)の各層が順次設けられ
、その最上層の密着層(23)に穴が設けられて該穴に
Ni層(24)及びAu又はPt層(25)が設けられ
、該Au又はPt層(25)の上にはんだ(17)が搭
載されて成ることを特徴とするはんだバンプ。 3、基板(1)上に密着層(9)、主導体(8)、密着
層(10)及び樹脂絶縁層(12)を順次形成する工程
と、上記樹脂絶縁層(12)のバンプ形成領域にエッチ
ングにより密着層(10)が露出するように窓あけする
工程と、 上記露出した密着層(10)上に密着層(21)、Ni
層(22)及び密着層(23)を順次形成する工程と、
上記最上層の密着層(23)のバンプ形成領域をエッチ
ングして除去する工程と、 上記密着層(23)を除去した部分のNi層(22)上
にNi層(24)及びAu又はPt層(25)を形成す
る工程と、 上記密着層(23)がリング状に残るように該密着層(
23)及びその下のNi層(22)及び密着層(21)
をエッチング除去する工程と、 上記Au又はPt層(25)上にはんだ(17)を搭載
する工程、 とより成ることを特徴とするはんだバンプの製造方法。 4、基板(1)上に樹脂絶縁層(12)と、上下に密着
層(9、10)を有する主導体(8)により多層配線が
くまれている多層配線基板において、 上記上層の密着層(10)に穴が設けられ、且つ該穴の
周囲の密着層(10)上にリング状のCu層(27)が
設けられ、さらに該Cu層(27)を含んで主導体(8
)上にNi層(28)とAu層(29)が設けられ、さ
らに該Au層(29)上にはんだ(17)が搭載されて
成ることを特徴とするはんだバンプ。 5、基板(1)上に密着層(9)、主導体(8)、密着
層(10)及びCu層(27)を順次形成する工程と、
上記Cu層(27)と密着層(10)のバンプ形成領域
をエッチングにより除去する工程と、 上記Cu層(27)を除去した部分よりやや大きくNi
層(28)とAu層(29)とを形成する工程と、上記
Au層(29)をマスクにしてCu層(27)をエッチ
ング除去して該Cu層(27)をNi層(28)の下に
リング状に残す工程と、 上記リング状のCu層(27)の周囲に樹脂絶縁層(1
2)を形成する工程と、 前記Au層(29)上にはんだ(17)を搭載する工程
、とより成ることを特徴とするはんだバンプの製造方法
。 6、Cuよりなる主導体(8)の上のバンプ形成領域に
、はんだ濡れ性の悪い金属が設けられ、その上にはんだ
濡れ性の良い金属が前記はんだ濡れ性の悪い金属の外周
をリング状に残して設けられ、該はんだ濡れ性の良い金
属の上にはんだ(17)が設けられて成ることを特徴と
するはんだバンプ。 7、基板(1)上に密着層(9)、主導体(8)、密着
層(10)及びCu層(27)とを形成する工程と、上
記Cu層(27)をホトリソ法によりエッチングして該
Cu層(27)をリング状に残す工程と、上記リング状
のCu層(27)の下の密着層(10)を、前記Cu層
(27)の内周よりやや小さい範囲でエッチング除去す
る工程と、 上記密着層(10)の除去により露出した主導体(8)
上と、前記リング状のCu層(27)上にNi層(28
)及びAu層(29)を形成する工程と、 上記Au層(29)上にはんだ(17)を搭載する工程
、とより成ることを特徴とするはんだバンプの製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065556A JP2760360B2 (ja) | 1990-03-17 | 1990-03-17 | はんだバンプとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2065556A JP2760360B2 (ja) | 1990-03-17 | 1990-03-17 | はんだバンプとその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03268385A true JPH03268385A (ja) | 1991-11-29 |
| JP2760360B2 JP2760360B2 (ja) | 1998-05-28 |
Family
ID=13290394
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2065556A Expired - Lifetime JP2760360B2 (ja) | 1990-03-17 | 1990-03-17 | はんだバンプとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2760360B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321671A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | バンプ電極の構造およびその製造方法 |
| WO2010038532A1 (ja) * | 2008-09-30 | 2010-04-08 | イビデン株式会社 | 多層プリント配線板、及び、多層プリント配線板の製造方法 |
| US8030576B2 (en) | 2007-03-05 | 2011-10-04 | Nitto Denko Corporation | Wired circuit board with interposed metal thin film and producing method thereof |
| JP2012174870A (ja) * | 2011-02-21 | 2012-09-10 | Ngk Spark Plug Co Ltd | 多層配線基板 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226633A (ja) * | 1986-03-28 | 1987-10-05 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JPS6421932A (en) * | 1987-07-16 | 1989-01-25 | Hitachi Metals Ltd | Semiconductor substrate |
| JPH01115196A (ja) * | 1987-10-28 | 1989-05-08 | Nec Corp | 配線基板の製造方法 |
| JPH01170041A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | 密着ラインセンサ |
| JPH01216594A (ja) * | 1988-02-25 | 1989-08-30 | Ngk Spark Plug Co Ltd | セラミック配線基板及びその製造方法 |
-
1990
- 1990-03-17 JP JP2065556A patent/JP2760360B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62226633A (ja) * | 1986-03-28 | 1987-10-05 | Sumitomo Electric Ind Ltd | 半導体装置 |
| JPS6421932A (en) * | 1987-07-16 | 1989-01-25 | Hitachi Metals Ltd | Semiconductor substrate |
| JPH01115196A (ja) * | 1987-10-28 | 1989-05-08 | Nec Corp | 配線基板の製造方法 |
| JPH01170041A (ja) * | 1987-12-25 | 1989-07-05 | Hitachi Ltd | 密着ラインセンサ |
| JPH01216594A (ja) * | 1988-02-25 | 1989-08-30 | Ngk Spark Plug Co Ltd | セラミック配線基板及びその製造方法 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08321671A (ja) * | 1995-05-26 | 1996-12-03 | Nec Corp | バンプ電極の構造およびその製造方法 |
| KR100336548B1 (ko) * | 1995-05-26 | 2002-10-25 | 닛본 덴기 가부시끼가이샤 | 배선 기판, 접속 전극 구조 및 그 형성 방법 |
| US8030576B2 (en) | 2007-03-05 | 2011-10-04 | Nitto Denko Corporation | Wired circuit board with interposed metal thin film and producing method thereof |
| WO2010038532A1 (ja) * | 2008-09-30 | 2010-04-08 | イビデン株式会社 | 多層プリント配線板、及び、多層プリント配線板の製造方法 |
| JP2012109631A (ja) * | 2008-09-30 | 2012-06-07 | Ibiden Co Ltd | 多層プリント配線板、及び、多層プリント配線板の製造方法 |
| JP4951674B2 (ja) * | 2008-09-30 | 2012-06-13 | イビデン株式会社 | 多層プリント配線板、及び、多層プリント配線板の製造方法 |
| US8314340B2 (en) | 2008-09-30 | 2012-11-20 | Ibiden Co., Ltd. | Multilayer printed wiring board and method for manufacturing multilayer printed wiring board |
| US8661665B2 (en) | 2008-09-30 | 2014-03-04 | Ibiden Co., Ltd. | Method for manufacturing multilayer printed wiring board |
| JP2012174870A (ja) * | 2011-02-21 | 2012-09-10 | Ngk Spark Plug Co Ltd | 多層配線基板 |
| US9119333B2 (en) | 2011-02-21 | 2015-08-25 | Ngk Spark Plug Co., Ltd. | Multilayer wiring board |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2760360B2 (ja) | 1998-05-28 |
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