JPH0377539B2 - - Google Patents
Info
- Publication number
- JPH0377539B2 JPH0377539B2 JP60268506A JP26850685A JPH0377539B2 JP H0377539 B2 JPH0377539 B2 JP H0377539B2 JP 60268506 A JP60268506 A JP 60268506A JP 26850685 A JP26850685 A JP 26850685A JP H0377539 B2 JPH0377539 B2 JP H0377539B2
- Authority
- JP
- Japan
- Prior art keywords
- shift
- multiplier
- multiplicand
- register
- result
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Description
【発明の詳細な説明】
〔目次〕
概 要
産業上の利用分野
従来の技術
発明が解決しようとする問題点
問題点を解決するための手段
作 用
実施例
発明の効果
〔概要〕
被乗数レジスタ（R2）と、乗数レジスタ
（R3）と、該乗数レジスタ（R3）から取り出し
たデータをデコードするデコーダ（DECODE）
と、上記デコーダ（DECODE）とデコード結果
に基づいて、被乗数の倍数を算出する倍数発生回
路（MG）と、複数段からなる桁上げ保存加算器
（CSA1、CSA2）と、桁上げ先見加算器（CPA）
と、該桁上げ先見加算器（CPA）の結果の正規
化を行う正規化回路（POST SFT）とから構成
される乗算装置において、該乗算装置に倍数発生
機構があることに着目し、シフトデコーダ
（SDEC）と、シフト乗数発生手段と、通常の乗
数と上記シフト乗数との何れかを選択する選択手
段と、シフト方向情報によつて、桁上げ先見加算
器（CPA）出力の上位半分か、下位半分かの何
れかを選択する手段とを設けることにより、該乗
算装置において、シフト命令が指示するシフト数
（量）からシフトするのに必要な倍数を求め、求
められた倍数と、シフト方向情報とによつて、被
乗数に対する任意のシフトを行うことができるよ
うにしたものである。
（R3）と、該乗数レジスタ（R3）から取り出し
たデータをデコードするデコーダ（DECODE）
と、上記デコーダ（DECODE）とデコード結果
に基づいて、被乗数の倍数を算出する倍数発生回
路（MG）と、複数段からなる桁上げ保存加算器
（CSA1、CSA2）と、桁上げ先見加算器（CPA）
と、該桁上げ先見加算器（CPA）の結果の正規
化を行う正規化回路（POST SFT）とから構成
される乗算装置において、該乗算装置に倍数発生
機構があることに着目し、シフトデコーダ
（SDEC）と、シフト乗数発生手段と、通常の乗
数と上記シフト乗数との何れかを選択する選択手
段と、シフト方向情報によつて、桁上げ先見加算
器（CPA）出力の上位半分か、下位半分かの何
れかを選択する手段とを設けることにより、該乗
算装置において、シフト命令が指示するシフト数
（量）からシフトするのに必要な倍数を求め、求
められた倍数と、シフト方向情報とによつて、被
乗数に対する任意のシフトを行うことができるよ
うにしたものである。
本発明は、パイプライン方式で処理される乗算
装置におけるシフト方式に関する。
装置におけるシフト方式に関する。
最近の計算機システムの普及に伴つて、各種の
分野において、大量のデータを該計算機システム
で処理するようになり、該計算機システムに対す
る処理能力の向上が益々要求されるようになつて
きた。
分野において、大量のデータを該計算機システム
で処理するようになり、該計算機システムに対す
る処理能力の向上が益々要求されるようになつて
きた。
従来から、該計算機システムの処理能力を向上
させる手段の一つとして、大量のデータを演算パ
イプラインに順次投入することにより、同時に複
数個のデータを演算する、所謂パイプライン方式
がよく知られている。
させる手段の一つとして、大量のデータを演算パ
イプラインに順次投入することにより、同時に複
数個のデータを演算する、所謂パイプライン方式
がよく知られている。
このパイプライン処理において、更に複数個の
演算パイプライン、例えば、加算パイプライン、
乗算パイプライン、除算パイプライン等を設け
て、同時に複数個の演算を並列に実行させること
により、該計算機システムの処理能力をより向上
させることが行われている。
演算パイプライン、例えば、加算パイプライン、
乗算パイプライン、除算パイプライン等を設け
て、同時に複数個の演算を並列に実行させること
により、該計算機システムの処理能力をより向上
させることが行われている。
この場合、シフト命令は上記加算パイプライン
での浮動小数点演算機構に既に備えられている、
桁合わせの為の右シフト機能と、正規化処理の為
の左シフト機能を使用して、該加算パイプライン
で実行させるのが一般的である。
での浮動小数点演算機構に既に備えられている、
桁合わせの為の右シフト機能と、正規化処理の為
の左シフト機能を使用して、該加算パイプライン
で実行させるのが一般的である。
然して、通常のデータ処理においては、加減算
命令の使用煩度が大きいのが普通であるため、シ
フト命令が発行された場合には、該シフト命令の
実行が待たされることが多く、該計算機システム
の処理能力の向上を妨げる要因になつていた。
命令の使用煩度が大きいのが普通であるため、シ
フト命令が発行された場合には、該シフト命令の
実行が待たされることが多く、該計算機システム
の処理能力の向上を妨げる要因になつていた。
一方、乗算パイプラインには、被乗数に対する
倍数発生機構があることに着目すると、該乗算パ
イプラインでシフト命令を実行することが期待で
き、該計算機システム全体の処理能力を一段と向
上させることが可能となる。
倍数発生機構があることに着目すると、該乗算パ
イプラインでシフト命令を実行することが期待で
き、該計算機システム全体の処理能力を一段と向
上させることが可能となる。
第５図は通常のパイプライン方式による乗算方
式の一例を説明する図である。
式の一例を説明する図である。
本図においては、説明の便宜上、固定小数点の
乗算方式を主体にした、前述の乗算パイプライン
を構成しており、ベクトルレジスタ（VR）１か
ら連続した乗数、被乗数が当該乗算装置に投入さ
れることにより、該ベクトルデータに対する乗算
がパイプライン方式で実行される。
乗算方式を主体にした、前述の乗算パイプライン
を構成しており、ベクトルレジスタ（VR）１か
ら連続した乗数、被乗数が当該乗算装置に投入さ
れることにより、該ベクトルデータに対する乗算
がパイプライン方式で実行される。
先ず、ベクトルレジスタ（VR）１から読み出
された被乗数データと、乗数データとが、それぞ
れ被乗数レジスタ（R2）１ａと乗数レジスタ
（R3）１ｂに入力される。
された被乗数データと、乗数データとが、それぞ
れ被乗数レジスタ（R2）１ａと乗数レジスタ
（R3）１ｂに入力される。
この時、例えば、４バイトの固定小数点乗算を
行う場合には、８バイト幅の上記レジスタ（R2）
１ａ、（R3）１ｂのそれぞれにおいて、上位４バ
イトに有効データが設定され（斜線で示す）、下
位の４バイトには‘0'が設定され、被乗数データ
はレジスタ（CAND）２ａに移される。
行う場合には、８バイト幅の上記レジスタ（R2）
１ａ、（R3）１ｂのそれぞれにおいて、上位４バ
イトに有効データが設定され（斜線で示す）、下
位の４バイトには‘0'が設定され、被乗数データ
はレジスタ（CAND）２ａに移される。
該乗数データが設定されたレジスタ（R3）１
ｂは、例えば、２バイト（16ビツト）×４に分割
され、該分割された２バイトの乗数データはデコ
ーダ（DECODE）３において、公知の「ブース
（BOOTH）のアルゴリズム」に基づいて、Ｇ１
〜Ｇ９の９種類のシフト制御信号に変換され、被
乗数データ（CAND）２ａに対する倍数を倍数
レジスタ（IER）２ｂに設定して、倍数発生回路
（MG）４に送出される。
ｂは、例えば、２バイト（16ビツト）×４に分割
され、該分割された２バイトの乗数データはデコ
ーダ（DECODE）３において、公知の「ブース
（BOOTH）のアルゴリズム」に基づいて、Ｇ１
〜Ｇ９の９種類のシフト制御信号に変換され、被
乗数データ（CAND）２ａに対する倍数を倍数
レジスタ（IER）２ｂに設定して、倍数発生回路
（MG）４に送出される。
上記デコーダ（DECODE）３での変換動作の
詳細を、第６図のデコーダ（DECODE）の動作
を説明する図によつて述べる。
詳細を、第６図のデコーダ（DECODE）の動作
を説明する図によつて述べる。
上記２バイトの乗数データ（I0〜I15）は、図示
の如き変換動作が行われて、G1〜G9で示す９種
類のシフト制御信号に分けられる。
の如き変換動作が行われて、G1〜G9で示す９種
類のシフト制御信号に分けられる。
ここで、該デコード値が、０、＋１、＋２、−１、
−２のとき、それぞれ以下の意味を有する。
−２のとき、それぞれ以下の意味を有する。
０：被乗数データ（CAND）の内容を０とする。
即ち、被乗数データ（CAND）×０と同意であ
る。
即ち、被乗数データ（CAND）×０と同意であ
る。
＋１：被乗数データ（CAND）をその侭用いる。
即ち、被乗数データ（CAND）×（＋１）と同
意である。
即ち、被乗数データ（CAND）×（＋１）と同
意である。
＋２：被乗数データ（CAND）を１ビツト左シ
フトして用いる。即ち、被乗数データ
（CAND）×（＋２）と同意である。
フトして用いる。即ち、被乗数データ
（CAND）×（＋２）と同意である。
−１：被乗数データ（CAND）の２の補数を用
いる。即ち、被乗数データ（CAND）×（−１）
と同意である。
いる。即ち、被乗数データ（CAND）×（−１）
と同意である。
−２：被乗数データ（CAND）の２の補数を１
ビツト左シフトして用いる。即ち、被乗数デー
タ（CAND）×（−２）と同意である。
ビツト左シフトして用いる。即ち、被乗数デー
タ（CAND）×（−２）と同意である。
又、上記デコード値G1、G2、G3、……等は、
それぞれ２ビツト宛左にずれた乗数データ（R3）
１ｂから変換されたものであるので、それぞれ‘
×4'の重みを持つている。
それぞれ２ビツト宛左にずれた乗数データ（R3）
１ｂから変換されたものであるので、それぞれ‘
×4'の重みを持つている。
従つて、例えば、該乗数が‘3'のとき、即ち、
被乗数データ（CAND）を３倍するときのシフ
ト量は、該乗数データ（R3）１ｂの‘I14、I15'が
‘11'のときに得られる倍数であるが、上記デコ
ード値においては、第２図から明らかな如く、
G1＝（−１）、G2＝（＋１）となつているので、
上記の‘重み’を考慮すると、 ４×（＋１）＋１×（−１）＝＋３ なる加算を行うことによつて得られることが分か
る。
被乗数データ（CAND）を３倍するときのシフ
ト量は、該乗数データ（R3）１ｂの‘I14、I15'が
‘11'のときに得られる倍数であるが、上記デコ
ード値においては、第２図から明らかな如く、
G1＝（−１）、G2＝（＋１）となつているので、
上記の‘重み’を考慮すると、 ４×（＋１）＋１×（−１）＝＋３ なる加算を行うことによつて得られることが分か
る。
一般に、被乗数データ（CAND）を、上記G1
〜G9で示される倍数だけシフト（ここでの倍数
は２の冪乗となつているのでシフトすることにな
る）して、桁上げ保存加算器（CSA1、２）５
０，５１で加算することにより、被乗数データ
（CAND）×乗数（IER）の部分積である中間和
（SUM）と中間キヤリ（CARRY）を得ることが
できる。
〜G9で示される倍数だけシフト（ここでの倍数
は２の冪乗となつているのでシフトすることにな
る）して、桁上げ保存加算器（CSA1、２）５
０，５１で加算することにより、被乗数データ
（CAND）×乗数（IER）の部分積である中間和
（SUM）と中間キヤリ（CARRY）を得ることが
できる。
上記の動作は、倍数発生回路（MG）４におい
て、被乗数データ（CAND）２ａをビツト対応
に、上記G1〜G9で示される倍数だけシフトし、
その結果を桁上げ保存加算器（CSA1）５０に送
出することによつて実行される。
て、被乗数データ（CAND）２ａをビツト対応
に、上記G1〜G9で示される倍数だけシフトし、
その結果を桁上げ保存加算器（CSA1）５０に送
出することによつて実行される。
第７図は、上記倍数発生回路（MG）でのシフ
ト動作を模式的にに示した図である。実際には、
被乗数データ（CAND）２ａに対して、上記倍
数（G1〜G9）で示される±１、±２、０の何れ
かが選択されるので、結果的には、被乗数データ
の各ビツト対応の９つのシフトデータが生成さ
れ、次の桁上げ保存加算器（CSA1）５０に入力
される。
ト動作を模式的にに示した図である。実際には、
被乗数データ（CAND）２ａに対して、上記倍
数（G1〜G9）で示される±１、±２、０の何れ
かが選択されるので、結果的には、被乗数データ
の各ビツト対応の９つのシフトデータが生成さ
れ、次の桁上げ保存加算器（CSA1）５０に入力
される。
このように、乗算装置においては、乗数データ
をデコードすることによつて決まるデコード値
（G1〜G9）だけ、被乗数データ（CAND）をシ
フト（冪乗倍）する機能を備えていると云う特徴
がある。
をデコードすることによつて決まるデコード値
（G1〜G9）だけ、被乗数データ（CAND）をシ
フト（冪乗倍）する機能を備えていると云う特徴
がある。
上記桁上げ保存加算器（CSA1）５０において
は、上記倍数発生回路（MG）４で生成された、
被乗数データ（CAND）２ａに対する９個の倍
数出力（シフト出力）をビツト対応で加算し、得
られたビツト対応の４出力を、次の桁上げ保存加
算器（CSA2）５１に送出する。
は、上記倍数発生回路（MG）４で生成された、
被乗数データ（CAND）２ａに対する９個の倍
数出力（シフト出力）をビツト対応で加算し、得
られたビツト対応の４出力を、次の桁上げ保存加
算器（CSA2）５１に送出する。
桁上げ保存加算器（CSA2）５１においては、
上記乗数データ（R3）１ｂの１つ前の下位桁
（２バイト）によつて得られている中間和
（SUM）６ｂと、中間キヤリ（CARRY）６ａと
共に、上記４出力とを加算することにより、上記
乗数データ（R3）１ｂの当該桁（２バイト）に
対する中間和（SUM）６ｂと、中間キヤリ
（CARRY）６ａ、即ち被乗数データ（CAND）×
乗数データ（R3）の部分積を求めることができ
る。
上記乗数データ（R3）１ｂの１つ前の下位桁
（２バイト）によつて得られている中間和
（SUM）６ｂと、中間キヤリ（CARRY）６ａと
共に、上記４出力とを加算することにより、上記
乗数データ（R3）１ｂの当該桁（２バイト）に
対する中間和（SUM）６ｂと、中間キヤリ
（CARRY）６ａ、即ち被乗数データ（CAND）×
乗数データ（R3）の部分積を求めることができ
る。
上記、部分積を求める乗算処理を、乗数データ
（R3）１ｂの桁数分（本例では、４桁）繰り返す
ことにより、最終積を中間和（SUM）６ｂ、中
間キヤリ（CARRY）６ａに得ることができる。
（R3）１ｂの桁数分（本例では、４桁）繰り返す
ことにより、最終積を中間和（SUM）６ｂ、中
間キヤリ（CARRY）６ａに得ることができる。
このようにして、得られた最終和と最終キヤリ
とを、桁上げ先見加算器（CPA）７で加算する
ことにより、最終積を結果レジスタ（ZR）８に
得ることになる。
とを、桁上げ先見加算器（CPA）７で加算する
ことにより、最終積を結果レジスタ（ZR）８に
得ることになる。
但し、上記の部分積を求める演算においては、
桁上げ保存加算器（CSA2）５１で得られる部分
積10バイト（即ち、８バイト×２バイト＝10バイ
ト）の中間和（SUM）、中間キヤリ（CARRY）
の内、該繰り返し演算に使用されるのは、上位の
８バイトである為、下位の２バイトが切り捨てら
れることになる。この切り捨てられた部分で発生
するキヤリ成分を保存して、上記桁上げ先見加算
器（CPA）７に入力して補正する必要があり、
この為の演算をスピル加算器（SPA）１１にお
いて行つている。
桁上げ保存加算器（CSA2）５１で得られる部分
積10バイト（即ち、８バイト×２バイト＝10バイ
ト）の中間和（SUM）、中間キヤリ（CARRY）
の内、該繰り返し演算に使用されるのは、上位の
８バイトである為、下位の２バイトが切り捨てら
れることになる。この切り捨てられた部分で発生
するキヤリ成分を保存して、上記桁上げ先見加算
器（CPA）７に入力して補正する必要があり、
この為の演算をスピル加算器（SPA）１１にお
いて行つている。
従つて、上記桁上げ先見加算器（CPA）７で
の演算においては、中間和（SUM）６ｂと、中
間キヤリ（CARRY）６ａと、上記スピル加算器
（SPA）１１で生成されたキヤリ成分とを加算し
ている。
の演算においては、中間和（SUM）６ｂと、中
間キヤリ（CARRY）６ａと、上記スピル加算器
（SPA）１１で生成されたキヤリ成分とを加算し
ている。
このようにして、下位桁で発生するキヤリ成分
を補正することにより、真の乗算結果（８バイ
ト）を結果レジスタ（ZR），８に得ることができ
る。
を補正することにより、真の乗算結果（８バイ
ト）を結果レジスタ（ZR），８に得ることができ
る。
若し、当該乗算装置が浮動小数点データを扱う
場合には、上記スピル加算器（SPA）１１で生
成される最下位桁の値が、上記結果レジスタ
（ZR），８の最下位桁に入力されると共に、上記
の最終結果において、最上位桁が‘0000'である
と、該桁は無効桁であるので、正規化回路
（POST SFT）９で正規化され、最終結果レジス
タ（R1）１０に設定されるが、固定小数点の場
合には、正規化回路（POST SFT）９による正
規化動作は行われず、その侭最終結果レジスタ
（R1）１０に出力されるように動作する。
場合には、上記スピル加算器（SPA）１１で生
成される最下位桁の値が、上記結果レジスタ
（ZR），８の最下位桁に入力されると共に、上記
の最終結果において、最上位桁が‘0000'である
と、該桁は無効桁であるので、正規化回路
（POST SFT）９で正規化され、最終結果レジス
タ（R1）１０に設定されるが、固定小数点の場
合には、正規化回路（POST SFT）９による正
規化動作は行われず、その侭最終結果レジスタ
（R1）１０に出力されるように動作する。
第８図は、複数個の演算パイプラインを有する
計算機システムを模式的にに示した図であつて、
ａは上記乗算パイプライン、ｂは加算パイプライ
ン、ｃは除算パイプラインを示している。
計算機システムを模式的にに示した図であつて、
ａは上記乗算パイプライン、ｂは加算パイプライ
ン、ｃは除算パイプラインを示している。
このような、複数個の演算パイプラインを備え
た計算機システムにおいては、それぞれの演算パ
イプラインａ，ｂ，ｃを効率よく機能させる為
に、互いに独立に動作させることにより、加減算
処理と、乗算処理と、除算処理とが並列に実行で
きると云う特徴がある。
た計算機システムにおいては、それぞれの演算パ
イプラインａ，ｂ，ｃを効率よく機能させる為
に、互いに独立に動作させることにより、加減算
処理と、乗算処理と、除算処理とが並列に実行で
きると云う特徴がある。
然しながら、この従来方式においては、前述の
ように、シフト命令は、上記加算パイプラインで
しか実行できない為、加減算命令の処理が多い通
常のデータ処理においては、当該シフト命令が待
たされることになり、当該計算機システムの全体
としての処理能力を低下させ、複数個の演算パイ
プラインａ，ｂ，ｃによる処理能力を有効に生か
し切れていないと云う問題があつた。
ように、シフト命令は、上記加算パイプラインで
しか実行できない為、加減算命令の処理が多い通
常のデータ処理においては、当該シフト命令が待
たされることになり、当該計算機システムの全体
としての処理能力を低下させ、複数個の演算パイ
プラインａ，ｂ，ｃによる処理能力を有効に生か
し切れていないと云う問題があつた。
本発明は上記従来の欠点に鑑み、上記乗算パイ
プラインでの演算形態に着目し、シフト命令を実
行可能とする乗算装置を提供することを目的とす
るものである。
プラインでの演算形態に着目し、シフト命令を実
行可能とする乗算装置を提供することを目的とす
るものである。
第１図は、本発明の一実施例をブロツク図で示
した図である。
した図である。
即ち、本発明においては、
(1) 被乗数レジスタ（R2）１ａと、乗数レジス
タ（R3）１ｂと、該乗数レジスタ（R3）１ｂ
から取り出したデータをデコードするデコーダ
（DECODE）３と、上記デコーダ（DECODE）
３のデコード結果に基づいて、被乗数の倍数を
算出する倍数発生回路（MG）４と、複数段か
らなる桁上げ保存加算器（CSA1、CSA2）５
０，５１と、桁上げ先見加算器（CPA）７と、
該桁上げ先見加算器（CPA）７の結果の正規
化を行う正規化回路（POST SFT）９とから
構成される乗算装置において、シフト命令での
シフト量を保持するレジスタ（D1）１２と、
該シフト量をデコードするシフトデコーダ
（SDEC）１３と、該デコード結果と、シフト
するにあたつて別途与えられるシフト方向情報
とから、被乗数をシフトさせる為のシフト量を
生成するシフト乗数発生手段１４と、該シフト
乗数発生手段１４からの出力を保持するレジス
タ（D2）１ｃと、乗数レジスタ（R3）１ｂと
の何れかを一方を選択する第１の選択回路Ｓ１
と、上記桁上げ先見加算器（CPA）７の全て
の出力結果の内、上位半分と、下位半分の内、
上記シフト方向情報によつて、何れか一方を選
択する第２の選択回路Ｓ２とを設け、上記第２
の選択回路Ｓ２からの出力を正規化回路
（POST SFT）９に入力するようにして、被乗
数に対するシフト結果を得るように構成する。
タ（R3）１ｂと、該乗数レジスタ（R3）１ｂ
から取り出したデータをデコードするデコーダ
（DECODE）３と、上記デコーダ（DECODE）
３のデコード結果に基づいて、被乗数の倍数を
算出する倍数発生回路（MG）４と、複数段か
らなる桁上げ保存加算器（CSA1、CSA2）５
０，５１と、桁上げ先見加算器（CPA）７と、
該桁上げ先見加算器（CPA）７の結果の正規
化を行う正規化回路（POST SFT）９とから
構成される乗算装置において、シフト命令での
シフト量を保持するレジスタ（D1）１２と、
該シフト量をデコードするシフトデコーダ
（SDEC）１３と、該デコード結果と、シフト
するにあたつて別途与えられるシフト方向情報
とから、被乗数をシフトさせる為のシフト量を
生成するシフト乗数発生手段１４と、該シフト
乗数発生手段１４からの出力を保持するレジス
タ（D2）１ｃと、乗数レジスタ（R3）１ｂと
の何れかを一方を選択する第１の選択回路Ｓ１
と、上記桁上げ先見加算器（CPA）７の全て
の出力結果の内、上位半分と、下位半分の内、
上記シフト方向情報によつて、何れか一方を選
択する第２の選択回路Ｓ２とを設け、上記第２
の選択回路Ｓ２からの出力を正規化回路
（POST SFT）９に入力するようにして、被乗
数に対するシフト結果を得るように構成する。
(2) 上記シフトデコーダ（SDEC）１３、及び該
シフトデコーダ（SDEC）１３の出力結果と、
シフト方向情報とから、被乗数をシフトさせる
為の乗数を発生させる上記シフト乗数発生手段
１４は、該シフトデコーダ（SDEC）１３によ
つて出力される情報を基にして、右シフトの場
合には、最上位ビツトより降順に、左シフトの
場合には最下位ビツトより昇順に、乗数レジス
タ（R3）１ｂに対応したビツトを“１”にす
ると共に、その他のビツトは‘0'であるデータ
を発生するように構成する。
シフトデコーダ（SDEC）１３の出力結果と、
シフト方向情報とから、被乗数をシフトさせる
為の乗数を発生させる上記シフト乗数発生手段
１４は、該シフトデコーダ（SDEC）１３によ
つて出力される情報を基にして、右シフトの場
合には、最上位ビツトより降順に、左シフトの
場合には最下位ビツトより昇順に、乗数レジス
タ（R3）１ｂに対応したビツトを“１”にす
ると共に、その他のビツトは‘0'であるデータ
を発生するように構成する。
(3) 上記桁上げ先見加算器（CPA）７の全ての
出力結果の内、上位半分と、下位半分を、上記
シフト方向情報によつて選択する、上記第２の
選択回路Ｓ２は、左シフトの場合には、下位半
分の結果を、右シフトの場合には、上記半分の
結果を出力して、上記正規化回路（POST
SFT）９に入力するように構成する。
出力結果の内、上位半分と、下位半分を、上記
シフト方向情報によつて選択する、上記第２の
選択回路Ｓ２は、左シフトの場合には、下位半
分の結果を、右シフトの場合には、上記半分の
結果を出力して、上記正規化回路（POST
SFT）９に入力するように構成する。
(4) 上記正規化回路（POST SFT）９において
は、被乗数のシフトを行う場合には、正規化動
作を抑止するように構成する。
は、被乗数のシフトを行う場合には、正規化動
作を抑止するように構成する。
即ち、本発明によれば、被乗数レジスタ（R2）
と、乗数レジスタ（R3）と、該乗数レジスタ
（R3）から取り出したデータをデコードするデコ
ーダ（DECODE）と、上記デコーダ
（DECODE）のデコード結果に基づいて、被乗数
の倍数を算出する倍数発生回路（MG）と、複数
段からなる桁上げ保存加算器（CSA1、CSA2）
と、桁上げ先見加算器（CPA）と、該桁上げ先
見加算器（CPA）の結果の正規化を行う正規化
回路（POST SFT）とから構成される乗算装置
において、該乗算装置に倍数発生機構があること
に着目し、シフトデコーダ（SDEC）と、シフト
乗数発生手段と、乗数と上記シフト乗数との何れ
かを選択する選択手段と、シフト方向情報によつ
て、桁上げ先見加算器（CPA）出力の上位半分
か、下位半分かの何れかを選択する手段とを設け
ることにより、該乗算装置において、シフト命令
が指示するシフト量からシフトするのに必要な倍
数を求め、該求められた倍数と、シフト方向情報
とによつて、被乗数に対する任意のシフトを行う
ことができるようにしたものであるので、例え
ば、加減算、乗算、除算が、それぞれ独立に動作
できるパイプライン方式の計算機システムにおい
て、シフトと、加減算との並列動作を可能とし、
該計算機システムの全体としての処理能力を向上
させる効果がある。
と、乗数レジスタ（R3）と、該乗数レジスタ
（R3）から取り出したデータをデコードするデコ
ーダ（DECODE）と、上記デコーダ
（DECODE）のデコード結果に基づいて、被乗数
の倍数を算出する倍数発生回路（MG）と、複数
段からなる桁上げ保存加算器（CSA1、CSA2）
と、桁上げ先見加算器（CPA）と、該桁上げ先
見加算器（CPA）の結果の正規化を行う正規化
回路（POST SFT）とから構成される乗算装置
において、該乗算装置に倍数発生機構があること
に着目し、シフトデコーダ（SDEC）と、シフト
乗数発生手段と、乗数と上記シフト乗数との何れ
かを選択する選択手段と、シフト方向情報によつ
て、桁上げ先見加算器（CPA）出力の上位半分
か、下位半分かの何れかを選択する手段とを設け
ることにより、該乗算装置において、シフト命令
が指示するシフト量からシフトするのに必要な倍
数を求め、該求められた倍数と、シフト方向情報
とによつて、被乗数に対する任意のシフトを行う
ことができるようにしたものであるので、例え
ば、加減算、乗算、除算が、それぞれ独立に動作
できるパイプライン方式の計算機システムにおい
て、シフトと、加減算との並列動作を可能とし、
該計算機システムの全体としての処理能力を向上
させる効果がある。
以下本発明の実施例を図面によつて詳述する。
前述の第１図は、本発明の一実施例をブロツク図
で示した図であり、第２図は左シフトの動作例を
模式的に示した図であり、第３図は右シフトの動
作例を模式的に示した図であり、第４図はシフト
デコーダ（SDEC）と、シフト乗数発生手段の具
体的な一実施例を示した図であり、第１図におけ
るシフトデコーダ（SDEC）１３と、シフト乗数
発生手段１４と、乗数と上記シフト乗数との何れ
かを選択する第１の選択手段（S1）と、シフト
方向情報によつて、桁上げ先見加算器（CPA）
出力の上位半分か、下位半分かの何れかを選択す
る第２の手段（S2）とが、本発明を実施するの
に必要な機能ブロツクである。尚、全図を通し
て、同じ符号は同じ対象物を示している。
前述の第１図は、本発明の一実施例をブロツク図
で示した図であり、第２図は左シフトの動作例を
模式的に示した図であり、第３図は右シフトの動
作例を模式的に示した図であり、第４図はシフト
デコーダ（SDEC）と、シフト乗数発生手段の具
体的な一実施例を示した図であり、第１図におけ
るシフトデコーダ（SDEC）１３と、シフト乗数
発生手段１４と、乗数と上記シフト乗数との何れ
かを選択する第１の選択手段（S1）と、シフト
方向情報によつて、桁上げ先見加算器（CPA）
出力の上位半分か、下位半分かの何れかを選択す
る第２の手段（S2）とが、本発明を実施するの
に必要な機能ブロツクである。尚、全図を通し
て、同じ符号は同じ対象物を示している。
本発明を実施しても、乗算動作そのものは変わ
ることはないので省略し、ここでは、本発明によ
るシフト動作を中心にして説明する。
ることはないので省略し、ここでは、本発明によ
るシフト動作を中心にして説明する。
先ず、シフト命令によつて、シフト（数）量
と、シフト方向情報が与えられ、該シフト量（例
えば、６ビツト幅）はシフトレジスタ（D1）１
２に設定された後、シフトデコーダ（SDEC）１
３でデコードされ、シフト乗数発生手段１４に送
出される。
と、シフト方向情報が与えられ、該シフト量（例
えば、６ビツト幅）はシフトレジスタ（D1）１
２に設定された後、シフトデコーダ（SDEC）１
３でデコードされ、シフト乗数発生手段１４に送
出される。
該シフト乗数発生手段１４においては、上記デ
コードされた情報と、上記シフト方向情報とに基
づいて、被乗数をシフト命令が指示するシフトを
行う為のシフト乗数データ（D2）１ｃを発生す
る。
コードされた情報と、上記シフト方向情報とに基
づいて、被乗数をシフト命令が指示するシフトを
行う為のシフト乗数データ（D2）１ｃを発生す
る。
該シフト乗数データ（D2）１ｃと、通常の乗
数データ（R3）１ｂとが、第１の選択手段（S1）
により選択される。即ち、通常の乗算命令実行の
場合には、乗数データ（R3）１ｂを選択し、シ
フト命令実行の場合には、上記シフト乗数データ
（D2）１ｃを選択する。
数データ（R3）１ｂとが、第１の選択手段（S1）
により選択される。即ち、通常の乗算命令実行の
場合には、乗数データ（R3）１ｂを選択し、シ
フト命令実行の場合には、上記シフト乗数データ
（D2）１ｃを選択する。
該選択されたシフト乗数データ（D2）１ｃは、
被乗数データ（R2）１ａとの間で通常の乗算動
作を行い、桁上げ先見加算器（CPA）７の出力
を結果レジスタ（ZR）８に設定する。
被乗数データ（R2）１ａとの間で通常の乗算動
作を行い、桁上げ先見加算器（CPA）７の出力
を結果レジスタ（ZR）８に設定する。
そして、該結果レジスタ（ZR）８の内容は、
上記シフト方向情報によつて、上位半分か、或い
は下位半分が、第２の選択手段（S2）によつて
選択され、最終結果レジスタ（R1）１０にシフ
ト結果を得ることができる。
上記シフト方向情報によつて、上位半分か、或い
は下位半分が、第２の選択手段（S2）によつて
選択され、最終結果レジスタ（R1）１０にシフ
ト結果を得ることができる。
上記のシフト動作を具体例について、説明す
る。
る。
(a) 左に１ビツトのシフトを行う場合：
被乗数データ（R2）：‘000……0101'
シフト量（D1）：‘000001'（即ち、１ビツトシ
フト） としたとき、該シフト量（D1）１２を、シフ
トデコーダ（SDEC）１３において、‘000…
…010'なるデータに変換して、シフト乗数デー
タ（D2）１ｃとする。
フト） としたとき、該シフト量（D1）１２を、シフ
トデコーダ（SDEC）１３において、‘000…
…010'なるデータに変換して、シフト乗数デー
タ（D2）１ｃとする。
該シフト乗数データ（D2）１ｃはデコーダ
（DECODE）３において、被乗数データ（R2）
１ａから移された被乗数データ（CAND）２
ａを21倍、即ち、１ビツト左シフトするシフト
量を倍数レジスタ（IER）２ｂに生成して、倍
数発生回路（MG）４に送出し、上記被乗数デ
ータ（CAND）２ａを左に１ビツトシフトし
て、桁上げ保存加算器（CSA1、CSA2）５０，
５１に送出する。
（DECODE）３において、被乗数データ（R2）
１ａから移された被乗数データ（CAND）２
ａを21倍、即ち、１ビツト左シフトするシフト
量を倍数レジスタ（IER）２ｂに生成して、倍
数発生回路（MG）４に送出し、上記被乗数デ
ータ（CAND）２ａを左に１ビツトシフトし
て、桁上げ保存加算器（CSA1、CSA2）５０，
５１に送出する。
以下通常の乗算動作が行われることにより、
結果として、当該被乗数データ（CAND）２
ａを左に１ビツトシフトした結果を結果レジス
タ（ZR）８に得ることができる。
結果として、当該被乗数データ（CAND）２
ａを左に１ビツトシフトした結果を結果レジス
タ（ZR）８に得ることができる。
該乗算結果（16バイト幅）は、左シフトと云
うシフト方向情報によつて、下位の８バイトの
みが選択手段（S2）で選択され出力される。
うシフト方向情報によつて、下位の８バイトの
みが選択手段（S2）で選択され出力される。
この出力結果は、シフト動作と云う条件で、
正規化回路（POST SFT）９での正規化動作
は抑止され、その侭、最終結果レジスタ（R1）
１０に出力され、当該シフト動作が終了する。
正規化回路（POST SFT）９での正規化動作
は抑止され、その侭、最終結果レジスタ（R1）
１０に出力され、当該シフト動作が終了する。
このときのシフト動作を模式的にに示したも
のが、第２図であつて、は上記被乗数データ
を示し、はシフト乗数データを示し、が最
終乗算結果であるシフト結果を示している。
のが、第２図であつて、は上記被乗数データ
を示し、はシフト乗数データを示し、が最
終乗算結果であるシフト結果を示している。
(b) 右に１ビツトのシフトを行う場合：
被乗数データ（R2）：‘1010……0000'
シフト量（D1）：‘000001'（即ち、１ビツトシ
フト） としたとき、該シフト（D1）１２を、シフト
デコーダ（SDEC）１３において、‘010……
000'なるデータに変換して、シフト乗数データ
（D2）１ｃとする。
フト） としたとき、該シフト（D1）１２を、シフト
デコーダ（SDEC）１３において、‘010……
000'なるデータに変換して、シフト乗数データ
（D2）１ｃとする。
該シフト乗数データ（D2）１ｃはデコーダ
（DECODE）３において、被乗数データ（R2）
１ａから移された被乗数データ（CAND）２
ａを262倍、即ち、１ビツト右シフトするシフ
ト量を倍数レジスタ（IER）２ｂに生成して、
倍数発生回路（MG）４に送出し、上記被乗数
データ（CAND）２ａを右に１ビツトシフト
し、桁上げ保存加算器（CSA1、CSA2）５０，
５１に送出する。
（DECODE）３において、被乗数データ（R2）
１ａから移された被乗数データ（CAND）２
ａを262倍、即ち、１ビツト右シフトするシフ
ト量を倍数レジスタ（IER）２ｂに生成して、
倍数発生回路（MG）４に送出し、上記被乗数
データ（CAND）２ａを右に１ビツトシフト
し、桁上げ保存加算器（CSA1、CSA2）５０，
５１に送出する。
以下通常の乗算が行われることにより、結果
として、当該被乗数データ（CAND）２ａを
右に１ビツトシフトした結果を結果レジスタ
（ZR）８に得ることができる。
として、当該被乗数データ（CAND）２ａを
右に１ビツトシフトした結果を結果レジスタ
（ZR）８に得ることができる。
該乗算結果（16バイト幅）は、右シフトと云
うシフト方向情報によつて、上位の８バイトの
みが選択手段（S2）で選択され出力される。
うシフト方向情報によつて、上位の８バイトの
みが選択手段（S2）で選択され出力される。
この出力結果は、シフト動作と云う条件で、
正規化回路（POST SFT）９での正規化動作
は抑止され、その侭、最終結果レジスタ（R1）
１０に出力され、当該シフト動作が終了する。
正規化回路（POST SFT）９での正規化動作
は抑止され、その侭、最終結果レジスタ（R1）
１０に出力され、当該シフト動作が終了する。
このときのシフト動作を模式的にに示したも
のが、第３図であつて、は上記被乗数データ
を示し、はシフト乗数データを示し、が最
終乗算結果であるシフト結果を示している。
のが、第３図であつて、は上記被乗数データ
を示し、はシフト乗数データを示し、が最
終乗算結果であるシフト結果を示している。
上記シフトデコーダ（SDEC）１３、及びシフ
ト乗数発生手段１４の具体例に示した図が第４図
である。
ト乗数発生手段１４の具体例に示した図が第４図
である。
６ビツトからなるシフト数入力は、該シフトデ
コーダ（SDEC）１３によつて、D0〜D63にデコ
ードされ、右シフト、或いは左シフトと云つたシ
フト方向情報によつて、図示の如くシフト乗数レ
ジスタ（D2）１ｃに分配されることにより、上
記第２図、第３図ので示したようなシフト乗数
データを発生することができる。
コーダ（SDEC）１３によつて、D0〜D63にデコ
ードされ、右シフト、或いは左シフトと云つたシ
フト方向情報によつて、図示の如くシフト乗数レ
ジスタ（D2）１ｃに分配されることにより、上
記第２図、第３図ので示したようなシフト乗数
データを発生することができる。
即ち、第４図はシフトデコーダ（SDEC）１３
と、シフト乗数発生手段１４の具体的な一実施例
を示しており、図中１３は第１図に示されている
ものと同一のものであり、２０−１ないし２０−
６はアンド回路、２１−１ないし２１−３はオア
回路を示している。
と、シフト乗数発生手段１４の具体的な一実施例
を示しており、図中１３は第１図に示されている
ものと同一のものであり、２０−１ないし２０−
６はアンド回路、２１−１ないし２１−３はオア
回路を示している。
本図において、右に１ビツトシフトを行う場合
について説明する。
について説明する。
シフト数レジスタ１２からのシフト数入力（６
ビツト）は、‘000001'として与えられ、シフト
デコーダ（SDEC）１３によつてD1信号が‘1'に
印加される。
ビツト）は、‘000001'として与えられ、シフト
デコーダ（SDEC）１３によつてD1信号が‘1'に
印加される。
このとき、シフト方向情報は右シフトであるこ
とを示している為、左シフト信号は‘0'が印加さ
れている。
とを示している為、左シフト信号は‘0'が印加さ
れている。
従つて、アンド回路２０−１，２０−３，２０
−５の右シフト信号が‘1'であり、D1信号が‘
1'、D0信号が‘0'、D2信号〜D63信号が‘0'に印
加されているので、該アンド回路２０−１〜２０
−６内、２０−３の出力のみが‘1'に印加され
る。
−５の右シフト信号が‘1'であり、D1信号が‘
1'、D0信号が‘0'、D2信号〜D63信号が‘0'に印
加されているので、該アンド回路２０−１〜２０
−６内、２０−３の出力のみが‘1'に印加され
る。
オア回路２１−１〜２１−３は、アンド回路２
０−３のみが‘1'に印加されているので、オア回
路２０−２の出力のみが‘1'に印加されることに
なる。
０−３のみが‘1'に印加されているので、オア回
路２０−２の出力のみが‘1'に印加されることに
なる。
このようにして、シフト数発生手段１４によつ
て得られたデータは‘01000……000'となり、シ
フト乗数レジスタ（D2）１Ｃにセツトされる。
て得られたデータは‘01000……000'となり、シ
フト乗数レジスタ（D2）１Ｃにセツトされる。
このように、本発明は、乗算回路が、被乗数デ
ータ（CAND）に対して乗数（IER）倍する機
能、即ち倍数発生機能があることに着目し、シフ
ト命令が指示するシフト量の、シフト方向情報に
よつて、２の冪乗のシフト乗数を生成して、通常
の乗算を実行し、該乗算結果を、上記シフト方向
情報によつて、左シフトの場合には下位半分を、
右シフトの場合には上位半分を選択してシフト結
果とするようにした所に特徴がある。
ータ（CAND）に対して乗数（IER）倍する機
能、即ち倍数発生機能があることに着目し、シフ
ト命令が指示するシフト量の、シフト方向情報に
よつて、２の冪乗のシフト乗数を生成して、通常
の乗算を実行し、該乗算結果を、上記シフト方向
情報によつて、左シフトの場合には下位半分を、
右シフトの場合には上位半分を選択してシフト結
果とするようにした所に特徴がある。
以上、詳細に説明したように、本発明の乗算装
置におけるシフト方式は、被乗数レジスタ（R2）
と、乗数レジスタ（R3）と、該乗数レジスタ
（R3）から取り出したデータをデコードするデコ
ーダ（DECODE）と、上記デコーダ
（DECODE）のデコード結果に基づいて、被乗数
の倍数を算出する倍数発生回路（MG）と、複数
段からなる桁上げ保存加算器（CSA1、CSA2）
と、桁上げ先見加算器（CPA）と、該桁上げ先
見加算器（CPA）の結果の正規化を行う正規化
回路（POST SFT）とから構成される乗算装置
において、該乗算装置に倍数発生機構があること
に着目し、シフトデコーダ（SDEC）と、シフト
乗数発生手段と、乗数と上記シフト乗数との何れ
かを選択する選択手段と、シフト方向情報によつ
て、桁上げ先見加算器（CPA）出力の上位半分
か、下位半分かの何れかを選択する手段とを設け
ることにより、該乗算装置において、シフト命令
が指令するシフト量からシフトするのに必要な倍
数を求め、該求められた倍数と、シフト方向情報
とによつて、被乗数に対する任意のシフトを行う
ことができるようにしたものであるので、例え
ば、加減算、乗算、除算が、それぞれ独立に動作
できるパイプライン方式の計算機システムにおい
て、シフトと、加減算との並列動作を可能とし、
該計算機システムの全体としての処理能力を向上
させる効果がある。
置におけるシフト方式は、被乗数レジスタ（R2）
と、乗数レジスタ（R3）と、該乗数レジスタ
（R3）から取り出したデータをデコードするデコ
ーダ（DECODE）と、上記デコーダ
（DECODE）のデコード結果に基づいて、被乗数
の倍数を算出する倍数発生回路（MG）と、複数
段からなる桁上げ保存加算器（CSA1、CSA2）
と、桁上げ先見加算器（CPA）と、該桁上げ先
見加算器（CPA）の結果の正規化を行う正規化
回路（POST SFT）とから構成される乗算装置
において、該乗算装置に倍数発生機構があること
に着目し、シフトデコーダ（SDEC）と、シフト
乗数発生手段と、乗数と上記シフト乗数との何れ
かを選択する選択手段と、シフト方向情報によつ
て、桁上げ先見加算器（CPA）出力の上位半分
か、下位半分かの何れかを選択する手段とを設け
ることにより、該乗算装置において、シフト命令
が指令するシフト量からシフトするのに必要な倍
数を求め、該求められた倍数と、シフト方向情報
とによつて、被乗数に対する任意のシフトを行う
ことができるようにしたものであるので、例え
ば、加減算、乗算、除算が、それぞれ独立に動作
できるパイプライン方式の計算機システムにおい
て、シフトと、加減算との並列動作を可能とし、
該計算機システムの全体としての処理能力を向上
させる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明による左シフトの動作例を
模式的に示した図、第３図は本発明による右シフ
トの動作例を模式的に示した図、第４図はシフト
デコーダ（SDEC）と、シフト乗数発生手段の具
体例を示した図、第５図は通常のパイプライン方
式による乗算方式の一例を説明する図、第６図は
デコーダ（DECODE）の動作を説明する図、第
７図は倍数発生回路（MG）でのシフト動作を模
式的に示した図、第８図は複数個の演算パイプラ
インを有する計算機システムを模式的に示した
図、である。 図面において、１はベクトルレジスタ（VR）、
１ａは被乗数レジスタ（R2）、又は被乗数面デー
タ（R2）、１ｂは乗数レジスタ（R3）、又は乗数
データ（R3）、１ｃはシフト乗数レジスタ
（D2）、又はシフト乗数データＤ２、２ａは被乗
数データ（CAND）、２ｂは倍数レジスタ
（IER）、３はデコーダ（DECODE）、４は倍数発
生回路（MG）、５０，５１は桁上げ保存加算器
（CSA1、CSA2）、６ａは中間キヤリ
（CARRY）、６ｂは中間和（SUM）、７は桁上げ
先見加算器（CPA）、８は結果レジスタ（ZR）、
９は正規化回路（POST SFT）、１０は最終結果
レジスタ（R1）、１１はスピル加算器（SPA）、
１２はシフト量（数）レジスタ（D1）、１３はシ
フトデコーダ（SDEC）、１４はシフト乗数発生
手段、２０−１ないし２０−６はアンド回路、２
１−１ないし２１−３はオア回路、（S1）は第１
の選択手段、（S2）は第２の選択手段、ａは乗算
パイプライン、ｂは加算パイプライン、ｃは除算
パイプライン、は被乗数データ、はシフト乗
数データ、はシフト結果データ、をそれぞれ示
す。
た図、第２図は本発明による左シフトの動作例を
模式的に示した図、第３図は本発明による右シフ
トの動作例を模式的に示した図、第４図はシフト
デコーダ（SDEC）と、シフト乗数発生手段の具
体例を示した図、第５図は通常のパイプライン方
式による乗算方式の一例を説明する図、第６図は
デコーダ（DECODE）の動作を説明する図、第
７図は倍数発生回路（MG）でのシフト動作を模
式的に示した図、第８図は複数個の演算パイプラ
インを有する計算機システムを模式的に示した
図、である。 図面において、１はベクトルレジスタ（VR）、
１ａは被乗数レジスタ（R2）、又は被乗数面デー
タ（R2）、１ｂは乗数レジスタ（R3）、又は乗数
データ（R3）、１ｃはシフト乗数レジスタ
（D2）、又はシフト乗数データＤ２、２ａは被乗
数データ（CAND）、２ｂは倍数レジスタ
（IER）、３はデコーダ（DECODE）、４は倍数発
生回路（MG）、５０，５１は桁上げ保存加算器
（CSA1、CSA2）、６ａは中間キヤリ
（CARRY）、６ｂは中間和（SUM）、７は桁上げ
先見加算器（CPA）、８は結果レジスタ（ZR）、
９は正規化回路（POST SFT）、１０は最終結果
レジスタ（R1）、１１はスピル加算器（SPA）、
１２はシフト量（数）レジスタ（D1）、１３はシ
フトデコーダ（SDEC）、１４はシフト乗数発生
手段、２０−１ないし２０−６はアンド回路、２
１−１ないし２１−３はオア回路、（S1）は第１
の選択手段、（S2）は第２の選択手段、ａは乗算
パイプライン、ｂは加算パイプライン、ｃは除算
パイプライン、は被乗数データ、はシフト乗
数データ、はシフト結果データ、をそれぞれ示
す。
Claims (1)
- 【特許請求の範囲】 １ 被乗数レジスタ（R2）１ａと、乗数レジス
タ（R3）１ｂと、該乗数レジスタ（R3）１ｂか
ら取り出したデータをデコードするデコーダ
（DECODE）３と、上記デコーダ（DECODE）
３のデコード結果に基づいて、被乗数の倍数を算
出する倍数発生回路（MG）４と、複数段からな
る桁上げ保存加算器（CSA1、CSA2）５０，５
１と、桁上げ先見加算器（CPA）７と、該桁上
げ先見加算器（CPA）７の結果の正規化を行う
正規化回路（POST SFT）９とから構成される
乗算装置において、 シフト数を保持するレジスタ（D1）１２と、
該シフト数をデコードするシフトデコーダ
（SDEC）１３と、該デコード結果と、シフトす
るにあたつて別途与えられるシフト方向情報とか
ら、被乗数をシフトさせる為のシフト量を生成す
るシフト乗数発生手段１４と、 該シフト乗数発生手段１４からの出力を保持す
るレジスタ（D2）１ｃと、乗数レジスタ（R3）
１ｂとの何れか一方を選択する第１の選択回路Ｓ
１と、 上記桁上げ先見加算器（CPA）７の全ての出
力結果の内、上位半分と、下位半分の内、上記シ
フト方向情報によつて、何れか一方を選択する第
２の選択回路Ｓ２とを設け、 上記第２の選択回路Ｓ２からの出力を正規化回
路（POST SFT）９に入力するようにして、被
乗数に対するシフト結果を得るようにしたことを
特徴とする乗算装置におけるシフト方式。 ２ 上記シフトデコーダ（SDEC）１３、及び該
シフトデコーダ（SDEC）１３の出力結果と、シ
フト方向情報とから、被乗数をシフトさせる為の
乗数を発生させる上記シフト乗数発生手段１４
は、該シフトデコーダ（SDEC）１３によつて出
力される情報を基にして、右シフトの場合には、
最上位ビツトより降順に、左シフトの場合には最
下位ビツトより昇順に、乗数レジスタ（R3）１
ｂに対応したビツトを‘1'にすると共に、その他
のビツトは‘0'であるデータを発生するようにし
たことを特徴とする特許請求の範囲第１項に記載
の乗算装置におけるシフト方式。 ３ 上記桁上げ先見加算器（CPA）７の全ての
出力結果の内、上位半分と、下位半分を、上記シ
フト方向情報によつて選択する、上記第２の選択
回路Ｓ２は、左シフトの場合には、下位半分の結
果を、右シフトの場合には、上位半分の結果を出
力して、上記正規化回路（POST SFT）９に入
力するようにしたことを特徴とする特許請求の範
囲第１項、又は第２項に記載の乗算装置における
シフト方式。 ４ 上記正規化回路（POST SFT）９において
は、被乗数のシフトを行う場合には、正規化動作
を抑止するようにしたことを特徴とする特許請求
の範囲第１項、第２項、第３項の何れかに記載の
乗算装置におけるシフト方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268506A JPS62127941A (ja) | 1985-11-29 | 1985-11-29 | 乗算装置におけるシフト方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60268506A JPS62127941A (ja) | 1985-11-29 | 1985-11-29 | 乗算装置におけるシフト方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62127941A JPS62127941A (ja) | 1987-06-10 |
| JPH0377539B2 true JPH0377539B2 (ja) | 1991-12-10 |
Family
ID=17459446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60268506A Granted JPS62127941A (ja) | 1985-11-29 | 1985-11-29 | 乗算装置におけるシフト方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62127941A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2675087B2 (ja) * | 1988-07-28 | 1997-11-12 | 富士通株式会社 | マイクロコンピュータ |
| US5436860A (en) * | 1994-05-26 | 1995-07-25 | Motorola, Inc. | Combined multiplier/shifter and method therefor |
| US5442576A (en) * | 1994-05-26 | 1995-08-15 | Motorola, Inc. | Multibit shifting apparatus, data processor using same, and method therefor |
-
1985
- 1985-11-29 JP JP60268506A patent/JPS62127941A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62127941A (ja) | 1987-06-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6233597B1 (en) | Computing apparatus for double-precision multiplication | |
| JP3750820B2 (ja) | パック・データの乗加算演算を実行する装置 | |
| US5500812A (en) | Multiplication circuit having rounding function | |
| US4866656A (en) | High-speed binary and decimal arithmetic logic unit | |
| EP0158530B1 (en) | Nonrestoring divider | |
| US5280439A (en) | Apparatus for determining booth recoder input control signals | |
| KR19980041798A (ko) | 영상처리를 위한 명령을 지원하는 모듈 계산구조 | |
| JPH09269891A (ja) | 部分積加算方法および装置、浮動小数点乗算方法および装置、浮動小数点積和演算方法および装置 | |
| JPH0375901B2 (ja) | ||
| Lichtenau et al. | Quad precision floating point on the IBM z13 | |
| EP0416308A2 (en) | Rectangular array signed digit multiplier | |
| US5195051A (en) | Computation of sign bit and sign extension in the partial products in a floating point multiplier unit | |
| US20040010536A1 (en) | Apparatus for multiplication of data in two's complement and unsigned magnitude formats | |
| US6338135B1 (en) | Data processing system and method for performing an arithmetic operation on a plurality of signed data values | |
| US4677583A (en) | Apparatus for decimal multiplication | |
| JPH0377539B2 (ja) | ||
| US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
| US4823300A (en) | Performing binary multiplication using minimal path algorithm | |
| US6704761B1 (en) | Carry-save multiplier/accumulator system and method | |
| JP2734438B2 (ja) | 乗算装置 | |
| JP3230349B2 (ja) | １０進乗算器 | |
| JPS6222178A (ja) | ２つの複素数の乗算のための乗算器 | |
| JP2635696B2 (ja) | 乗算命令処理方式 | |
| JPH0773022A (ja) | ディジタル信号処理方法及びその装置 | |
| JPS62209621A (ja) | 乗算装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |