JPH0375901B2 - - Google Patents
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- JPH0375901B2 JPH0375901B2 JP60237884A JP23788485A JPH0375901B2 JP H0375901 B2 JPH0375901 B2 JP H0375901B2 JP 60237884 A JP60237884 A JP 60237884A JP 23788485 A JP23788485 A JP 23788485A JP H0375901 B2 JPH0375901 B2 JP H0375901B2
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/52—Multiplying; Dividing
- G06F7/523—Multiplying only
- G06F7/53—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel
- G06F7/5324—Multiplying only in parallel-parallel fashion, i.e. both operands being entered in parallel partitioned, i.e. using repetitively a smaller parallel parallel multiplier or using an array of such smaller multipliers
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2207/00—Indexing scheme relating to methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F2207/38—Indexing scheme relating to groups G06F7/38 - G06F7/575
- G06F2207/3804—Details
- G06F2207/386—Special constructional features
- G06F2207/3884—Pipelining
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- General Physics & Mathematics (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はデータ処理装置における乗算装置に係
り、特に１マシンサイクル毎に１個の演算結果を
求めるとベクトル処理装置に好適な乗算装置に関
する。
り、特に１マシンサイクル毎に１個の演算結果を
求めるとベクトル処理装置に好適な乗算装置に関
する。
乗数を重複走査して被乗数の倍数を発生する乗
算装置の例として、例えばIBM Journal（アイ・
ビー・エム ジヤーナル）（1967年１月号34〜53
頁）にAnderson（アンダーソン）他により“The
IBM System／360 Model 91：Floating−Point
Execution Unit”（ザアイ・ビー・エム システ
ム／360／モデル91：フローテイング−ポイント
エグゼキユーシヨンユニツト”と題して発表さ
れている乗算器がある。これは乗数を分割して数
回にわたり被乗数の倍数を発生させ、ハーフキヤ
リ、ハーフサムの形のまゝで１回の倍数発生に使
用される乗数のビツト数だけ右にシフトして次回
の倍数に加え、右シフトにより樹木状の桁上げ保
留加算器からこぼれるハーフキヤリとハーフサム
は下位ビツト用加算器で和を求め、倍数発生のた
めの乗数を取り尽したところで最終的にハーフキ
ヤリとハーフサムを桁上げ伝播加算器で加算し、
積を求めるというものである。
算装置の例として、例えばIBM Journal（アイ・
ビー・エム ジヤーナル）（1967年１月号34〜53
頁）にAnderson（アンダーソン）他により“The
IBM System／360 Model 91：Floating−Point
Execution Unit”（ザアイ・ビー・エム システ
ム／360／モデル91：フローテイング−ポイント
エグゼキユーシヨンユニツト”と題して発表さ
れている乗算器がある。これは乗数を分割して数
回にわたり被乗数の倍数を発生させ、ハーフキヤ
リ、ハーフサムの形のまゝで１回の倍数発生に使
用される乗数のビツト数だけ右にシフトして次回
の倍数に加え、右シフトにより樹木状の桁上げ保
留加算器からこぼれるハーフキヤリとハーフサム
は下位ビツト用加算器で和を求め、倍数発生のた
めの乗数を取り尽したところで最終的にハーフキ
ヤリとハーフサムを桁上げ伝播加算器で加算し、
積を求めるというものである。
しかし、近年スーパコンピユータと称されるベ
クトル処理装置では、乗算装置の要件として、１
マシンサイクル毎に１個の積を出力することが前
提とされることが多く、上記文献に記載された乗
算装置と同一あるいは類似の構成により、乗数を
分割して数回に分けて分割された乗数を倍数発生
回路に供給し、同じ倍数発生回路を１つの積が求
めるのに際して繰返して使用する乗算装置では、
１マシンサイクル毎に１個の積を出力することは
方式的に不可能である。
クトル処理装置では、乗算装置の要件として、１
マシンサイクル毎に１個の積を出力することが前
提とされることが多く、上記文献に記載された乗
算装置と同一あるいは類似の構成により、乗数を
分割して数回に分けて分割された乗数を倍数発生
回路に供給し、同じ倍数発生回路を１つの積が求
めるのに際して繰返して使用する乗算装置では、
１マシンサイクル毎に１個の積を出力することは
方式的に不可能である。
１マシンサイクル毎に１個の積を出力するベク
トル乗算装置の例として特願昭58−175994号があ
るが、この例ではキヤリセイブアダー（CSA）
の符号生成方式が主な内容となつているため、キ
ヤリセイブアダーの符号生成に直接関係のない部
分は省略されているので、こゝではベクトル乗算
装置の動作に関する部分を盛り込み、逆にベクト
ル乗算装置の動作に直接関係しない部分を省略し
て第３図に示す。
トル乗算装置の例として特願昭58−175994号があ
るが、この例ではキヤリセイブアダー（CSA）
の符号生成方式が主な内容となつているため、キ
ヤリセイブアダーの符号生成に直接関係のない部
分は省略されているので、こゝではベクトル乗算
装置の動作に関する部分を盛り込み、逆にベクト
ル乗算装置の動作に直接関係しない部分を省略し
て第３図に示す。
第３図において、１ないし４は被乗数レジスタ
および被乗数デイレイレジスタであり、各々64ビ
ツトの長さである。５ないし８は乗数レジスタお
よび乗数デイレイレジスタであり、それぞれ64、
48、32、16ビツトの長さである。９ないし１２は
CSAトリーである。１３ないし１８はCSA（桁上
げ保留加算器）、１９，２１，２３，２５はハー
フキヤリレジスタ（HC）、２０，２２，２４，
２６はハーフサムレジスタ（HS）、２７ないし２
９は下位ビツト用加算器（SPA）、３０ないし３
３は下位ビツト加算結果レジスタ（SPAL）、３
４はCPA（桁上げ伝播加算器）、３５は桁上げ伝
播加算結果レジスタ（CPAL）である。第４図は
CSAトリーの詳細であり、２０１ないし２０８
は倍数発生回路、２０９ないし２１４は桁上げ保
留加算器を示している。このCSAトリーの動作
は先の文献に詳述されているので、こゝでは省略
する。
および被乗数デイレイレジスタであり、各々64ビ
ツトの長さである。５ないし８は乗数レジスタお
よび乗数デイレイレジスタであり、それぞれ64、
48、32、16ビツトの長さである。９ないし１２は
CSAトリーである。１３ないし１８はCSA（桁上
げ保留加算器）、１９，２１，２３，２５はハー
フキヤリレジスタ（HC）、２０，２２，２４，
２６はハーフサムレジスタ（HS）、２７ないし２
９は下位ビツト用加算器（SPA）、３０ないし３
３は下位ビツト加算結果レジスタ（SPAL）、３
４はCPA（桁上げ伝播加算器）、３５は桁上げ伝
播加算結果レジスタ（CPAL）である。第４図は
CSAトリーの詳細であり、２０１ないし２０８
は倍数発生回路、２０９ないし２１４は桁上げ保
留加算器を示している。このCSAトリーの動作
は先の文献に詳述されているので、こゝでは省略
する。
以下、第３図に示すベクトル乗算装置の動作を
第５図に示すタイムチヤートにもとづき説明す
る。第５図において、Ai，Biはそれぞれｉ番目の
被乗数、乗数を示している。
第５図に示すタイムチヤートにもとづき説明す
る。第５図において、Ai，Biはそれぞれｉ番目の
被乗数、乗数を示している。
まず、Ａ１とＢ１がMCAND1（被乗数レジス
タ）１、MPLIR1（乗数レジスタ）５にセツトさ
れる。次にCSAトリー９によつてＡ１とＢ１の
49ないし64番目の16ビツトとを掛け、結果を
HC1（ハーフキヤリ）１９とHS1（ハーフサム）
２０にセツトすると同時に、Ａ１をMCAND2
（被乗数デイレイレジスタ）２に、Ｂ１の上位48
ビツトをMPLIR2（乗数デイレイレジスタ）６に
セツトする。この時、第５図に示すように、次の
ベクトル要素であるＡ２，Ｂ２をそれぞれ
MCAND1（被乗数レジスタ）１、MPLIR1（乗数
レジスタ）５にセツトし、以後１マシンサイル前
にＡ１とＢ１に対して行つた動作をＡ２とＢ２に
対しても実行する。
タ）１、MPLIR1（乗数レジスタ）５にセツトさ
れる。次にCSAトリー９によつてＡ１とＢ１の
49ないし64番目の16ビツトとを掛け、結果を
HC1（ハーフキヤリ）１９とHS1（ハーフサム）
２０にセツトすると同時に、Ａ１をMCAND2
（被乗数デイレイレジスタ）２に、Ｂ１の上位48
ビツトをMPLIR2（乗数デイレイレジスタ）６に
セツトする。この時、第５図に示すように、次の
ベクトル要素であるＡ２，Ｂ２をそれぞれ
MCAND1（被乗数レジスタ）１、MPLIR1（乗数
レジスタ）５にセツトし、以後１マシンサイル前
にＡ１とＢ１に対して行つた動作をＡ２とＢ２に
対しても実行する。
次に、CASトリー１０によつてＡ１とＢ１の
33ないし48番目の16ビツトとを掛け、１３ないし
１４のCSAによつてＡ１とＢ１の下位16ビツト
の積と和をとり、結果をHC2（ハーフキヤリ）２
１とHS2（ハーフサム）２２にセツトすると同時
に、和をとる桁合わせのときこぼれた下位16ビツ
トをSPA（下位ビツト用加算器）２７により１個
にまとめ、３０のSPL1（下位ビツト加算結果レジ
スタ）にセツトする。このとき同時に、Ａ１を
MCAND3（被乗数デイレイレジスタ）３に、Ｂ
１の上位32ビツトをMPLIR3（乗数デイレイレジ
スタ）７にセツトする。
33ないし48番目の16ビツトとを掛け、１３ないし
１４のCSAによつてＡ１とＢ１の下位16ビツト
の積と和をとり、結果をHC2（ハーフキヤリ）２
１とHS2（ハーフサム）２２にセツトすると同時
に、和をとる桁合わせのときこぼれた下位16ビツ
トをSPA（下位ビツト用加算器）２７により１個
にまとめ、３０のSPL1（下位ビツト加算結果レジ
スタ）にセツトする。このとき同時に、Ａ１を
MCAND3（被乗数デイレイレジスタ）３に、Ｂ
１の上位32ビツトをMPLIR3（乗数デイレイレジ
スタ）７にセツトする。
次にCSAトリー１１によつてＡ１とＢ１の17
ないし32番目の16ビツトとを掛け、15ないし16の
CSAによつてＡ１とＢ１の下位32ビツトの積と
和をとり結果をHC3（ハーフキヤリ）２３とHS3
（ハーフサム）２４にセツトすると同時に、和を
とる桁合せのときこぼれた下位16ビツトを、第３
図では図が煩雑になるのを避けるために表示して
いないが、SPA27からの一旦ラツチした桁上げ
を下位からの桁上げとしてSPA28により１個に
まとめ、３０のSPAL1からのデータと併せて３
１のSPAL2にセツトする。このとき同時に、Ａ
１をMCAND4（被乗数デイレイレジスタ）４に、
Ｂ１の上位16ビツトをMPLIR4（乗数デイレイレ
ジスタ）８にセツトする。
ないし32番目の16ビツトとを掛け、15ないし16の
CSAによつてＡ１とＢ１の下位32ビツトの積と
和をとり結果をHC3（ハーフキヤリ）２３とHS3
（ハーフサム）２４にセツトすると同時に、和を
とる桁合せのときこぼれた下位16ビツトを、第３
図では図が煩雑になるのを避けるために表示して
いないが、SPA27からの一旦ラツチした桁上げ
を下位からの桁上げとしてSPA28により１個に
まとめ、３０のSPAL1からのデータと併せて３
１のSPAL2にセツトする。このとき同時に、Ａ
１をMCAND4（被乗数デイレイレジスタ）４に、
Ｂ１の上位16ビツトをMPLIR4（乗数デイレイレ
ジスタ）８にセツトする。
次にCSAトリー１２によつてＡ１とＢ１の１
ないし16番目の16ビツトを掛け、１７ないし１８
のCSAによつてＡ１とＢ１の下位48ビツトの積
と和をとり結果をHC4（ハーフキヤリ）２５と
HS4（ハーフサム）２６にセツトすると同時に、
和をとる桁合わせのときこぼれた下位16ビツト
を、同じく第３図では図が煩雑になるの避けるた
め表示していないが、SPA28からの一旦ラツチ
した桁上げを下位からの桁上げとしてSPA29に
より１個にまとめ、31のSPAL2からのデータと
併せて３２のSPAL3にセツトする。
ないし16番目の16ビツトを掛け、１７ないし１８
のCSAによつてＡ１とＢ１の下位48ビツトの積
と和をとり結果をHC4（ハーフキヤリ）２５と
HS4（ハーフサム）２６にセツトすると同時に、
和をとる桁合わせのときこぼれた下位16ビツト
を、同じく第３図では図が煩雑になるの避けるた
め表示していないが、SPA28からの一旦ラツチ
した桁上げを下位からの桁上げとしてSPA29に
より１個にまとめ、31のSPAL2からのデータと
併せて３２のSPAL3にセツトする。
次にSPA29からの一旦ラツチした桁上げを下
位からの桁上げとして２５のHC4，26のHS4の
ハーフキヤリとハーフサムをCPA（桁上げ伝播加
算器）３４で１個にまとめ、結果を３５のCPA
にセツトするとゝもに、３２のSPAL3のデータ
を３３のSPAL4に転送する。
位からの桁上げとして２５のHC4，26のHS4の
ハーフキヤリとハーフサムをCPA（桁上げ伝播加
算器）３４で１個にまとめ、結果を３５のCPA
にセツトするとゝもに、３２のSPAL3のデータ
を３３のSPAL4に転送する。
以上によりＡ１とＢ１の64×64ビツトの積が35
のCPALと３３のSPAL4に求まる。
のCPALと３３のSPAL4に求まる。
しかしながら、第３図に示すように、乗数を分
割して複数のCSAトリーを直列に接続して１マ
シンサイクルに１個の積を算出するベクトル乗算
装置では、被乗数と乗数のデイレイレジスタが必
須であり、これの乗車装置に占める割合も無視で
きないほどに大きく、また、最初に被乗数と乗数
が入力されてから積が出力されるまでのいわゆる
データトラベルタイムも、CASトリーを並列に
接続する場合と比較して長い欠点がある。
割して複数のCSAトリーを直列に接続して１マ
シンサイクルに１個の積を算出するベクトル乗算
装置では、被乗数と乗数のデイレイレジスタが必
須であり、これの乗車装置に占める割合も無視で
きないほどに大きく、また、最初に被乗数と乗数
が入力されてから積が出力されるまでのいわゆる
データトラベルタイムも、CASトリーを並列に
接続する場合と比較して長い欠点がある。
本発明の目的は上述の問題点を解決し、コスト
を低減するとゝもに、データトラベルタイムを短
縮したベクトル乗算装置を提供することにある。
を低減するとゝもに、データトラベルタイムを短
縮したベクトル乗算装置を提供することにある。
従来のベクトル乗算装置において、CASトリ
ーを並列構成としないで直列構成を採用した理由
は、並列構成を作用した場合、最後の桁上げ伝播
加算のビツト幅が多大となり、桁上げ伝播加算に
費やす時間がマシンサイクルを決定し、マシンサ
イクルの短縮が難かしいことにあつた。
ーを並列構成としないで直列構成を採用した理由
は、並列構成を作用した場合、最後の桁上げ伝播
加算のビツト幅が多大となり、桁上げ伝播加算に
費やす時間がマシンサイクルを決定し、マシンサ
イクルの短縮が難かしいことにあつた。
第３図に示す乗算装置において、各々のCSA
トリーが出力するハーフキヤリとハーフサムをＣ
１，Ｓ１，Ｃ２，Ｓ２，Ｃ３，Ｓ３，Ｃ４，Ｓ４
で表わし、桁合わせをして第６図に示す。第６図
において、ハーフキヤリは第４図のCSAトリー
段数が４段あるので、ハーフサムと比較して４ビ
ツト短かくなつており、またキヤリセイブアダー
の符号は本発明に直接関係しないので、第６図で
は各々のデータの最上位ビツトはハーフキヤリと
ハーフサムを加算したあとの和の最上位ビツトと
同じにしている。
トリーが出力するハーフキヤリとハーフサムをＣ
１，Ｓ１，Ｃ２，Ｓ２，Ｃ３，Ｓ３，Ｃ４，Ｓ４
で表わし、桁合わせをして第６図に示す。第６図
において、ハーフキヤリは第４図のCSAトリー
段数が４段あるので、ハーフサムと比較して４ビ
ツト短かくなつており、またキヤリセイブアダー
の符号は本発明に直接関係しないので、第６図で
は各々のデータの最上位ビツトはハーフキヤリと
ハーフサムを加算したあとの和の最上位ビツトと
同じにしている。
第６図において、点線で囲んだＣ１の28ビツト
Ｓ１の32ビツト、Ｃ２の12ビツト、Ｓ２の16ビツ
トの合計88ビツトを同一LSIチツプに入力して、
桁上げ保留加算だけでなく後続の桁上げ伝播加算
まで実行しても、この連続した動作は１マシンサ
イクルに収まる見通しがあり、128ビツト幅の桁
上げ伝播加算器を96ビツト幅の桁上げ伝播加算と
32ビツト幅の桁上げ伝播加算に２分割すると、１
度に行う桁上げ伝播加算のビツト幅を減少するこ
とができる。
Ｓ１の32ビツト、Ｃ２の12ビツト、Ｓ２の16ビツ
トの合計88ビツトを同一LSIチツプに入力して、
桁上げ保留加算だけでなく後続の桁上げ伝播加算
まで実行しても、この連続した動作は１マシンサ
イクルに収まる見通しがあり、128ビツト幅の桁
上げ伝播加算器を96ビツト幅の桁上げ伝播加算と
32ビツト幅の桁上げ伝播加算に２分割すると、１
度に行う桁上げ伝播加算のビツト幅を減少するこ
とができる。
そこで、本発明は桁上げ伝播加算を２分割して
時間的に前後させ、時間的に前者となる桁上げ伝
播加算器からの桁上げと、時間的に前者となる桁
上げ伝播加算器では加算が行われていない残りの
部分桁上げと部分和を、時間的に後者となる桁上
げ伝播加算器の入力として加算することにより最
終的に積を求めるものである。
時間的に前後させ、時間的に前者となる桁上げ伝
播加算器からの桁上げと、時間的に前者となる桁
上げ伝播加算器では加算が行われていない残りの
部分桁上げと部分和を、時間的に後者となる桁上
げ伝播加算器の入力として加算することにより最
終的に積を求めるものである。
以下、本発明の一実施例を第１図及び第２図に
より説明する。
より説明する。
第１図は本発明の一実施例であり、こゝでは64
×64ビツトのベクトル乗算装置のブロツク図を示
す。第１図において、１０１は被乗数レジスタ
（MCAND）、１０２は乗数レジスタ（MPLIR）
である。１０３ないし１０６はCSAトリーであ
り、その構成は第４図に示されるものと同じであ
る。１０７ないし１１４はハーフキヤリ（HC）、
ハーフサム（HS）のレジスタ群であり、１１５
ないし１２２はCSA（桁上げ保留加算器）であ
る。１２３は本発明により２分割した桁上げ伝播
加算器（CPA）の下位ビツト用桁上げ伝播加算
器、１２４と１２５は桁上げ伝播加算器１２３の
出力である桁上げ（Ｃ）と32ビツトの和（Ｓ）を
ラツチするレジスタである。１２６と１２７はハ
ーフキヤリとハーフサムのレジスタである。１２
８は本発明により２分割した桁上げ伝播加算器の
上位ビツト用桁上げ伝播加算器、１２９はレジス
タ１２５の下位の結果のデイレイレジスタ、１３
０は桁上げ伝播加算器１２８の加算結果（96ビツ
ト）をラツチするレジスタである。
×64ビツトのベクトル乗算装置のブロツク図を示
す。第１図において、１０１は被乗数レジスタ
（MCAND）、１０２は乗数レジスタ（MPLIR）
である。１０３ないし１０６はCSAトリーであ
り、その構成は第４図に示されるものと同じであ
る。１０７ないし１１４はハーフキヤリ（HC）、
ハーフサム（HS）のレジスタ群であり、１１５
ないし１２２はCSA（桁上げ保留加算器）であ
る。１２３は本発明により２分割した桁上げ伝播
加算器（CPA）の下位ビツト用桁上げ伝播加算
器、１２４と１２５は桁上げ伝播加算器１２３の
出力である桁上げ（Ｃ）と32ビツトの和（Ｓ）を
ラツチするレジスタである。１２６と１２７はハ
ーフキヤリとハーフサムのレジスタである。１２
８は本発明により２分割した桁上げ伝播加算器の
上位ビツト用桁上げ伝播加算器、１２９はレジス
タ１２５の下位の結果のデイレイレジスタ、１３
０は桁上げ伝播加算器１２８の加算結果（96ビツ
ト）をラツチするレジスタである。
第２図は第１図のベクトル乗算装置の動作を説
明するためのタイムチヤートである。なお、第２
図でのベクトル要素の参照の仕方は第５図のそれ
と同じである。
明するためのタイムチヤートである。なお、第２
図でのベクトル要素の参照の仕方は第５図のそれ
と同じである。
まずＡ１とＢ１がMCAND（被乗数レジスタ）
１０１とMPLIR（乗数レジスタ）１０２にセツト
される。
１０１とMPLIR（乗数レジスタ）１０２にセツト
される。
次にCASトリー１０３〜１０６によつて、そ
れぞれＡ１とＢ１の49ないし64番目の16ビツト、
Ａ１とＢ１の33ないし48番目の16ビツト、Ａ１と
Ｂ１の17ないし32番目の16ビツト、Ａ１とＢ１の
１ないし16番目の16ビツトとを掛け、結果を１０
７ないし１１４のハーフキヤリ（HC）、ハーフ
サム（HS）のレジスタ群にセツトする。この時、
第２図に示すように、次のベクトル要素であるＡ
２，Ｂ２をそれぞれMCAND１０１とMPLIR１
０２にセツトし、以後、１マシンサイクル前にＡ
１とＢ１に対して行つた動作をＡ２とＢ２に対し
ても実行する。
れぞれＡ１とＢ１の49ないし64番目の16ビツト、
Ａ１とＢ１の33ないし48番目の16ビツト、Ａ１と
Ｂ１の17ないし32番目の16ビツト、Ａ１とＢ１の
１ないし16番目の16ビツトとを掛け、結果を１０
７ないし１１４のハーフキヤリ（HC）、ハーフ
サム（HS）のレジスタ群にセツトする。この時、
第２図に示すように、次のベクトル要素であるＡ
２，Ｂ２をそれぞれMCAND１０１とMPLIR１
０２にセツトし、以後、１マシンサイクル前にＡ
１とＢ１に対して行つた動作をＡ２とＢ２に対し
ても実行する。
次に１１５ないし１１６のCSA（桁上げ保留加
算器）および１２３のCPA1（下位ビツト用桁上
げ伝播加算器）により、第６図の点線で囲まれた
部分の加算を行い、結果の桁上げ（Ｃ）と32ビツ
トの和（Ｓ）を１２４と１２５のレジスタにセツ
トするとゝもに、１１７ないし１２２のCSA（桁
上げ保留加算器）によつて部分積の上位をハーフ
キヤリ（HC）とハーフサム（HS）の２個に絞
り、１２６と１２７のレジスタにセツトする。
算器）および１２３のCPA1（下位ビツト用桁上
げ伝播加算器）により、第６図の点線で囲まれた
部分の加算を行い、結果の桁上げ（Ｃ）と32ビツ
トの和（Ｓ）を１２４と１２５のレジスタにセツ
トするとゝもに、１１７ないし１２２のCSA（桁
上げ保留加算器）によつて部分積の上位をハーフ
キヤリ（HC）とハーフサム（HS）の２個に絞
り、１２６と１２７のレジスタにセツトする。
最後にレジスタ１２５にセツトされた下位32ビ
ツトの和はレジスタ（CPAL1）１２９に転送さ
れるとゝもに、レジスタ１２６と１２７の２個の
データは、レジスタ１２４からの桁上げを下位か
らの桁上げとして１２８のCPA2（上位ビツト用
桁上げ伝播加算器）により１個（上位96ビツト）
にまとめられ、レジスタ（CPAL2）１３０にセ
ツトされる。
ツトの和はレジスタ（CPAL1）１２９に転送さ
れるとゝもに、レジスタ１２６と１２７の２個の
データは、レジスタ１２４からの桁上げを下位か
らの桁上げとして１２８のCPA2（上位ビツト用
桁上げ伝播加算器）により１個（上位96ビツト）
にまとめられ、レジスタ（CPAL2）１３０にセ
ツトされる。
以上、１番目の要素Ａ１とＢ１の乗算について
説明したが、これをｉ番目と置き換えれば任意の
ベクトル要素に対し、第１図のベクトル乗算装置
の動作を理解することができる。
説明したが、これをｉ番目と置き換えれば任意の
ベクトル要素に対し、第１図のベクトル乗算装置
の動作を理解することができる。
本実施例によれば、被乗数と乗数のデイレイレ
ジスタが不要となるのでコストが低減でき、また
データトラベルタイムも第３図のベクトル乗算装
置の５マシンサイクル（第５図参照）に対して３
マシンサイクルであり（第２図参照）、２マシン
サイクル分改善される。
ジスタが不要となるのでコストが低減でき、また
データトラベルタイムも第３図のベクトル乗算装
置の５マシンサイクル（第５図参照）に対して３
マシンサイクルであり（第２図参照）、２マシン
サイクル分改善される。
なお、第１図において、下位の桁上げ伝播加算
を行うLSIチツプが入力ピン過剰になり加算結果
を出力ピンに出せない場合に桁上げだけを求め
て、別の入力ピン数を抑えた複数個のLSIにより
下位の加算結果を出力する必要がある場合にも、
被乗数と乗数のデイレイレジスタの削減分との差
引勘定は、被乗数と乗数デイレイレジスタの削減
分のほうが大きい。
を行うLSIチツプが入力ピン過剰になり加算結果
を出力ピンに出せない場合に桁上げだけを求め
て、別の入力ピン数を抑えた複数個のLSIにより
下位の加算結果を出力する必要がある場合にも、
被乗数と乗数のデイレイレジスタの削減分との差
引勘定は、被乗数と乗数デイレイレジスタの削減
分のほうが大きい。
本発明によれば、ベクトル乗算装置の構成にお
いて、CSAトリーを並列に組むことが可能とな
り、従来のCSAトリーを直列に組む場合と比較
して、被乗数と乗数のデイレイレジスタが不要と
なり、ベクトル乗算装置の規模を削減できコスト
を低減できる効果があるとゝもに、１度に乗算を
実行するので乗算のデータトラベルタイムが短縮
でき性能向上の効果もある。
いて、CSAトリーを並列に組むことが可能とな
り、従来のCSAトリーを直列に組む場合と比較
して、被乗数と乗数のデイレイレジスタが不要と
なり、ベクトル乗算装置の規模を削減できコスト
を低減できる効果があるとゝもに、１度に乗算を
実行するので乗算のデータトラベルタイムが短縮
でき性能向上の効果もある。
第１図は本発明の一実施例を示すベクトル乗算
装置のブロツク図、第２図は第１図のベクトル乗
算装置の動作を示すタイムチヤート、第３図は従
来のベクトル乗算装置の一例を示すブロツク図、
第４図はCSAトリーの内部を詳細に示した構成
図、第５図は第３図のベクトル乗算装置の動作を
示すタイムチヤート、第６図は64×64ビツトを４
個の64×16ビツトのCSAトリーにより掛けたと
きのハーフキヤリとハーフサムを表わした図であ
る。 １０１……被乗数レジスタ、１０２……乗数レ
ジスタ、１０３〜１０６……CSAトリー、１１
５〜１２２……桁上げ保留加算器、１２３，１２
８……桁上げ伝播加算器。
装置のブロツク図、第２図は第１図のベクトル乗
算装置の動作を示すタイムチヤート、第３図は従
来のベクトル乗算装置の一例を示すブロツク図、
第４図はCSAトリーの内部を詳細に示した構成
図、第５図は第３図のベクトル乗算装置の動作を
示すタイムチヤート、第６図は64×64ビツトを４
個の64×16ビツトのCSAトリーにより掛けたと
きのハーフキヤリとハーフサムを表わした図であ
る。 １０１……被乗数レジスタ、１０２……乗数レ
ジスタ、１０３〜１０６……CSAトリー、１１
５〜１２２……桁上げ保留加算器、１２３，１２
８……桁上げ伝播加算器。
Claims (1)
- １ 乗数を重複走査して１度に被乗数の倍数を所
定の個数発生させ、樹木状に構成した複数の桁上
げ保留加算器により部分桁上げ（ハーフキヤリ）
と部分和（ハーフサム）を求めた後、桁上げ伝播
加算器により１個にまとめて積を算出する構成の
乗算装置において、桁上げ伝播加算器を２分割し
て桁上げ伝播加算を時間的に前後させ、時間的に
前となる第１の桁上げ伝播加算器からの桁上げ
と、該第１の桁上げ伝播加算器では加算が行われ
ていない残りの部分桁上げと部分和を、時間的に
後となる第２の桁上げ伝播加算器の入力として加
算することにより最終的に積を求めることを特徴
とする乗算装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237884A JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
| US06/920,600 US4799183A (en) | 1985-10-24 | 1986-10-20 | Vector multiplier having parallel carry save adder trees |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60237884A JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6297033A JPS6297033A (ja) | 1987-05-06 |
| JPH0375901B2 true JPH0375901B2 (ja) | 1991-12-03 |
Family
ID=17021846
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60237884A Granted JPS6297033A (ja) | 1985-10-24 | 1985-10-24 | 乗算装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4799183A (ja) |
| JP (1) | JPS6297033A (ja) |
Families Citing this family (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146421A (en) * | 1987-11-24 | 1992-09-08 | Digital Equipment Corporation | High speed parallel multiplier circuit |
| JP2650209B2 (ja) * | 1987-11-30 | 1997-09-03 | 富士通株式会社 | 乗算装置 |
| EP0383965A1 (de) * | 1989-02-21 | 1990-08-29 | International Business Machines Corporation | Multiplizierwerk |
| US5036482A (en) * | 1989-04-07 | 1991-07-30 | Intel Corporation | Method and circuitry for digital system multiplication |
| US5253195A (en) * | 1991-09-26 | 1993-10-12 | International Business Machines Corporation | High speed multiplier |
| JPH05204609A (ja) * | 1992-01-13 | 1993-08-13 | Nec Corp | 乗算回路 |
| JPH05224891A (ja) * | 1992-02-14 | 1993-09-03 | Sanyo Electric Co Ltd | 演算回路 |
| US5325320A (en) * | 1992-05-01 | 1994-06-28 | Seiko Epson | Area efficient multiplier for use in an integrated circuit |
| US5257217A (en) * | 1992-05-01 | 1993-10-26 | Seiko Epson Corporation | Area-efficient multiplier for use in an integrated circuit |
| US5347482A (en) * | 1992-12-14 | 1994-09-13 | Hal Computer Systems, Inc. | Multiplier tree using nine-to-three adders |
| US5283755A (en) * | 1993-04-14 | 1994-02-01 | International Business Machines Corporation | Multiplier employing carry select or carry look-ahead adders in hierarchical tree configuration |
| EP0847552B1 (en) * | 1995-08-31 | 2002-10-30 | Intel Corporation | An apparatus for performing multiply-add operations on packed data |
| CN1075646C (zh) * | 1996-01-19 | 2001-11-28 | 张胤微 | 一种高速乘法器 |
| CN1085862C (zh) * | 1996-09-20 | 2002-05-29 | 张胤微 | 高速模乘法装置 |
| US6141674A (en) * | 1998-06-10 | 2000-10-31 | Hewlett-Packard Company | Reducing the hardware cost of a bank of multipliers by combining shared terms |
| US6687722B1 (en) * | 2000-03-16 | 2004-02-03 | Agere Systems, Inc. | High-speed/low power finite impulse response filter |
| US6624819B1 (en) * | 2000-05-01 | 2003-09-23 | Broadcom Corporation | Method and system for providing a flexible and efficient processor for use in a graphics processing system |
| US7689641B2 (en) * | 2003-06-30 | 2010-03-30 | Intel Corporation | SIMD integer multiply high with round and shift |
| US7730282B2 (en) * | 2004-08-11 | 2010-06-01 | International Business Machines Corporation | Method and apparatus for avoiding data dependency hazards in a microprocessor pipeline architecture using a multi-bit age vector |
| US9348558B2 (en) | 2013-08-23 | 2016-05-24 | Texas Instruments Deutschland Gmbh | Processor with efficient arithmetic units |
| GB2584228B (en) * | 2017-11-03 | 2021-07-07 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
| GB2591713B (en) * | 2017-11-03 | 2022-03-16 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
| GB2568085B (en) * | 2017-11-03 | 2020-01-01 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
| GB2576282B (en) * | 2017-11-03 | 2020-09-16 | Imagination Tech Ltd | Hardware unit for performing matrix multiplication with clock gating |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4041292A (en) * | 1975-12-22 | 1977-08-09 | Honeywell Information Systems Inc. | High speed binary multiplication system employing a plurality of multiple generator circuits |
| US4228520A (en) * | 1979-05-04 | 1980-10-14 | International Business Machines Corporation | High speed multiplier using carry-save/propagate pipeline with sparse carries |
| JPS57134774A (en) * | 1981-02-13 | 1982-08-20 | Hitachi Ltd | Vector operating device |
| JPS6068432A (ja) * | 1983-09-22 | 1985-04-19 | Hitachi Ltd | キヤリセ−ブアダ−の符号生成方式 |
-
1985
- 1985-10-24 JP JP60237884A patent/JPS6297033A/ja active Granted
-
1986
- 1986-10-20 US US06/920,600 patent/US4799183A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6297033A (ja) | 1987-05-06 |
| US4799183A (en) | 1989-01-17 |
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