JPH0377997B2 - - Google Patents
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- JPH0377997B2 JPH0377997B2 JP58102956A JP10295683A JPH0377997B2 JP H0377997 B2 JPH0377997 B2 JP H0377997B2 JP 58102956 A JP58102956 A JP 58102956A JP 10295683 A JP10295683 A JP 10295683A JP H0377997 B2 JPH0377997 B2 JP H0377997B2
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- circuit
- gate
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
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- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
- G09G3/28—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels
- G09G3/288—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using luminous gas-discharge panels, e.g. plasma panels using AC panels
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of Gas Discharge Display Tubes (AREA)
Description
【発明の詳細な説明】
本発明はAC（交流）プラズマ・デイスプレイ装
置の導体配列への駆動回路に関する。
置の導体配列への駆動回路に関する。
従来のACプラズマ・デイスプレイ装置ではガ
スの封入されたパネル内面に平行な導体配列が対
面して直交配置され導体の交点がガス・セルを形
成している。放電電圧を加えてガス・セルを選択
的にイオン化して、特定形状や情報の視覚表示を
発生できる。放電の際、セルは低レベル保持信号
と結合される壁電荷電圧を発生する。
スの封入されたパネル内面に平行な導体配列が対
面して直交配置され導体の交点がガス・セルを形
成している。放電電圧を加えてガス・セルを選択
的にイオン化して、特定形状や情報の視覚表示を
発生できる。放電の際、セルは低レベル保持信号
と結合される壁電荷電圧を発生する。
プラズマ・デイスプレイ装置には、周期的電圧
よりなり、放電を保持するのに十分な周波数でガ
ス・セルの放電を維持する保持電圧を発生する回
路が備えられている。これにより、特定の形や情
報が視覚表示として、現状のままに保持される。
保持電圧は、書込や消去動作を規制するためにも
用いられる。保持電圧のピークは200V程度であ
る。
よりなり、放電を保持するのに十分な周波数でガ
ス・セルの放電を維持する保持電圧を発生する回
路が備えられている。これにより、特定の形や情
報が視覚表示として、現状のままに保持される。
保持電圧は、書込や消去動作を規制するためにも
用いられる。保持電圧のピークは200V程度であ
る。
この高圧保持信号の発生は、外部のプロセツサ
又はコントローラからのデイジタル論理信号に応
答する低圧回路により制御され、この論理信号は
プラズマ装置で行なわせる動作に依る。保持信号
と論理信号は電圧レベルがちがうのでプラズマ装
置を動作させるには、これらの間の通信のための
装置が必要である。例えば米国特許第3973253号、
第4097856号等は低圧と高圧の各回路間の絶縁を
保ちつつ、信号送信させるのにパルス・トランス
を用いている。このパルス・トランスを低コスト
の半導体回路で代替することが望まれている。
又はコントローラからのデイジタル論理信号に応
答する低圧回路により制御され、この論理信号は
プラズマ装置で行なわせる動作に依る。保持信号
と論理信号は電圧レベルがちがうのでプラズマ装
置を動作させるには、これらの間の通信のための
装置が必要である。例えば米国特許第3973253号、
第4097856号等は低圧と高圧の各回路間の絶縁を
保ちつつ、信号送信させるのにパルス・トランス
を用いている。このパルス・トランスを低コスト
の半導体回路で代替することが望まれている。
プラズマ装置における一問題は、保持電圧等の
スイツチングする波形の変位時間を制御すること
である。低い変化率で変位時間を制御する技術は
既にあるが、変化率と電圧が増大するとこれは急
激に困難化する。プラズマ装置の駆動回路に高出
力の垂直フイールド効果トランジスタ（VFET）
を用いている時には、特に困難になる。高出力
VFETは広いバンド幅特性を示し、それらのゲー
ト駆動回路が更に高い周波数特性を持つていない
と発振する傾向をもつ。VFETは更に高い入力キ
ヤパシタンス（例えば1200pF）を持ち、低イン
ピーダンスの駆動回路の使用を要する。又、装置
間の利得の相違もあり、同じ出力変化率を得るた
めには、個々の装置によつて別々のゲート・ソー
ス間入力を必要とする。
スイツチングする波形の変位時間を制御すること
である。低い変化率で変位時間を制御する技術は
既にあるが、変化率と電圧が増大するとこれは急
激に困難化する。プラズマ装置の駆動回路に高出
力の垂直フイールド効果トランジスタ（VFET）
を用いている時には、特に困難になる。高出力
VFETは広いバンド幅特性を示し、それらのゲー
ト駆動回路が更に高い周波数特性を持つていない
と発振する傾向をもつ。VFETは更に高い入力キ
ヤパシタンス（例えば1200pF）を持ち、低イン
ピーダンスの駆動回路の使用を要する。又、装置
間の利得の相違もあり、同じ出力変化率を得るた
めには、個々の装置によつて別々のゲート・ソー
ス間入力を必要とする。
従来のプラズマ装置駆動回路は変化時間即ち保
持電圧等スイツチ波形の立上りと下りの制御には
大した関心を払つていなかつた。変位時間の高速
化のみ考えていた。大型のプラズマ装置では高速
の変位時間は素子内での大電流をひき起す。スイ
ツチ波形の変位時間を固定した時間或は固定した
変化率に制御することが望ましい。
持電圧等スイツチ波形の立上りと下りの制御には
大した関心を払つていなかつた。変位時間の高速
化のみ考えていた。大型のプラズマ装置では高速
の変位時間は素子内での大電流をひき起す。スイ
ツチ波形の変位時間を固定した時間或は固定した
変化率に制御することが望ましい。
本発明の目的は、コストの安い半導体回路を用
いて、スイツチ波形の変位時間が一定時間又は一
定変化率に制御され、高圧パルス回路を低圧制御
回路から隔離するのにトランスを用いずに、デイ
ジタル信号を低電圧制御回路にその遊動的な境界
をこえて伝達する、改良されたプラズマ・デイス
プレイ装置駆動回路を提供することである。
いて、スイツチ波形の変位時間が一定時間又は一
定変化率に制御され、高圧パルス回路を低圧制御
回路から隔離するのにトランスを用いずに、デイ
ジタル信号を低電圧制御回路にその遊動的な境界
をこえて伝達する、改良されたプラズマ・デイス
プレイ装置駆動回路を提供することである。
本発明においては、保持電圧波形の変位が一定
の時間になるよう制御されたプラズマ装置駆動回
路が提供される。変位時間は回路が動作中変動す
る電圧変化から独立して一定時間に規定される。
ガス・セルへの保持電圧を作る為の出力スイツチ
としてVFETが用いられる。VFETの一部のソー
スはVFETが使用されない時に、上下に浮動（フ
ロート）し、そのケートはVFETの不使用時にそ
れらのソースに接続されたままである。〔VFET
を駆動するのに用いられている低電圧回路も、ソ
ース電位につれて浮動する。
の時間になるよう制御されたプラズマ装置駆動回
路が提供される。変位時間は回路が動作中変動す
る電圧変化から独立して一定時間に規定される。
ガス・セルへの保持電圧を作る為の出力スイツチ
としてVFETが用いられる。VFETの一部のソー
スはVFETが使用されない時に、上下に浮動（フ
ロート）し、そのケートはVFETの不使用時にそ
れらのソースに接続されたままである。〔VFET
を駆動するのに用いられている低電圧回路も、ソ
ース電位につれて浮動する。
外部コントローラやプロセツサからのデイジタ
ル論理信号を、浮動性の低電圧駆動回路に通すた
め従来使われてきたトランスはコストの低い半導
体回路により置きかえられた。この方式により、
トランスなしに、高圧部分の境界をこえて論理信
号が低圧駆動回路に送られる。
ル論理信号を、浮動性の低電圧駆動回路に通すた
め従来使われてきたトランスはコストの低い半導
体回路により置きかえられた。この方式により、
トランスなしに、高圧部分の境界をこえて論理信
号が低圧駆動回路に送られる。
本発明の他の形態は、保持電圧波形の変位時間
が一定の変化率に制御された形式である。
が一定の変化率に制御された形式である。
第１図において、本発明の駆動回路２０は、外
部コントローラ１１又は他のプロセツサ（図略）
からデイジタル論理信号（主としてTTLレベル）
を受けるためのスイツチ回路１２を有する。これ
ら論理回路はプラズマ装置の保持動作の制御にの
み用いられる。プラズマ装置で表示する情報を与
えるものではない。
部コントローラ１１又は他のプロセツサ（図略）
からデイジタル論理信号（主としてTTLレベル）
を受けるためのスイツチ回路１２を有する。これ
ら論理回路はプラズマ装置の保持動作の制御にの
み用いられる。プラズマ装置で表示する情報を与
えるものではない。
スイツチ回路１２は論理信号をうけその情報を
制御回路１３に流す。VFET１４からセル１６に
与えられる保持波形の変位時間を決めるのは制御
回路１３である。制御回路１３はVFET１４のゲ
ートを駆動する低電圧ゲート駆動回路と、電流源
と、低電圧ゲート駆動回路を電圧源１５から隔離
するゲート隔離回路からなる。これらの機能は後
に第３図〜第７図により詳述する。
制御回路１３に流す。VFET１４からセル１６に
与えられる保持波形の変位時間を決めるのは制御
回路１３である。制御回路１３はVFET１４のゲ
ートを駆動する低電圧ゲート駆動回路と、電流源
と、低電圧ゲート駆動回路を電圧源１５から隔離
するゲート隔離回路からなる。これらの機能は後
に第３図〜第７図により詳述する。
セル１６へVFET出力１４から送られる保持波
形の１例が第２図にみられる。米国特許第
4263534号にも示されているように、プラズマ・
パネルで使える特性で200VのVFETはなかなか
得られない。そこでピークからピークまでの
200Vの波形を得るために各段100VのVFETで２
段にして回路を設計しなければならない。第１の
段が第２図の波形で点１７から点１８迄ピークか
らピークで１００の幅で動く。第１の段の出力が
第２の段の入力に接続され、第２の段が第２図の
点１８から点１９迄の100Vから200Vの幅を与え
る。合計してこの２段回路がピークからピークで
200Vの形を作る。
形の１例が第２図にみられる。米国特許第
4263534号にも示されているように、プラズマ・
パネルで使える特性で200VのVFETはなかなか
得られない。そこでピークからピークまでの
200Vの波形を得るために各段100VのVFETで２
段にして回路を設計しなければならない。第１の
段が第２図の波形で点１７から点１８迄ピークか
らピークで１００の幅で動く。第１の段の出力が
第２の段の入力に接続され、第２の段が第２図の
点１８から点１９迄の100Vから200Vの幅を与え
る。合計してこの２段回路がピークからピークで
200Vの形を作る。
変位時間とは、ここでは立上り時間又は下り時
間を意味する。本発明によつて制御される立上り
時間は各段の立上り時間で、即ち第１の段での０
〜100Vと第２の段での100〜200の立上り時間で
ある。この立上り時間はその波形において最大値
の100％のところから90％の高さに至る迄の時間
である。同様に本願にいう下り時間は各段の下り
時間で、振幅最大値の90％から10％になる迄の時
間である。
間を意味する。本発明によつて制御される立上り
時間は各段の立上り時間で、即ち第１の段での０
〜100Vと第２の段での100〜200の立上り時間で
ある。この立上り時間はその波形において最大値
の100％のところから90％の高さに至る迄の時間
である。同様に本願にいう下り時間は各段の下り
時間で、振幅最大値の90％から10％になる迄の時
間である。
立上り端と下降端とは、信号のそれぞれ前端の
立上り部分と後端の下り部分を示す。立上り端は
波形の最下点から最高点に至る部分をいい、下降
端は最高点から最下点に至る部分である。立上り
端は正の傾きをもち、下降端は負の傾きをもつ。
立上り部分と後端の下り部分を示す。立上り端は
波形の最下点から最高点に至る部分をいい、下降
端は最高点から最下点に至る部分である。立上り
端は正の傾きをもち、下降端は負の傾きをもつ。
第３図はスイツチング波形の下り時間を一定時
間に制御する回路の計画図である。VFET２６の
ソースは接地電位に、ドレインは出力端子２８に
接続されている。トランジスタ２５のベースが低
電圧の時は、トランジスタ２３がオンになり、
VFET２６のゲートを駆動し、この装置をオンに
する。トランジスタ２５のベースが高電位になる
とオンになり、トランジスタ２３のベースがほぼ
接地電位に下げられオフにされ、VFET２６のゲ
ートへの駆動電流を外しこれもオフになる。スイ
ツチ２７は第８図の回路への接続で後に述べる。
間に制御する回路の計画図である。VFET２６の
ソースは接地電位に、ドレインは出力端子２８に
接続されている。トランジスタ２５のベースが低
電圧の時は、トランジスタ２３がオンになり、
VFET２６のゲートを駆動し、この装置をオンに
する。トランジスタ２５のベースが高電位になる
とオンになり、トランジスタ２３のベースがほぼ
接地電位に下げられオフにされ、VFET２６のゲ
ートへの駆動電流を外しこれもオフになる。スイ
ツチ２７は第８図の回路への接続で後に述べる。
VFET２６のゲートを駆動するために用いる電
流は高圧電源VS（例100V）とほぼ接地電位との間
に接続された抵抗２１からなる電流源から得られ
る。高圧電源VSの値は変動することが多いので
電流源の値も変動する。抵抗２１の第２の端子は
トランジスタ２３のベースに接続され、このため
この端子がトランジスタ２３のベース・エミツタ
間電圧とVFET２６のトランスコンダクタンス
gmに依る或る値との和だけ、接地電位より高く
なる。VFET２６のgmが変れば、ゲート・ソー
ス間電圧も変る。gmはVFET２６の利得であり、
ゲート・ソース電圧に依存する項を含む。ゲー
ト・ソース電圧が変ると抵抗２１の両端の電圧が
変り、それを変れる電流も変る。100V等の高圧
源に比べればこの変動は無視できる。
流は高圧電源VS（例100V）とほぼ接地電位との間
に接続された抵抗２１からなる電流源から得られ
る。高圧電源VSの値は変動することが多いので
電流源の値も変動する。抵抗２１の第２の端子は
トランジスタ２３のベースに接続され、このため
この端子がトランジスタ２３のベース・エミツタ
間電圧とVFET２６のトランスコンダクタンス
gmに依る或る値との和だけ、接地電位より高く
なる。VFET２６のgmが変れば、ゲート・ソー
ス間電圧も変る。gmはVFET２６の利得であり、
ゲート・ソース電圧に依存する項を含む。ゲー
ト・ソース電圧が変ると抵抗２１の両端の電圧が
変り、それを変れる電流も変る。100V等の高圧
源に比べればこの変動は無視できる。
この電流源からの電流はトランジスタ２３のベ
ースとキヤパシタ２２により分割される。出力点
２８や接地に近づくと、キヤパシタ２２はトラン
ジスタ２３のベースからより多くの電流を引き出
す。こうして、キヤパシタ２２を流れる電流は、
VFET２６のゲートに送られる駆動電流の量を規
制するフイードバツク制御として働らく。このフ
イードバツク電流は、キヤパシタ２２の値Ｃに電
圧の時間変化率を乗じたものに等しく、即ちＩ＝
Ｃdv／dtである。
ースとキヤパシタ２２により分割される。出力点
２８や接地に近づくと、キヤパシタ２２はトラン
ジスタ２３のベースからより多くの電流を引き出
す。こうして、キヤパシタ２２を流れる電流は、
VFET２６のゲートに送られる駆動電流の量を規
制するフイードバツク制御として働らく。このフ
イードバツク電流は、キヤパシタ２２の値Ｃに電
圧の時間変化率を乗じたものに等しく、即ちＩ＝
Ｃdv／dtである。
キヤパシタ２２の値Ｃは一定である。供給され
る電流は電源電圧VSの関数で、抵抗２１の値を
ＲとしてVS／Ｒである。トランジスタ２３の利
得は極めて高く選ばれているので、トランジスタ
２３に送られるベース電流値は、キヤパシタ２２
により流される電流に比べて小さい。良く近似で
きる形は、抵抗２１の電流がキヤパシタ２２を流
れる電流と等しい形である。上記の式で抵抗２１
の電流値を置換すると、VS／Ｒ＝Ｃdv／dtとなる。
る電流は電源電圧VSの関数で、抵抗２１の値を
ＲとしてVS／Ｒである。トランジスタ２３の利
得は極めて高く選ばれているので、トランジスタ
２３に送られるベース電流値は、キヤパシタ２２
により流される電流に比べて小さい。良く近似で
きる形は、抵抗２１の電流がキヤパシタ２２を流
れる電流と等しい形である。上記の式で抵抗２１
の電流値を置換すると、VS／Ｒ＝Ｃdv／dtとなる。
ここでdVがVSの全範囲での変位を示すとすると
dV＝VSとなりdt＝Ｒ×Ｃとなる。これで、出力
電圧の立上り時間がその回路が受ける電圧の変動
値に対して独立した一定時間にセツトされた。
dV＝VSとなりdt＝Ｒ×Ｃとなる。これで、出力
電圧の立上り時間がその回路が受ける電圧の変動
値に対して独立した一定時間にセツトされた。
第４図は第３図の下降時間制御回路の改変形式
で、外部プロセツサ等からターミナル３１を介し
てデイジタル論理信号をうけとるスイツチング回
路１２を有している。トランジスタ３４，３５は
第３図のトランジスタ２３，２５と同じ働らきを
し、抵抗４６、キヤパシタ４２は抵抗２１、キヤ
パシタ２２と同じ働らきをする。トランジスタ３
４の利得は小さくなりがちなので、その利得をブ
ーストするためトランジスタ３６が付加されてい
る。この方式で、この装置をオンにするために十
分な電流がVFET３０のゲートに供給される。
VFET３０のソースは出力ターミナル４５であ
る。ほぼ電源電圧VSを持つキヤパシタ４４と抵
抗４６は、VSを抵抗４６の値で割つた値の電流
源を作る。実際には、抵抗４６はターミナルの１
つをキヤパシタ４に接続され、他のターミナルを
トランジスタ３６のベースに接続され、このベー
スが抵抗４６の電圧の基準点になる。スイツチ２
９は他の回路への接続のためで、これは後に第８
図に関して説明する。
で、外部プロセツサ等からターミナル３１を介し
てデイジタル論理信号をうけとるスイツチング回
路１２を有している。トランジスタ３４，３５は
第３図のトランジスタ２３，２５と同じ働らきを
し、抵抗４６、キヤパシタ４２は抵抗２１、キヤ
パシタ２２と同じ働らきをする。トランジスタ３
４の利得は小さくなりがちなので、その利得をブ
ーストするためトランジスタ３６が付加されてい
る。この方式で、この装置をオンにするために十
分な電流がVFET３０のゲートに供給される。
VFET３０のソースは出力ターミナル４５であ
る。ほぼ電源電圧VSを持つキヤパシタ４４と抵
抗４６は、VSを抵抗４６の値で割つた値の電流
源を作る。実際には、抵抗４６はターミナルの１
つをキヤパシタ４に接続され、他のターミナルを
トランジスタ３６のベースに接続され、このベー
スが抵抗４６の電圧の基準点になる。スイツチ２
９は他の回路への接続のためで、これは後に第８
図に関して説明する。
第４図のスイツチング回路１２は、共通ベース
形式で接続されたインバータ３２とトランジスタ
３３からなり、装置が不使用の際にはVFET３０
のソースは浮動する。この浮動は０ボルトとVS
ボルトの間で起り、この時VFET３０を駆動する
制御回路も浮動する。そこで、デイジタル論理信
号は浮動の境界をこえて伝達されねばならない。
この例ではインバータが用いられているが、入力
３１にデイジタル信号を受けるのにはどんな論理
ゲートでも用い得る。
形式で接続されたインバータ３２とトランジスタ
３３からなり、装置が不使用の際にはVFET３０
のソースは浮動する。この浮動は０ボルトとVS
ボルトの間で起り、この時VFET３０を駆動する
制御回路も浮動する。そこで、デイジタル論理信
号は浮動の境界をこえて伝達されねばならない。
この例ではインバータが用いられているが、入力
３１にデイジタル信号を受けるのにはどんな論理
ゲートでも用い得る。
トランジスタ３３は、デイジタル論理信号
（例、接地を基準にしたTTLレベル）を浮動する
立上り時間制御回路に送るためのスイツチング電
流源として働らく。高いレベルの信号がインバー
タ３２のターミナル３１に印加されると、トラン
ジスタ３３がオンになる。これは次に、トランジ
スタ３５をオフにし、抵抗３９の十分な電流をト
ランジスタ３４のベースに向け、装置をオンにす
る。これにより、装置をオンにするのに十分な駆
動電流がVFET３０のゲートに与えられる。
（例、接地を基準にしたTTLレベル）を浮動する
立上り時間制御回路に送るためのスイツチング電
流源として働らく。高いレベルの信号がインバー
タ３２のターミナル３１に印加されると、トラン
ジスタ３３がオンになる。これは次に、トランジ
スタ３５をオフにし、抵抗３９の十分な電流をト
ランジスタ３４のベースに向け、装置をオンにす
る。これにより、装置をオンにするのに十分な駆
動電流がVFET３０のゲートに与えられる。
第５図は、スイツチ波形の下降端を一定の変化
率に制御する回路の計画図である。VFET５１の
ソースは接地電位に接続され、ドレインは出力タ
ーミナル５７として働らく。トランジスタ５５の
ベースが低く保たれている際、トランジスタ５４
がオンになり、VFET５１のゲートを駆動しオン
にする。トランジスタ５５のベースが高レベルに
なるとこれはオンになる。これによりトランジス
タ５４のベースはほぼ接地電位に引き下げられト
ランジスタ５４はオフになり、VFET５１のゲー
トへの駆動電流はなくなる。変化率dv／dtは、ター ミナル５７での出力電圧の時間当り変化値であ
り、VFET５１のゲート駆動回路へのフイードバ
ツク電流をキヤパシタ５３の値で割つたものに等
しい。VFET５１への駆動電流は定電流源５２か
ら与えられる。キヤパシタ５３の値は固定してい
る。VFET５１のゲート制御回路に与えられる電
流の値は一定なので、変化率dv／dtは一定である。
率に制御する回路の計画図である。VFET５１の
ソースは接地電位に接続され、ドレインは出力タ
ーミナル５７として働らく。トランジスタ５５の
ベースが低く保たれている際、トランジスタ５４
がオンになり、VFET５１のゲートを駆動しオン
にする。トランジスタ５５のベースが高レベルに
なるとこれはオンになる。これによりトランジス
タ５４のベースはほぼ接地電位に引き下げられト
ランジスタ５４はオフになり、VFET５１のゲー
トへの駆動電流はなくなる。変化率dv／dtは、ター ミナル５７での出力電圧の時間当り変化値であ
り、VFET５１のゲート駆動回路へのフイードバ
ツク電流をキヤパシタ５３の値で割つたものに等
しい。VFET５１への駆動電流は定電流源５２か
ら与えられる。キヤパシタ５３の値は固定してい
る。VFET５１のゲート制御回路に与えられる電
流の値は一定なので、変化率dv／dtは一定である。
これは、出力電圧、即ち保持電圧の下降端が一定
の変化率において制御されることを意味する。こ
うして、下降端も一定の変化率に固定され、出力
電圧値が変つても一定の傾斜を持つ。dvの増分
はdtの増分で相殺され一定のdv／dt値が保たれる。
の変化率において制御されることを意味する。こ
うして、下降端も一定の変化率に固定され、出力
電圧値が変つても一定の傾斜を持つ。dvの増分
はdtの増分で相殺され一定のdv／dt値が保たれる。
第６図は、第５図の下降端制御回路の変形例で
外部プロセツサ等からのデイジタル論理信号をう
けるスイツチング回路１２を有している。トラン
ジスタ７３，７８は第５図のトランジスタ５４，
５５と同様に働らき、VFET６１のゲートに十分
な電流を流しオンにする。VFET６１のソースは
出力ターミナル６２である。第６図のスイツチン
グ回路１２の働らきは第４図についてした説明と
同じである。
外部プロセツサ等からのデイジタル論理信号をう
けるスイツチング回路１２を有している。トラン
ジスタ７３，７８は第５図のトランジスタ５４，
５５と同様に働らき、VFET６１のゲートに十分
な電流を流しオンにする。VFET６１のソースは
出力ターミナル６２である。第６図のスイツチン
グ回路１２の働らきは第４図についてした説明と
同じである。
第６図の回路は、第４図にて用いられた電流源
とは異る定電流源（Vcc）を有する。トランジス
タ７８がオンになると（VFET６１をオフに保
ち）、VFET６１のソースが接地であるので、キ
ヤパシタ６８はダイオード６７，７２を介して、
Vccからダイオード６７，７２の電位降下とトラ
ンジスタ７８の飽和電圧を減じた値のDCレベル
に充電される。トランジスタ７３がオンになる
と、キヤパシタ６８の電荷がトランジスタ７３の
エミツタにより駆動され、抵抗６９の電流はキヤ
パシタ６８の電圧引くトランジスタ７７のベー
ス・エミツタ電圧足すトランジスタ７３のベー
ス・エミツタ電圧割る抵抗６９の値となる。トラ
ンジスタ７３と７７のベース・エミツタ電圧はほ
ぼ等しいから、これはキヤパシタ６８の電圧を抵
抗６９の値で除した値となる。この方法で、一定
電流源が作られる。
とは異る定電流源（Vcc）を有する。トランジス
タ７８がオンになると（VFET６１をオフに保
ち）、VFET６１のソースが接地であるので、キ
ヤパシタ６８はダイオード６７，７２を介して、
Vccからダイオード６７，７２の電位降下とトラ
ンジスタ７８の飽和電圧を減じた値のDCレベル
に充電される。トランジスタ７３がオンになる
と、キヤパシタ６８の電荷がトランジスタ７３の
エミツタにより駆動され、抵抗６９の電流はキヤ
パシタ６８の電圧引くトランジスタ７７のベー
ス・エミツタ電圧足すトランジスタ７３のベー
ス・エミツタ電圧割る抵抗６９の値となる。トラ
ンジスタ７３と７７のベース・エミツタ電圧はほ
ぼ等しいから、これはキヤパシタ６８の電圧を抵
抗６９の値で除した値となる。この方法で、一定
電流源が作られる。
第７図の回路は第３図の回路の変形で、低電圧
ゲート制御回路を高圧電源からはなす、ゲート制
御隔離回路を有する。VFET８２のドレインは出
力ターミナル９３である。スイツチ９２がVS位
置にあると、ダイオード８７が逆バイアスされ、
高圧VSと、トランジスタ８３，８４，８５から
なる低圧駆動回路及び電源VSとトランジスタ８
４のベースの間に接続された抵抗８１からなる電
流源との間の隔離をする。この時、VFET８２を
オフに保つことが望ましく、これはVFET８２の
ゲートをそれがオンになる電圧にならないよう保
つことを要する。VFET８２のゲート電圧はその
ソースの電圧、トランジスタ８９のベース・エミ
ツタ電圧、抵抗９１の電圧の和である。この中で
制御できる項目は、抵抗９１の電圧である。抵抗
値の低い抵抗の両端の電圧を低くして、VFET８
２をオフに保つのに十分な程度にすることは不可
能に近い。ダイオード８８は逆バイアスされてい
るので、抵抗９１中の電流はトランジスタ８９の
ベース電流が殆んどすべてである。エミツタ電流
は利得とベース電流の積であるから、抵抗９１の
電圧は、トランジスタ８９のエミツタ電流×抵抗
９１の値÷利得である。トランジスタ８９の利得
を十分大きくすれば、抵抗９１の値を不可能な程
小さくしなくても、その電圧を低レベルに保て
る。
ゲート制御回路を高圧電源からはなす、ゲート制
御隔離回路を有する。VFET８２のドレインは出
力ターミナル９３である。スイツチ９２がVS位
置にあると、ダイオード８７が逆バイアスされ、
高圧VSと、トランジスタ８３，８４，８５から
なる低圧駆動回路及び電源VSとトランジスタ８
４のベースの間に接続された抵抗８１からなる電
流源との間の隔離をする。この時、VFET８２を
オフに保つことが望ましく、これはVFET８２の
ゲートをそれがオンになる電圧にならないよう保
つことを要する。VFET８２のゲート電圧はその
ソースの電圧、トランジスタ８９のベース・エミ
ツタ電圧、抵抗９１の電圧の和である。この中で
制御できる項目は、抵抗９１の電圧である。抵抗
値の低い抵抗の両端の電圧を低くして、VFET８
２をオフに保つのに十分な程度にすることは不可
能に近い。ダイオード８８は逆バイアスされてい
るので、抵抗９１中の電流はトランジスタ８９の
ベース電流が殆んどすべてである。エミツタ電流
は利得とベース電流の積であるから、抵抗９１の
電圧は、トランジスタ８９のエミツタ電流×抵抗
９１の値÷利得である。トランジスタ８９の利得
を十分大きくすれば、抵抗９１の値を不可能な程
小さくしなくても、その電圧を低レベルに保て
る。
スイツチ９２が接地位置にあると、ダイオード
８７，８８が順バイアスされ、トランジスタ８９
がオフにされる。この時、この回路は第３図の回
路のように働らく。
８７，８８が順バイアスされ、トランジスタ８９
がオフにされる。この時、この回路は第３図の回
路のように働らく。
第８図はピークからピーク値200Vの保持電圧
に一定の立上り時間を与える駆動システムを示
す。このシステムは第３図、第４図、第７図の回
路を包括している。
に一定の立上り時間を与える駆動システムを示
す。このシステムは第３図、第４図、第７図の回
路を包括している。
当初、回路１１０，１３０がオフで、回路１２
０，１４０がオンである。この時、ライン９６が
接地に引下げられる。キヤパシタ９４の両端は
100ボルトで、ライン９７は100ボルトにある。プ
ラズマ・セルへの出力であるライン９５は接地電
位にある。回路１２０がオフで、回路１１０がオ
ンになると、ライン９６は100ボルトになり、キ
ヤパシタ９４の上側のライン９７が200ボルトに
上がる。ライン９７は回路１３０への200ボルト
電源となる。すると、ライン９５がセルに100ボ
ルトを与える。回路１４０がオフ、回路１３０が
オンになつた時、ライン９５は200ボルトをセル
に与える。このようにして、第８図の回路は、０
〜100ボルトの出力信号を出す第１の段と、この
段の出力に基準をおいて０〜100ボルトの出力信
号を出す第２の段を有し、出力ライン95に０〜
200ボルトの接地を基準にした電圧を発生しガ
ス・セルに与える。
０，１４０がオンである。この時、ライン９６が
接地に引下げられる。キヤパシタ９４の両端は
100ボルトで、ライン９７は100ボルトにある。プ
ラズマ・セルへの出力であるライン９５は接地電
位にある。回路１２０がオフで、回路１１０がオ
ンになると、ライン９６は100ボルトになり、キ
ヤパシタ９４の上側のライン９７が200ボルトに
上がる。ライン９７は回路１３０への200ボルト
電源となる。すると、ライン９５がセルに100ボ
ルトを与える。回路１４０がオフ、回路１３０が
オンになつた時、ライン９５は200ボルトをセル
に与える。このようにして、第８図の回路は、０
〜100ボルトの出力信号を出す第１の段と、この
段の出力に基準をおいて０〜100ボルトの出力信
号を出す第２の段を有し、出力ライン95に０〜
200ボルトの接地を基準にした電圧を発生しガ
ス・セルに与える。
第１図は本発明のプラズマ・パネル・デイスプ
レイ駆動装置の計画図、第２図は本発明にて得ら
れる波形の図、第３図から第８図は本発明のプラ
ズマ・セル駆動波形の立上り又は下降時間を制御
する回路の実施例を示す図である。 １１……外部プロセツサ、１２……スイツチン
グ回路、１３……制御回路、１４……VFET出
力、１５……電圧源、１６……プラズマ・セル、
２２，４４，５３，６８……キヤパシタ、２１，
３９，６９，８１，９１……抵抗、３０，５１，
６１，８２……VFET、２３，２５，３３，３
４，３５，３６，５４，５５，６３，７３，７
７，７８，８３，８４，８５，８９……トランジ
スタ。
レイ駆動装置の計画図、第２図は本発明にて得ら
れる波形の図、第３図から第８図は本発明のプラ
ズマ・セル駆動波形の立上り又は下降時間を制御
する回路の実施例を示す図である。 １１……外部プロセツサ、１２……スイツチン
グ回路、１３……制御回路、１４……VFET出
力、１５……電圧源、１６……プラズマ・セル、
２２，４４，５３，６８……キヤパシタ、２１，
３９，６９，８１，９１……抵抗、３０，５１，
６１，８２……VFET、２３，２５，３３，３
４，３５，３６，５４，５５，６３，７３，７
７，７８，８３，８４，８５，８９……トランジ
スタ。
Claims (1)
- 【特許請求の範囲】 １ 複数の放電セルをもつ表示装置に保持電圧を
供給するための駆動回路であつて、 (a) ドレインを電圧源VSに接続され、ソースを
上記表示装置に対する出力端子に接続可能と
し、ゲートをもつ第１のFETを有する第１の
スイツチ回路と、 (b) ドレインを第１の接続点を介して上記第１の
FETのソースに接続可能とし、ソースを接地
され、ゲートをもつ第２のFETを有する第２
のスイツチ回路と、 (c) ソースを上記出力端子に接続され、ドレイン
を第２の接続点を介して上記電圧源VSに接続
可能とし、ゲートをもつ第３のFETを有する
第３のスイツチ回路と、 (d) ドレインを上記出力端子に接続され、ソース
を上記第１の接続点に接続され、ゲートをもつ
第４のFETを有する第４のスイツチ回路と、 (e) アノードを上記第２の接続点に接続され、カ
ソードを上記電圧源VSに接続されたダイオー
ドと、 (f) 上記第１の接続点と上記第２の接続点の間に
接続されたキヤパシタと、 (g) 上記駆動回路を次の３つの状態、すなわち、 （ｇ−１） 上記キヤパシタに上記電圧源VS
の電圧を充電するべく上記キヤパシタの一端
を接地し上記出力端子に接地電位レベルを与
えるように上記第２及び第４のFETを導通
状態にするとともに上記第１及び第３の
FETを非導通状態にする第１の状態、 （ｇ−２） 上記出力端子に上記電圧源VSの
電圧を与えるように上記電圧源VSから上記
第１及び第４のスイツチを介して上記出力端
子に至る導通径路を形成するために、上記第
１及び第４のFETを導通状態にするととも
に上記第２及び第３のFETを非導通状態に
する第２の状態、 （ｇ−３） 上記第１の状態によつて上記電圧
源VSの電圧まで充電された上記キヤパシタ
と直列に上記電圧源VSの電圧を印加し以て、
上記出力端子に上記電圧源VSの電圧の２倍
の大きさの電圧を印加する導通径路を形成す
るために、上記第１及び第３のFETを導通
状態にするとともに上記第２及び第４の
FETを非導通状態にする第３の状態、 のうちの１つの状態に上記駆動回路を設定するた
めの制御手段とを具備する、 駆動回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US43186482A | 1982-09-30 | 1982-09-30 | |
| US431864 | 1982-09-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5961886A JPS5961886A (ja) | 1984-04-09 |
| JPH0377997B2 true JPH0377997B2 (ja) | 1991-12-12 |
Family
ID=23713777
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58102956A Granted JPS5961886A (ja) | 1982-09-30 | 1983-06-10 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| EP (1) | EP0106942A3 (ja) |
| JP (1) | JPS5961886A (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4571527A (en) * | 1982-09-30 | 1986-02-18 | International Business Machines Corporation | VFET Driving circuits for plasma panel display systems |
| JP2902019B2 (ja) * | 1989-12-05 | 1999-06-07 | 日本放送協会 | 気体放電表示パネルの駆動方法および装置 |
| KR100271481B1 (ko) * | 1993-08-25 | 2000-11-15 | 김순택 | 플라즈마 표시판넬의 음극 구동회로 |
| JP2891280B2 (ja) * | 1993-12-10 | 1999-05-17 | 富士通株式会社 | 平面表示装置の駆動装置及び駆動方法 |
| US5929656A (en) * | 1997-05-16 | 1999-07-27 | Motorola, Inc. | Method and apparatus for driving a capacitive display device |
| US6426732B1 (en) | 1997-05-30 | 2002-07-30 | Nec Corporation | Method of energizing plasma display panel |
| KR100762065B1 (ko) | 1998-09-04 | 2007-10-01 | 마츠시타 덴끼 산교 가부시키가이샤 | 고화질과 고휘도를 표시할 수 있는 플라즈마 디스플레이패널 구동방법 및 화상 표시 장치 |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5171635A (en) * | 1974-12-18 | 1976-06-21 | Fujitsu Ltd | Gasuhodenpaneruno kudohoshiki |
| JPS601633B2 (ja) * | 1975-04-03 | 1985-01-16 | 富士通株式会社 | ガス放電パネルの駆動方式 |
| US4180762A (en) * | 1978-05-05 | 1979-12-25 | Interstate Electronics Corp. | Driver circuitry for plasma display panel |
| US4200822A (en) * | 1978-05-15 | 1980-04-29 | Owens-Illinois, Inc. | MOS Circuit for generating a square wave form |
| DE3176916D1 (en) * | 1980-07-07 | 1988-11-24 | Interstate Electronics Corp | Plasma display panel drive |
-
1983
- 1983-06-10 JP JP58102956A patent/JPS5961886A/ja active Granted
- 1983-07-07 EP EP83106653A patent/EP0106942A3/en not_active Ceased
Also Published As
| Publication number | Publication date |
|---|---|
| EP0106942A3 (en) | 1985-05-02 |
| JPS5961886A (ja) | 1984-04-09 |
| EP0106942A2 (en) | 1984-05-02 |
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