JPH06100889B2 - 駆動回路 - Google Patents
駆動回路Info
- Publication number
- JPH06100889B2 JPH06100889B2 JP62321560A JP32156087A JPH06100889B2 JP H06100889 B2 JPH06100889 B2 JP H06100889B2 JP 62321560 A JP62321560 A JP 62321560A JP 32156087 A JP32156087 A JP 32156087A JP H06100889 B2 JPH06100889 B2 JP H06100889B2
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply terminal
- terminal
- voltage
- load
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/567—Circuits characterised by the use of more than one type of semiconductor device, e.g. BIMOS, composite devices such as IGBT
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/62—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors
- H03K17/6285—Switching arrangements with several input- output-terminals, e.g. multiplexers, distributors with several outputs only combined with selecting means
Landscapes
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Control Of El Displays (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、駆動回路に係り、特に、高電圧を要する容量
性マトリクス負荷の駆動に用いて好適な駆動回路に関す
る。
性マトリクス負荷の駆動に用いて好適な駆動回路に関す
る。
容量性負荷の駆動回路は、一般に負荷を充電する為のソ
ース側スイツチと一旦充電された負荷を放電する為のシ
ンク側スイツチとを具備して構成されている。このよう
な容量性負荷の駆動回路に関する従来技術として、例え
ば、特開昭60−208119号公報等に記載された技術が知ら
れている。
ース側スイツチと一旦充電された負荷を放電する為のシ
ンク側スイツチとを具備して構成されている。このよう
な容量性負荷の駆動回路に関する従来技術として、例え
ば、特開昭60−208119号公報等に記載された技術が知ら
れている。
以下、従来技術による駆動回路を図面により説明する。
第２図はシンク側スイツチとしてNPNトランジスタを用
いた従来技術による駆動回路の例を示すブロツク図であ
る。第２図において、Ａはロジツク回路、Ｂはバツフア
回路、SPはソース側スイツチ、SNはシンク側スイツチ、
CL負荷である。
いた従来技術による駆動回路の例を示すブロツク図であ
る。第２図において、Ａはロジツク回路、Ｂはバツフア
回路、SPはソース側スイツチ、SNはシンク側スイツチ、
CL負荷である。
第２図に示す従来技術の駆動回路は、ソース側スイツチ
SPが高電圧印加端子VPと出力端子Ｑとの間に設けられ、
シンク側スイツチSNとしてNPNトランジスタが出力端子
Ｑと端子VNとの間に設けられ、負荷CLが出力端子Ｑと端
子Ｇとの間に接続されて構成されている。また、ソース
側スイツチSP及びシンク側スイツチSNを入力端子INに入
力された制御信号に応じて動作させる為に、入力信号を
処理するロジツク回路Ａと、ロジツク回路Ａの出力に応
じて、ソース側スイツチSPとシンク側スイツチSNを駆動
するバツフア回路Ｂが設けられている。ロジツク回路Ａ
とバツフア回路Ｂの電源は、低圧電源端子VCCより供給
される。
SPが高電圧印加端子VPと出力端子Ｑとの間に設けられ、
シンク側スイツチSNとしてNPNトランジスタが出力端子
Ｑと端子VNとの間に設けられ、負荷CLが出力端子Ｑと端
子Ｇとの間に接続されて構成されている。また、ソース
側スイツチSP及びシンク側スイツチSNを入力端子INに入
力された制御信号に応じて動作させる為に、入力信号を
処理するロジツク回路Ａと、ロジツク回路Ａの出力に応
じて、ソース側スイツチSPとシンク側スイツチSNを駆動
するバツフア回路Ｂが設けられている。ロジツク回路Ａ
とバツフア回路Ｂの電源は、低圧電源端子VCCより供給
される。
第２図の例は、前記端子VNと端子Ｇが共にGNDに接続さ
れているが、端子VNを負電源に接続して負荷CLを負電圧
駆動するようにした例もある。また、端子Ｇについて
も、他の駆動回路の出力端子に接続される場合もある。
れているが、端子VNを負電源に接続して負荷CLを負電圧
駆動するようにした例もある。また、端子Ｇについて
も、他の駆動回路の出力端子に接続される場合もある。
次に、第２図に示す駆動回路の動作を説明する。
いま、入力端子1Nにソース側スイツチSPをオンさせる制
御信号が印加されると、ロジツク回路A,バツフア回路Ｂ
を通じてソース側スイツチSPのオン駆動が行われ、ソー
ス側スイツチSPがオンとなる。高電圧印加端子VPに高電
圧電源が接続されており、その電圧をVHPとすると、ソ
ース側スイツチSPのオンにより負荷CLは、ほぼVHPの電
圧にまで充電される。一般に、容量性負荷の駆動には特
開昭58−221517号公報等にも記載のように立上りの速い
パルスを印加することが好ましく、その為には電流駆動
能力の高い駆動回路が必要とされる。このため、特開昭
58−221517号公報、特開昭60−208119号公報等に記載さ
れた駆動回路は、これを実現する為にソース側スイツチ
SPとしてサイリスタを用いている。
御信号が印加されると、ロジツク回路A,バツフア回路Ｂ
を通じてソース側スイツチSPのオン駆動が行われ、ソー
ス側スイツチSPがオンとなる。高電圧印加端子VPに高電
圧電源が接続されており、その電圧をVHPとすると、ソ
ース側スイツチSPのオンにより負荷CLは、ほぼVHPの電
圧にまで充電される。一般に、容量性負荷の駆動には特
開昭58−221517号公報等にも記載のように立上りの速い
パルスを印加することが好ましく、その為には電流駆動
能力の高い駆動回路が必要とされる。このため、特開昭
58−221517号公報、特開昭60−208119号公報等に記載さ
れた駆動回路は、これを実現する為にソース側スイツチ
SPとしてサイリスタを用いている。
次に充電された負荷CLを放電する場合、やはり入力端子
INの制御入力信号によつてロジツク回路Ａ、バツフア回
路Ｂを通じてシンク側スイツチSNをオン駆動する。な
お、ソース側スイツチSPとシンク側スイツチSNは排他動
作し同時にオンすることは無いものとする。シンク側ス
イツチSNがオンすると、該シンク側スイツチSNは、電圧
VHPに充電された負荷CLから電流を引き抜き、負荷CLの
放電を行なう。容量性負荷の放電は、負荷を初期状態に
戻すためのものであり、放電パルスの立上り（または立
下り）が比較的ゆるやかで良い。よつてこの場合シンク
側スイツチSNの電流駆動能力は、ソース側スイツチSPに
比べ少なくて良い。
INの制御入力信号によつてロジツク回路Ａ、バツフア回
路Ｂを通じてシンク側スイツチSNをオン駆動する。な
お、ソース側スイツチSPとシンク側スイツチSNは排他動
作し同時にオンすることは無いものとする。シンク側ス
イツチSNがオンすると、該シンク側スイツチSNは、電圧
VHPに充電された負荷CLから電流を引き抜き、負荷CLの
放電を行なう。容量性負荷の放電は、負荷を初期状態に
戻すためのものであり、放電パルスの立上り（または立
下り）が比較的ゆるやかで良い。よつてこの場合シンク
側スイツチSNの電流駆動能力は、ソース側スイツチSPに
比べ少なくて良い。
第３図は第２図に示す駆動回路を多数チヤンネル集積
し、容量性マトリクス負荷の駆動に適用したものであ
る。第３図において、SP1〜SPnはソース側スイツチ、S
N1〜SNnはシンク側スイツチとしてのNPNトランジスタ、
MP1〜MPnはＰ−MOSトランジスタ、CL1I〜CL2nは負荷、G
1,G2はデータ側電極としての負荷端子であり、他の符号
は第２図の場合と同一である。第３図ではｎ個のチヤン
ネルを集積した場合を示し、シンク側NPNトランジスタS
N1〜SNnを駆動するためのバツフア回路をＰ−MOSトラン
ジスタMP1〜MPnにより構成した例を示す。
し、容量性マトリクス負荷の駆動に適用したものであ
る。第３図において、SP1〜SPnはソース側スイツチ、S
N1〜SNnはシンク側スイツチとしてのNPNトランジスタ、
MP1〜MPnはＰ−MOSトランジスタ、CL1I〜CL2nは負荷、G
1,G2はデータ側電極としての負荷端子であり、他の符号
は第２図の場合と同一である。第３図ではｎ個のチヤン
ネルを集積した場合を示し、シンク側NPNトランジスタS
N1〜SNnを駆動するためのバツフア回路をＰ−MOSトラン
ジスタMP1〜MPnにより構成した例を示す。
第３図に示す従来技術による駆動回路は、高電圧印加端
子VPを共通端子として、高電圧印加端子VPと出力端子Q1
〜Qnとの間に各出力端子毎にソース側スイツチSP1〜SPn
が設けられ、また端子VNを共通端子として端子VNと出力
端子Q1〜Qnとの間に各出力端子毎にシンク側スイツチと
してのNPNトランジスタSN1〜SNnが設けられ、入力端子1
Nと、これに入力された制御入力信号を処理する例えば
シフトレジスタ等のロジツク回路Ａと、ロジツク回路Ａ
の出力信号を受けてソース側・シンク側スイツチを駆動
するバツフア回路Ｂが設けられて構成されている。各出
力端子Q1〜Qnにはマトリクス状容量性負荷CL1I〜CL1n，
CL2I〜CL2n，………の各負荷の一端が接続され、もう一
端が負荷端子G1,G2,………に接続されている。
子VPを共通端子として、高電圧印加端子VPと出力端子Q1
〜Qnとの間に各出力端子毎にソース側スイツチSP1〜SPn
が設けられ、また端子VNを共通端子として端子VNと出力
端子Q1〜Qnとの間に各出力端子毎にシンク側スイツチと
してのNPNトランジスタSN1〜SNnが設けられ、入力端子1
Nと、これに入力された制御入力信号を処理する例えば
シフトレジスタ等のロジツク回路Ａと、ロジツク回路Ａ
の出力信号を受けてソース側・シンク側スイツチを駆動
するバツフア回路Ｂが設けられて構成されている。各出
力端子Q1〜Qnにはマトリクス状容量性負荷CL1I〜CL1n，
CL2I〜CL2n，………の各負荷の一端が接続され、もう一
端が負荷端子G1,G2,………に接続されている。
容量性マトリクス負荷として、例えば、ELパネル等があ
る。ELパネルは、その発光開始電圧が200V程度と高く、
また分極効果を有する為交流駆動が行なわれる。これに
関しては、例えば、特開昭52−123883号公報等に詳しく
記載されている。一般的なELパネルの構造は、順次選択
的に高電圧が印加される走査側電極と、これに同期して
発光・非発光データに応じて比較的低い電圧が印加され
るデータ側電極とが互いに交差して設けられ、両電極間
にEL層が形成されたものである。このELパネルは、走査
側電極とデータ側電極とに挟まれた部分が１つの画素と
なつており、等価的には容量性負荷である。
る。ELパネルは、その発光開始電圧が200V程度と高く、
また分極効果を有する為交流駆動が行なわれる。これに
関しては、例えば、特開昭52−123883号公報等に詳しく
記載されている。一般的なELパネルの構造は、順次選択
的に高電圧が印加される走査側電極と、これに同期して
発光・非発光データに応じて比較的低い電圧が印加され
るデータ側電極とが互いに交差して設けられ、両電極間
にEL層が形成されたものである。このELパネルは、走査
側電極とデータ側電極とに挟まれた部分が１つの画素と
なつており、等価的には容量性負荷である。
第３図に示す回路を前記ELパネルの走査側電極の駆動に
適用した場合の動作について以下説明する。この場合、
負荷CL1I〜CL1n，CL2I〜CL2n，………等は、ELパネルの
画素の等価容量に相当し、また負荷端子G1,G2,………等
は、データ側電極端子に相当する。
適用した場合の動作について以下説明する。この場合、
負荷CL1I〜CL1n，CL2I〜CL2n，………等は、ELパネルの
画素の等価容量に相当し、また負荷端子G1,G2,………等
は、データ側電極端子に相当する。
いま、端子VPは、正の高電圧VHP、端子VNは、0Vにバイ
アスされているものとする。また、データ側電極端子G
1,G2,………等には発光データに応じて正電圧或いは0V
のいずれかが印加されるものとする。なお、高電圧VHP
は、ELパネルの発光開始電圧VTよりも充分高い電圧であ
り、また、正電圧VDは、発光開始電圧VTよりも充分低い
電圧で｜VHP−VD｜＜｜VT｜の関係にあるものとする。
このような条件で、出力端子Q1に接続した走査電極を選
択し駆動する場合、ソース側スイツチSP1〜SPnのうちS
P1のみがオンとされ（よつてシンク側スイツチとしての
トランジスタSN1はオフ）、シンク側スイツチであるト
ランジスタSN2〜SNnがオンとされる。このソース側スイ
ツチSP1のオン及びシンク側スイツチであるトランジス
タSN2〜SNnのオンは、ロジツク回路Ａの出力信号により
バツフア回路Ｂを通じて駆動させたものである。特に、
シンク側スイツチであるNPNトランジスタSN2〜SNnのオ
ンは、バツフア回路Ｂ内のＰ−MOSトランジスタMP2〜MP
nがオンして低圧電源端子VCCより（端子VCCには低圧電
源が接続されているものとする）NPNトランジスタSN2〜
SNnのベース電流を供給したことによる。ソース側スイ
ツチSP1のオン及びシンク側スイツチであるトランジス
タSN2〜SNnのオンにより選択された出力端子Q1には正の
高電圧VHPが、選択されなかつた出力端子Q2〜Qnにはほ
ぼ0Vが夫々出力される。負荷（すなわち画素）CL1Iを発
光、CL2Iを非発光に駆動しようとする場合、データ電極
としての負荷端子G1は、0Vに、G2は、正電圧VDにバイア
スされる。これにより、画素としての負荷CL1Iの両端電
圧は、VHPとなり発光開始電圧VTを超え発光する。一
方、同じ選択走査電極上にあつても画素としての負荷C
L2Iは、その両端電圧が｜VHP−VD｜となり発光開始電圧
VTに達しない為発光しない。また、非選択走査電極上の
負荷は、その両端電圧が0V或いは｜VD｜であり、いずれ
にしても発光開始電圧VTに達せず発光しない。
アスされているものとする。また、データ側電極端子G
1,G2,………等には発光データに応じて正電圧或いは0V
のいずれかが印加されるものとする。なお、高電圧VHP
は、ELパネルの発光開始電圧VTよりも充分高い電圧であ
り、また、正電圧VDは、発光開始電圧VTよりも充分低い
電圧で｜VHP−VD｜＜｜VT｜の関係にあるものとする。
このような条件で、出力端子Q1に接続した走査電極を選
択し駆動する場合、ソース側スイツチSP1〜SPnのうちS
P1のみがオンとされ（よつてシンク側スイツチとしての
トランジスタSN1はオフ）、シンク側スイツチであるト
ランジスタSN2〜SNnがオンとされる。このソース側スイ
ツチSP1のオン及びシンク側スイツチであるトランジス
タSN2〜SNnのオンは、ロジツク回路Ａの出力信号により
バツフア回路Ｂを通じて駆動させたものである。特に、
シンク側スイツチであるNPNトランジスタSN2〜SNnのオ
ンは、バツフア回路Ｂ内のＰ−MOSトランジスタMP2〜MP
nがオンして低圧電源端子VCCより（端子VCCには低圧電
源が接続されているものとする）NPNトランジスタSN2〜
SNnのベース電流を供給したことによる。ソース側スイ
ツチSP1のオン及びシンク側スイツチであるトランジス
タSN2〜SNnのオンにより選択された出力端子Q1には正の
高電圧VHPが、選択されなかつた出力端子Q2〜Qnにはほ
ぼ0Vが夫々出力される。負荷（すなわち画素）CL1Iを発
光、CL2Iを非発光に駆動しようとする場合、データ電極
としての負荷端子G1は、0Vに、G2は、正電圧VDにバイア
スされる。これにより、画素としての負荷CL1Iの両端電
圧は、VHPとなり発光開始電圧VTを超え発光する。一
方、同じ選択走査電極上にあつても画素としての負荷C
L2Iは、その両端電圧が｜VHP−VD｜となり発光開始電圧
VTに達しない為発光しない。また、非選択走査電極上の
負荷は、その両端電圧が0V或いは｜VD｜であり、いずれ
にしても発光開始電圧VTに達せず発光しない。
前記選択走査電極すなわち出力端子Q1に接続される負荷
の発光終了後は、これらの負荷の印加電圧の放電が行な
われる。この放電は、シンク側スイツチであるトランジ
スタSN1をオン（よつてソース側スイツチSP1はオフ）と
し画素となる負荷CL1I，CL2I，………より電流を引き抜
くことにより行なわれる。このとき、他の出力端子Q2〜
Qnの状態は、変える必要は無く、従つて全シンク側スイ
ツチであるトランジスタSN1〜SNnは、全てオンとなるよ
うに制御される。前述の放電完了後は、次の走査電極す
なわち出力端子Q2が選択され、以降前記出力端子Q1選択
時と同様の動作を順次くり返す。
の発光終了後は、これらの負荷の印加電圧の放電が行な
われる。この放電は、シンク側スイツチであるトランジ
スタSN1をオン（よつてソース側スイツチSP1はオフ）と
し画素となる負荷CL1I，CL2I，………より電流を引き抜
くことにより行なわれる。このとき、他の出力端子Q2〜
Qnの状態は、変える必要は無く、従つて全シンク側スイ
ツチであるトランジスタSN1〜SNnは、全てオンとなるよ
うに制御される。前述の放電完了後は、次の走査電極す
なわち出力端子Q2が選択され、以降前記出力端子Q1選択
時と同様の動作を順次くり返す。
前記動作が全走査電極について終了後、再び最初の走査
電極すなわち出力端子Q1の選択に戻るが、前述のように
ELパネルには分極効果が有る為、前回の発光と同レベル
の発光を行なわせる為には前回印加した電圧極性に対し
反転した極性の電圧を画素である負荷に印加する必要が
ある。そこで今度の動作は、端子VNを負の高電圧V
HNに、端子VPを0Vにバイアスし、選択出力端子Q1のシン
ク側スイツチであるトランジスタSN1をオンとし、非選
択出力端子Q2〜Qnにあつてはソース側スイツチSP2〜SPn
をオンとすることにより、選択出力端子Q1に負の高電圧
VHNを、非選択出力端子Q2〜Qnには0Vを出力するように
行われる。なお、負の高電圧VHNは｜VHN｜＜｜VT｜で且
つ｜VHN｜＋｜VD｜＞｜VT｜の条件を満足するものとす
る。いま、データ側電極である負荷端子G1に正電圧V
Dが、G2に0Vが印加されていたとすると、選択走査電極
上の画素である負荷CL1Iの両端電圧は、｜VHN｜＋｜VD
｜となるから発光開始電圧VTを超え負荷CL1Iが発光す
る。一方、画素である負荷CL2Iは、その両端電圧が、｜
VHN｜である為、発光開始電圧VTに達せず発光しない。
また、非選択走査電極上の画素は、両端電圧が0Vまたは
｜VD｜でありやはり発光しない。
電極すなわち出力端子Q1の選択に戻るが、前述のように
ELパネルには分極効果が有る為、前回の発光と同レベル
の発光を行なわせる為には前回印加した電圧極性に対し
反転した極性の電圧を画素である負荷に印加する必要が
ある。そこで今度の動作は、端子VNを負の高電圧V
HNに、端子VPを0Vにバイアスし、選択出力端子Q1のシン
ク側スイツチであるトランジスタSN1をオンとし、非選
択出力端子Q2〜Qnにあつてはソース側スイツチSP2〜SPn
をオンとすることにより、選択出力端子Q1に負の高電圧
VHNを、非選択出力端子Q2〜Qnには0Vを出力するように
行われる。なお、負の高電圧VHNは｜VHN｜＜｜VT｜で且
つ｜VHN｜＋｜VD｜＞｜VT｜の条件を満足するものとす
る。いま、データ側電極である負荷端子G1に正電圧V
Dが、G2に0Vが印加されていたとすると、選択走査電極
上の画素である負荷CL1Iの両端電圧は、｜VHN｜＋｜VD
｜となるから発光開始電圧VTを超え負荷CL1Iが発光す
る。一方、画素である負荷CL2Iは、その両端電圧が、｜
VHN｜である為、発光開始電圧VTに達せず発光しない。
また、非選択走査電極上の画素は、両端電圧が0Vまたは
｜VD｜でありやはり発光しない。
前記選択走査電極上の画素である負荷の発光終了後は前
回同様負荷の放電を行なう必要があるが、この放電は、
ソース側スイツチSP1をオンとし逆に画素である負荷に
向つて電流を流し込むことにより行われる。このとき、
非選択出力端子Q2〜Qnの状態は変える必要は無く、よつ
て全ソース側スイツチSP1〜SPnは、オンとされることに
なる。前述の放電完了後、次の走査電極、すなわち出力
端子Q2が選択され、以降前記出力端子Q1選択時と同様の
動作を順次くり返して行い、最後の走査電極すなわち出
力端子Qnまで完了すると前回の初期状態に戻る。
回同様負荷の放電を行なう必要があるが、この放電は、
ソース側スイツチSP1をオンとし逆に画素である負荷に
向つて電流を流し込むことにより行われる。このとき、
非選択出力端子Q2〜Qnの状態は変える必要は無く、よつ
て全ソース側スイツチSP1〜SPnは、オンとされることに
なる。前述の放電完了後、次の走査電極、すなわち出力
端子Q2が選択され、以降前記出力端子Q1選択時と同様の
動作を順次くり返して行い、最後の走査電極すなわち出
力端子Qnまで完了すると前回の初期状態に戻る。
なお、前記第３図の動作において低圧電源電圧は、常に
端子VNを基準として端子VCCに印加されるものとする。
端子VNを基準として端子VCCに印加されるものとする。
前記従来技術による駆動回路は、正の高電圧VHPで画素
である負荷を充電し、次いでこれを放電するとき、選択
出力端子のシンク側NPNトランジスタがそのコレクタに
高電圧VHPを印加された状態で画素である負荷から放電
電流の引き抜きを開始することになり、NPNトランジス
タの安全動作領域（以下ASOと記す）上の理由で破壊さ
れることがあるという問題点を有する。この解決対策と
して、NPNトランジスタのシンク電流を制限する方法が
考えられるが、画素である負荷を負電圧駆動する場合に
は、その駆動がNPNトランジスタを介して行われるのでN
PNトランジスタの駆動能力には、ある程度の電流駆動能
力が要求され電流の制限には限度がある。
である負荷を充電し、次いでこれを放電するとき、選択
出力端子のシンク側NPNトランジスタがそのコレクタに
高電圧VHPを印加された状態で画素である負荷から放電
電流の引き抜きを開始することになり、NPNトランジス
タの安全動作領域（以下ASOと記す）上の理由で破壊さ
れることがあるという問題点を有する。この解決対策と
して、NPNトランジスタのシンク電流を制限する方法が
考えられるが、画素である負荷を負電圧駆動する場合に
は、その駆動がNPNトランジスタを介して行われるのでN
PNトランジスタの駆動能力には、ある程度の電流駆動能
力が要求され電流の制限には限度がある。
本発明の目的は、前記従来技術の問題点を解決し、NPN
トランジスタのASO内動作を確保しつつ充分な電流駆動
能力を有する駆動回路を提供することにある。
トランジスタのASO内動作を確保しつつ充分な電流駆動
能力を有する駆動回路を提供することにある。
本発明によれば、前記目的は、ASOが問題となる負荷放
電時は全出力端子のNPNトランジスタがオンし、一方電
流駆動能力が要求される負電圧駆動時は選択された１出
力端子におけるNPNトランジスタのみがオンし、且つ、E
Lパネルの駆動上上記負荷放電時よも低い電圧で負荷を
駆動（充電）できることに着目し、低圧電源端子VCCと
バツフア回路Ｂへの低圧電源配線間に抵抗Ｒを設けるこ
とにより達成される。
電時は全出力端子のNPNトランジスタがオンし、一方電
流駆動能力が要求される負電圧駆動時は選択された１出
力端子におけるNPNトランジスタのみがオンし、且つ、E
Lパネルの駆動上上記負荷放電時よも低い電圧で負荷を
駆動（充電）できることに着目し、低圧電源端子VCCと
バツフア回路Ｂへの低圧電源配線間に抵抗Ｒを設けるこ
とにより達成される。
NPNトランジスタのベース電流は、バツフア回路内のＰ
−MOSトランジスタを介して低圧電源端子VCCより供給さ
れるが、負電圧駆動時と負荷放電時とでは、駆動回路の
チヤンネル数倍だけVCC端子からの供給電流すなわちNPN
トランジスタのベース電流総和に差が有る。従つてVCC
端子とバツフア回路Ｂとの配線間に設けられた抵抗Ｒに
おける電圧降下が異なり、ASOが問題となるモードすな
わち全NPNトランジスタがオンのとき、抵抗Ｒでの電圧
降下が大となり、これによつてNPNトランジスタにベー
ス電流を供給するＰ−MOSトランジスタのゲート・ソー
ス間電圧及びドレイン・ソース間電圧が低下するのでＰ
−MOSトランジスタの出力電流すなわちNPNトランジスタ
のベース電流が低下し、NPNトランジスタのシンク電流
が抑えられる為ASOに対する保護が可能となる。
−MOSトランジスタを介して低圧電源端子VCCより供給さ
れるが、負電圧駆動時と負荷放電時とでは、駆動回路の
チヤンネル数倍だけVCC端子からの供給電流すなわちNPN
トランジスタのベース電流総和に差が有る。従つてVCC
端子とバツフア回路Ｂとの配線間に設けられた抵抗Ｒに
おける電圧降下が異なり、ASOが問題となるモードすな
わち全NPNトランジスタがオンのとき、抵抗Ｒでの電圧
降下が大となり、これによつてNPNトランジスタにベー
ス電流を供給するＰ−MOSトランジスタのゲート・ソー
ス間電圧及びドレイン・ソース間電圧が低下するのでＰ
−MOSトランジスタの出力電流すなわちNPNトランジスタ
のベース電流が低下し、NPNトランジスタのシンク電流
が抑えられる為ASOに対する保護が可能となる。
以下、本発明による駆動回路の第１の実施例を図面によ
り詳細に説明する。
り詳細に説明する。
第１図は本発明の第１の実施例の構成を示すブロツク図
である。第１図において、Ｒは抵抗であり、他の符号
は、第３図の場合と同一である。
である。第１図において、Ｒは抵抗であり、他の符号
は、第３図の場合と同一である。
第１図に示す本発明の一実施例は、端子VPを共通端子と
して端子VPと出力端子Q1〜Qnとの間に各出力端子毎にソ
ース側スイツチSP1〜SPnが設けられ、また端子VNを共通
端子として端子VNと出力端子Q1〜Qnとの間にシンク側ス
イツチとしてのNPNトランジスタSN1〜SNnが設けられて
構成されている。また入力端子INとこれに入力された制
御入力信号を処理する例えばシフトレジスタ等のロジツ
ク回路Ａとロジツク回路Ａの出力信号を受けてソース側
・シンク側スイツチを駆動するバツフア回路Ｂが設けら
れている。NPNトランジスタSN1〜SNnのベースは、バツ
フア回路Ｂ内のＰ−MOSトランジスタMP1〜MPnのドレイ
ンに夫々接続され、Ｐ−MOSトランジスタMP1〜MPnのソ
ースは、抵抗Ｒの一端に共通接続されている。抵抗Ｒの
もう一端は、低圧電源端子VCC及びロジツク回路Ａの電
源配線に接続されている。また、出力端子Q1〜Qnには、
画素である容量性マトリクス負荷CL11〜CL1n，CL21〜C
L2n，………の一端が接続され、その他端は、端子G1,G
2,………に共通接続されている。
して端子VPと出力端子Q1〜Qnとの間に各出力端子毎にソ
ース側スイツチSP1〜SPnが設けられ、また端子VNを共通
端子として端子VNと出力端子Q1〜Qnとの間にシンク側ス
イツチとしてのNPNトランジスタSN1〜SNnが設けられて
構成されている。また入力端子INとこれに入力された制
御入力信号を処理する例えばシフトレジスタ等のロジツ
ク回路Ａとロジツク回路Ａの出力信号を受けてソース側
・シンク側スイツチを駆動するバツフア回路Ｂが設けら
れている。NPNトランジスタSN1〜SNnのベースは、バツ
フア回路Ｂ内のＰ−MOSトランジスタMP1〜MPnのドレイ
ンに夫々接続され、Ｐ−MOSトランジスタMP1〜MPnのソ
ースは、抵抗Ｒの一端に共通接続されている。抵抗Ｒの
もう一端は、低圧電源端子VCC及びロジツク回路Ａの電
源配線に接続されている。また、出力端子Q1〜Qnには、
画素である容量性マトリクス負荷CL11〜CL1n，CL21〜C
L2n，………の一端が接続され、その他端は、端子G1,G
2,………に共通接続されている。
前記負荷CL11〜CL1n，CL21〜CL2nの駆動動作については
前述した第３図の場合と同様であるので、その動作上本
実施例が有する効果について以下説明する。
前述した第３図の場合と同様であるので、その動作上本
実施例が有する効果について以下説明する。
いま、正の高電圧VHPにより選択出力端子に接続された
負荷（例えば出力端子Q1が選択された場合はCL11，
CL21，………）を充電し、次いでシンク側スイツチであ
るNPNトランジスタをオンしてこれを放電する場合を考
える。このとき第３図の動作説明でも述べたが、NPNト
ランジスタSN1〜SNnは、全てオン状態に制御される。１
個当りのNPNトランジスタのベース電流をIBとすれば、
抵抗ＲにはIB×ｎの電流が流れ、抵抗Ｒので電圧降下Δ
VRは ΔVR＝（IB×ｎ）×Ｒ となる。ここでｎは駆動回路のチヤンネル数、Ｒは抵抗
Ｒの抵抗値でる。従つてＰ−MOSトランジスタMP1〜MPn
のソースに印加される実効電圧VSは、 VS＝VCC−ΔVR となる。ここでVCCは、低圧電源端子VCCに印加される電
圧である。このソース電圧の低下は、Ｐ−MOSトランジ
スタMP1〜MPnのゲート・ソース間電圧及びソース・ドレ
イン間電圧を低下させることになるから、その出力電
流、すなわち、NPNトランジスタSN1〜SNnのベース電流
の電流値が低下し、これにより、NPNトランジスタSN1〜
SNnのシンク電流が抑えられることになる。
負荷（例えば出力端子Q1が選択された場合はCL11，
CL21，………）を充電し、次いでシンク側スイツチであ
るNPNトランジスタをオンしてこれを放電する場合を考
える。このとき第３図の動作説明でも述べたが、NPNト
ランジスタSN1〜SNnは、全てオン状態に制御される。１
個当りのNPNトランジスタのベース電流をIBとすれば、
抵抗ＲにはIB×ｎの電流が流れ、抵抗Ｒので電圧降下Δ
VRは ΔVR＝（IB×ｎ）×Ｒ となる。ここでｎは駆動回路のチヤンネル数、Ｒは抵抗
Ｒの抵抗値でる。従つてＰ−MOSトランジスタMP1〜MPn
のソースに印加される実効電圧VSは、 VS＝VCC−ΔVR となる。ここでVCCは、低圧電源端子VCCに印加される電
圧である。このソース電圧の低下は、Ｐ−MOSトランジ
スタMP1〜MPnのゲート・ソース間電圧及びソース・ドレ
イン間電圧を低下させることになるから、その出力電
流、すなわち、NPNトランジスタSN1〜SNnのベース電流
の電流値が低下し、これにより、NPNトランジスタSN1〜
SNnのシンク電流が抑えられることになる。
一方、負荷を負電圧駆動する場合は、選択された１個出
力端子におけるNPNトランジスタのみがオンすることに
なる。この場合、抵抗Ｒに流れる電流は、IBとなり、抵
抗Ｒでの電圧降下ΔVRは ΔVR＝IB×Ｒ となり、前記全NPNトランジスタがオンとなつた場合に
比べ1/nとなつている。
力端子におけるNPNトランジスタのみがオンすることに
なる。この場合、抵抗Ｒに流れる電流は、IBとなり、抵
抗Ｒでの電圧降下ΔVRは ΔVR＝IB×Ｒ となり、前記全NPNトランジスタがオンとなつた場合に
比べ1/nとなつている。
以下、数値例をあげてこれを説明する。例えば、VCC＝5
V、IB＝200μＡ、Ｒ＝300Ω、ｎ＝34CHの場合について
計算する。まず、全NPNトランジスタがオンとなる放電
動作の場合、ΔVR＝200μＡ×34×300Ω＝2.04（Ｖ）と
なり、Ｐ−MOSトランジスタのMP1〜MPnの実効ソース電
圧は、VS＝5V−2.04V＝2.96Vとなつてしまう（実際に
は、IB自体低下するので、抵抗Ｒでの電圧降下ΔVRも小
さくなり、本数値例2.96Vよりは高い電圧で安定するこ
とになる）。一方、１個の出力端子のNPNトランジスタ
のみがオンとなる負電圧駆動の場合、ΔVR＝200μＡ×3
00Ω＝60（mV）で、このときのＰ−MOSトランジスタの
実効ソース電圧は、VS＝5V−60mV＝4.94Vとなり、Ｐ−M
OSトランジスタの出力電流、すなわちNPNトランジスタ
のベース電流は、ほとんど抵抗Ｒによる影響の無いレベ
ルである。
V、IB＝200μＡ、Ｒ＝300Ω、ｎ＝34CHの場合について
計算する。まず、全NPNトランジスタがオンとなる放電
動作の場合、ΔVR＝200μＡ×34×300Ω＝2.04（Ｖ）と
なり、Ｐ−MOSトランジスタのMP1〜MPnの実効ソース電
圧は、VS＝5V−2.04V＝2.96Vとなつてしまう（実際に
は、IB自体低下するので、抵抗Ｒでの電圧降下ΔVRも小
さくなり、本数値例2.96Vよりは高い電圧で安定するこ
とになる）。一方、１個の出力端子のNPNトランジスタ
のみがオンとなる負電圧駆動の場合、ΔVR＝200μＡ×3
00Ω＝60（mV）で、このときのＰ−MOSトランジスタの
実効ソース電圧は、VS＝5V−60mV＝4.94Vとなり、Ｐ−M
OSトランジスタの出力電流、すなわちNPNトランジスタ
のベース電流は、ほとんど抵抗Ｒによる影響の無いレベ
ルである。
前述の実施例によれば、高電圧に充電された負荷からNP
Nトランジスタにより放電するとき、すなわちNPNトラン
ジスタのASOが問題とされるモードのとき、NPNトランジ
スタのシンク電流を低減でき、また電流駆動能力が必要
とされる負電圧駆動モードでは、シンク電流に影響を及
ぼさないようにNPNトランジスタを動作させることがで
きるので、高電圧の負荷駆動において、NPNトランジス
タのASO内動作を確保しつつ充分な電流駆動能力を有す
る駆動回路を得ることができる。
Nトランジスタにより放電するとき、すなわちNPNトラン
ジスタのASOが問題とされるモードのとき、NPNトランジ
スタのシンク電流を低減でき、また電流駆動能力が必要
とされる負電圧駆動モードでは、シンク電流に影響を及
ぼさないようにNPNトランジスタを動作させることがで
きるので、高電圧の負荷駆動において、NPNトランジス
タのASO内動作を確保しつつ充分な電流駆動能力を有す
る駆動回路を得ることができる。
次に、本発明による駆動回路の第２の実施例を図面によ
り説明する。
り説明する。
第４図は本発明の第２の実施例を示すブロツク図であ
り、シンク側スイツチとしてのNPNトランジスタを１チ
ヤンネルのみ簡略化して示している。
り、シンク側スイツチとしてのNPNトランジスタを１チ
ヤンネルのみ簡略化して示している。
第４図に示す実施例において、NPNトランジスタSNのベ
ースには、バツフア回路Ｂ内のＰ−MOSトランジスタMPa
及びMPbが接続されている。Ｐ−MOSトランジスタMPa及
びMPbは、そのソースが低圧電源端子VCCに共通接続さ
れ、ドレインがNPNトランジスタSNのベースに共通接続
されている。また、Ｐ−MOSトランジスタMPa及びMPbの
ゲートは、別個に設けられ、ロジツク回路Ａより独立に
制御し得るものとする。
ースには、バツフア回路Ｂ内のＰ−MOSトランジスタMPa
及びMPbが接続されている。Ｐ−MOSトランジスタMPa及
びMPbは、そのソースが低圧電源端子VCCに共通接続さ
れ、ドレインがNPNトランジスタSNのベースに共通接続
されている。また、Ｐ−MOSトランジスタMPa及びMPbの
ゲートは、別個に設けられ、ロジツク回路Ａより独立に
制御し得るものとする。
第４図に示す実施例は、NPNトランジスタの動作モー
ド、すなわち前記負荷放電時（全チヤンネルオン）及び
負電圧駆動時（１チヤンネルのみオン）に応じてＰ−MO
SトランジスタMPa及びMPbが選択的にオンとなるように
制御される。例えば、Ｐ−MOSトランジスタMPaの出力電
流をMPbに比べ大きく設定しておき、シンク電流の必要
なとき、すなわち、負電圧駆動時は、Ｐ−MOSトランジ
スタMPaをオンとし、また負荷放電時にあつてはMPb側を
オン（MPaはオフ）とすることによりNPNトランジスタの
電流を抑えることができる。Ｐ−MOSトランジスタMPa及
びMPbの電流駆動能力は、同等であつても良い。この場
合は、MPa,MPb共にオン或いはMPa（或いはMPb）のみオ
ンとする制御を行えばよい。
ド、すなわち前記負荷放電時（全チヤンネルオン）及び
負電圧駆動時（１チヤンネルのみオン）に応じてＰ−MO
SトランジスタMPa及びMPbが選択的にオンとなるように
制御される。例えば、Ｐ−MOSトランジスタMPaの出力電
流をMPbに比べ大きく設定しておき、シンク電流の必要
なとき、すなわち、負電圧駆動時は、Ｐ−MOSトランジ
スタMPaをオンとし、また負荷放電時にあつてはMPb側を
オン（MPaはオフ）とすることによりNPNトランジスタの
電流を抑えることができる。Ｐ−MOSトランジスタMPa及
びMPbの電流駆動能力は、同等であつても良い。この場
合は、MPa,MPb共にオン或いはMPa（或いはMPb）のみオ
ンとする制御を行えばよい。
この実施例によれば、NPNトランジスタの動作モードに
応じてそのベース電流を制御することができるので、前
記第１の実施例と同様の効果を得ることができる。
応じてそのベース電流を制御することができるので、前
記第１の実施例と同様の効果を得ることができる。
前述した本発明の第１及び第２の実施例は、シンク側ス
イツチとしてNPNトランジスタを用いているが、PNPトラ
ンジスタを用いることも可能であり、また、バツフア回
路を構成するＰ−MOSトランジスタは、Ｎ−MOSトランジ
スタであつてもよい。さらに、本発明の実施例は、ELパ
ネル駆動に適用したものとして説明したが、本発明は、
負荷が正負両方向に交互に駆動される必要のあるもので
あれば、どのような負荷の駆動にも適用することができ
る。
イツチとしてNPNトランジスタを用いているが、PNPトラ
ンジスタを用いることも可能であり、また、バツフア回
路を構成するＰ−MOSトランジスタは、Ｎ−MOSトランジ
スタであつてもよい。さらに、本発明の実施例は、ELパ
ネル駆動に適用したものとして説明したが、本発明は、
負荷が正負両方向に交互に駆動される必要のあるもので
あれば、どのような負荷の駆動にも適用することができ
る。
以上説明したように、本発明によれば、複数のNPNトラ
ンジスタを有する駆動回路において、前述NPNトランジ
スタが１つのみオンする場合、及び全部オンする場合等
のモードに応じて、各NPNトランジスタのベース電流を
調整することができるので、本発明の駆動回路をELパネ
ル等へ利用した場合、負荷（画素）放電時シンク側NPN
トランジスタにEL発光スレツシヨルド以上の高電圧が印
加されるがシンク電流は比較的少なくて良い為、このと
きベース電流を減少させることでNPNトランジスタの出
力電流すなわち負荷（画素）放電々流を抑えNPNトラン
ジスタのASO内動作を確保することができる。一方、負
電圧で負荷（画素）を充電するとき、NPNトランジスタ
には発光スレツシヨルドよりは低い電圧が印加され上記
放電時に比べASO上は安全であるが、電流駆動能力が要
求される。この場合、本発明によればベース電流を増
加、或は減少させないようにしてNPNトランジスタの出
力電流を確保することができる。
ンジスタを有する駆動回路において、前述NPNトランジ
スタが１つのみオンする場合、及び全部オンする場合等
のモードに応じて、各NPNトランジスタのベース電流を
調整することができるので、本発明の駆動回路をELパネ
ル等へ利用した場合、負荷（画素）放電時シンク側NPN
トランジスタにEL発光スレツシヨルド以上の高電圧が印
加されるがシンク電流は比較的少なくて良い為、このと
きベース電流を減少させることでNPNトランジスタの出
力電流すなわち負荷（画素）放電々流を抑えNPNトラン
ジスタのASO内動作を確保することができる。一方、負
電圧で負荷（画素）を充電するとき、NPNトランジスタ
には発光スレツシヨルドよりは低い電圧が印加され上記
放電時に比べASO上は安全であるが、電流駆動能力が要
求される。この場合、本発明によればベース電流を増
加、或は減少させないようにしてNPNトランジスタの出
力電流を確保することができる。
このように本発明によれば、NPNトランジスタを有する
駆動回路において、そのASO内動作を確保しつつ、充分
な電流駆動能力を有する駆動回路を得ることができる。
駆動回路において、そのASO内動作を確保しつつ、充分
な電流駆動能力を有する駆動回路を得ることができる。
第１図は本発明の第１の実施例の構成を示すブロツク
図、第２図，第３図は従来技術による駆動回路例を示す
ブロツク図、第４図は本発明の第２の実施例の構成を示
すブロツク図である。 VCC……低圧電源端子、VP，VN……高圧電源端子、IN…
…入力端子、Ｑ……出力端子、SP……ソース側スイツ
チ、SN……シンク側スイツチ（NPNトランジスタ）、CL
……容量性負荷、Ａ……ロジツク回路、Ｂ……バツフア
回路、MP……Ｐ−MOSトランジスタ。
図、第２図，第３図は従来技術による駆動回路例を示す
ブロツク図、第４図は本発明の第２の実施例の構成を示
すブロツク図である。 VCC……低圧電源端子、VP，VN……高圧電源端子、IN…
…入力端子、Ｑ……出力端子、SP……ソース側スイツ
チ、SN……シンク側スイツチ（NPNトランジスタ）、CL
……容量性負荷、Ａ……ロジツク回路、Ｂ……バツフア
回路、MP……Ｐ−MOSトランジスタ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川本 幸司 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 金子 秀蔵 茨城県日立市幸町３丁目１番１号 株式会 社日立製作所日立工場内 (72)発明者 益子 康弘 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内
Claims (6)
- 【請求項１】第１の電源端子と、第２の電源端子と、第
３の電源端子と、それぞれ容量性負荷に連なる複数の出
力端子と、前記第１の電源端子と前記複数の出力端子と
の間にそれぞれ接続された複数の第１のスイッチング素
子と、前記第２の電源端子と前記複数の出力端子との間
に設けられ、それぞれのエミッタ及びコレクタが前記第
２の電源端子及び前記複数の出力端子にそれぞれ接続さ
れた複数のバイポーラトランジスタと、前記第３の電源
端子と前記複数のバイポーラトランジスタの各ベースと
の間に接続された複数の第２のスイッチング素子と、前
記複数のバイポーラトランジスタを全てオン状態にする
ときに各バイポーラトランジスタに供給するベース電流
を、前記複数のバイポーラトランジスタのうちの１個を
オン状態にするときのそれより小さくする手段と、を備
えることを特徴とする容量性負荷の駆動回路。 - 【請求項２】前記手段が、前記第３の電源端子と前記第
２のスイッチング素子との間に接続された抵抗であるこ
とを特徴とする特許請求の範囲第１項記載の容量性負荷
の駆動回路。 - 【請求項３】前記手段が、前記複数の第２のスイッチン
グ素子にそれぞれ並列に、第２のスイッチング素子とは
電流容量の異なる第３のスイッチング素子を接続して構
成され、並列接続された前記第２及び第３のスイッチン
グ素子を選択的にオンとすることを特徴とする特許請求
の範囲第１項記載の容量性負荷の駆動回路。 - 【請求項４】第１の電源端子と、 第２の電源端子と、第３の電源端子と、入力端子と、そ
れぞれ容量性負荷に連なる複数の出力端子と、前記第１
の電源端子と前記複数の出力端子との間にそれぞれ接続
された複数の第１のスイッチング素子と、前記第２の電
源端子と前記複数の出力端子との間に設けられ、それぞ
れのエミッタ及びコレクタが前記第２の電源端子及び前
記複数の出力端子にそれぞれ接続された複数のバイポー
ラトランジスタと、前記第３の電源端子と前記複数のバ
イポーラトランジスタの各ベースとの間に接続された複
数の第２のスイッチング素子と、前記入力端子に連な
り、前記入力端子からの入力信号により前記第１及び第
２のスイッチング素子をオンオフ制御するロジック回路
と、前記複数のバイポーラトランジスタを全てオン状態
にするときに各バイポーラトランジスタに供給するベー
ス電流を、前記複数のバイポーラトランジスタのうちの
１個をオン状態にするときのそれより小さくする手段
と、を備えることを特徴とする容量性負荷の駆動回路。 - 【請求項５】前記手段が、前記第３の電源端子と前記第
２のスイッチング素子のベースとの間に接続された抵抗
であることを特徴とする特許請求の範囲第４項記載の容
量性負荷の駆動回路。 - 【請求項６】前記手段が、前記複数の第２のスイッチン
グ素子にそれぞれ並列に第２のスイッチング素子とは電
流容量の異なる第３のスイッチング素子を接続して構成
され、並列接続した前記第２及び第３のスイッチング素
子を選択的にオンとすることを特徴とする特許請求の範
囲第４項記載の容量性負荷の駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321560A JPH06100889B2 (ja) | 1987-12-21 | 1987-12-21 | 駆動回路 |
| US07/286,861 US4967100A (en) | 1987-12-21 | 1988-12-20 | Capacitive load driving apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62321560A JPH06100889B2 (ja) | 1987-12-21 | 1987-12-21 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01163796A JPH01163796A (ja) | 1989-06-28 |
| JPH06100889B2 true JPH06100889B2 (ja) | 1994-12-12 |
Family
ID=18133930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62321560A Expired - Fee Related JPH06100889B2 (ja) | 1987-12-21 | 1987-12-21 | 駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4967100A (ja) |
| JP (1) | JPH06100889B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2664219B2 (ja) * | 1988-09-20 | 1997-10-15 | 株式会社日立製作所 | 駆動回路 |
| IT1239781B (it) * | 1990-05-08 | 1993-11-15 | Texas Instruments Italia Spa | Circuito e metodo per commutare selettivamente tensioni negative in circuiti integrati cmos |
| JP2957284B2 (ja) * | 1990-12-22 | 1999-10-04 | 富士通株式会社 | 半導体回路 |
| US5361009A (en) * | 1992-06-29 | 1994-11-01 | Lu Chao C | Thyristor controller |
| IT1266376B1 (it) * | 1993-05-31 | 1996-12-27 | Merloni Antonio Spa | Perfezionamento nei sistemi di pilotaggio degli inverter elettronici. |
| JP3420694B2 (ja) * | 1996-12-27 | 2003-06-30 | 株式会社東芝 | スタンダードセル方式の集積回路 |
| JP5191075B2 (ja) * | 2001-08-30 | 2013-04-24 | ラピスセミコンダクタ株式会社 | 表示装置、表示装置の駆動方法、及び表示装置の駆動回路 |
| US6593825B1 (en) * | 2001-09-06 | 2003-07-15 | Lsi Logic Corporation | Oscillator having unidirectional current flow between resonant circuit and active devices |
| JP3848205B2 (ja) * | 2002-04-26 | 2006-11-22 | シャープ株式会社 | 電源供給装置 |
| US7368832B2 (en) * | 2002-09-30 | 2008-05-06 | Mrl Industries | Circuit and fault tolerant assembly including such circuit |
| US6911859B2 (en) * | 2003-04-28 | 2005-06-28 | Bae Systems Information And Electronic Systems Integration Inc. | Method and apparatus for conversionless direct detection |
| WO2007024691A2 (en) * | 2005-08-19 | 2007-03-01 | Mrl Industries, Inc. | Intermingled heating elements having a fault tolerant circuit |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3751682A (en) * | 1971-12-17 | 1973-08-07 | Sperry Rand Corp | Pulsed voltage driver for capacitive load |
| US3914628A (en) * | 1972-10-27 | 1975-10-21 | Raytheon Co | T-T-L driver circuitry |
| JPS60208119A (ja) * | 1984-03-30 | 1985-10-19 | Hitachi Ltd | 容量性負荷の駆動回路 |
-
1987
- 1987-12-21 JP JP62321560A patent/JPH06100889B2/ja not_active Expired - Fee Related
-
1988
- 1988-12-20 US US07/286,861 patent/US4967100A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01163796A (ja) | 1989-06-28 |
| US4967100A (en) | 1990-10-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100297140B1 (ko) | 저전력소비와 정밀한 전압출력을 갖는 액정 표시용 구동 회로 | |
| US8218377B2 (en) | Fail-safe high speed level shifter for wide supply voltage range | |
| US20040135760A1 (en) | Display device having an improved voltage level converter circuit | |
| JP3666423B2 (ja) | 駆動回路 | |
| JP2003005710A (ja) | 電流駆動回路及び画像表示装置 | |
| US6731151B1 (en) | Method and apparatus for level shifting | |
| JPH06100889B2 (ja) | 駆動回路 | |
| JPH11353045A (ja) | バンドギャップ型基準電圧発生回路 | |
| US5977811A (en) | Shift level circuit for a high side driver circuit | |
| JPH0693615B2 (ja) | ドライバ回路 | |
| JP4641215B2 (ja) | 負荷駆動回路、集積回路、及びプラズマディスプレイ | |
| US5148049A (en) | Circuit for driving a capacitive load utilizing thyristors | |
| US6424202B1 (en) | Negative voltage generator for use with N-well CMOS processes | |
| JP4569210B2 (ja) | 表示装置駆動回路 | |
| JPH0677804A (ja) | 出力回路 | |
| JP4406969B2 (ja) | Ｅｌ表示装置 | |
| JP2804259B2 (ja) | 容量性負荷の駆動装置 | |
| JPH0646360A (ja) | エレクトロルミネッセンス表示パネル駆動回路 | |
| JP2003338740A (ja) | 高耐圧スイッチング回路 | |
| KR100318002B1 (ko) | 플라즈마 디스플레이 패널의 어드레스 전극 구동 방법 및 회로 | |
| JP2667587B2 (ja) | 容量性負荷の駆動回路及び駆動方式 | |
| JP3470517B2 (ja) | 半導体回路 | |
| KR900017031A (ko) | 반도체메모리 | |
| JP2703567B2 (ja) | 駆動回路及びｅｌ表示装置 | |
| KR100765514B1 (ko) | 액정 디스플레이 패널 구동 회로. |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |