JPH03779B2 - - Google Patents

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JPH03779B2
JPH03779B2 JP62081301A JP8130187A JPH03779B2 JP H03779 B2 JPH03779 B2 JP H03779B2 JP 62081301 A JP62081301 A JP 62081301A JP 8130187 A JP8130187 A JP 8130187A JP H03779 B2 JPH03779 B2 JP H03779B2
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FUEACHAIRUDO SEMIKONDAKUTA CORP
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  • Wire Bonding (AREA)

Description

【発明の詳細な説明】 本発明は集積回路パツケージに関するものであ
つて、更に詳細には、新規なワイヤボンドフイン
ガレイアウトを具備する集積回路組立体に関する
ものである。
殆どの大規模集積（VLSI）回路は小さなシリ
コン又はその他の結晶性基板上に形成される。こ
れらのデバイスとの電気的なインターフエースを
与え且つこれらを保護する為に高度のパツケージ
が必要と去れる。入出力及びパワー接続の所要数
が数百の台に到達すると、集積回路パツケージに
関する要求が増大する。
多層セラミツクピン−グリツドアレイ（PGA）
は超過密なピンレイアウト用に最も適した技術と
して認識されている。導電経路は、非焼成のアル
ミナテープ即ち「グリーンシート」上にスクリー
ンプリント用メタリゼーシヨンパターンによつて
形成される。層間接続は貫通導体用の孔（via
hole）を介して行われ、該孔は穿設され且つアル
ミナ又はタングステン等の導電性物質からなるペ
ーストで充填される。グリーンシートはラミネー
トされ且つ共に焼成されてモノリシツクパツケー
ジを形成し、完全な電気的経路即ち「フインガ」
がピン位置セラミツクボンデイング棚上に位置さ
れたボンデイングパツドとの間に設けられる。
その様に構成されたパツケージは、通常、中央
空洞（凹所）を有しており、その空洞内に、金−
シリコン共晶、その他のハード又はソフトな半
田、銀ガラスペースト、又はその他のボンデイン
グ物質を使用して、集積回路シリコンダイを取付
けることが可能である。該ダイはボンデイングワ
イヤを使用して該パツケージへ電気的にインター
フエースされ、該ボンデイングワイヤは該ダイ上
のボンデイングパツドとボンデイング棚上の夫々
のボンデイングパツドとの間に延在する。典型的
に、ダイボンデイングパツド及びパツケージボン
デイングパツドの両方を正方形の列に配列させる
ことが便利であり、その場合ボンデイングワイヤ
はダイと棚との間の間隙を直線的に横断して位置
させることが可能である。
或る点迄は、増加したピン数はパツケージのボ
ンデイングパツドのピツチを減少させることによ
つて受け入れることが可能である。然し乍ら、全
ての製造技術が何等かの実際上の最小ピツチに制
限している。例えば、製造技術上、５ミル平方よ
り小さなボンデイングパツドとすることが許容さ
れない場合がある。小さなパツドとすると、市販
の自動化したワイヤボンデイング装置の精度を越
える場合があり、又はボンデイングパツド自身の
導電特性の信頼性を損傷する場合がある。
この問題の部分的な解決としては、ワイヤボン
ドを半径方向へ広げたり、フアニング即ち扇形と
して、パツケージのボンデイングパツドをダイ上
のボンデイングパツドよりもより大きなピツトと
する方法がある。この方法は、ピン数において約
20％の実際的改善を与える。実際的なもの又は望
ましいものよりも長いボンデイングワイヤを使用
して更に増加させることが可能である。又、扇形
配列は各ワイヤを異なつた角度でボンドさせるこ
とが必要となる。
別の方法では、多数の列のパツケージボンデイ
ングパツドを使用しており、その各列は別の段乃
至は層上に位置させた別のボンデイング棚上に設
けられている。各段のレベルは隣接する層を越え
て突出するセラミツク層の区域によつて画定され
ている。セラミツク層を階段ステツプ状とするこ
とにより、複数個のボンデイング棚を形成するこ
とが可能である。例えば、２つのボンデイング棚
の各々を使用して実際的に最小のピツチで正方形
の列のハツケージボンデイングパツドを画定する
ことが可能であり、それにより単一のボンデイン
グ棚に収容可能なピン数を２倍とすることが可能
となる。典型的に、これらの列は互い違いとし
て、隣接するダイボンデイングパツドからのワイ
ヤの間隔を最適化させる。
この２つのボンデイング棚を使用する方法も欠
点を有している。その１つの問題は、ボンデイン
グパツドの多数の列の共整合である。互い違いが
不正確であると、むきだしのボンデイングワイヤ
が接触してシヨートする蓋然性は著しく増加す
る。この様な不整合を起こす原因は幾つかある。
不整合の主要原因は、セラミツクパツケージの
共焼成の期間中に不均一に収縮することであり、
その場合約48時間の間1500℃の温度に露呈される
場合がある。この様な収縮は任意の与えらえた層
の区域の17％乃至23％の量となることがあり、且
つ隣接する層が異なつた方向に収縮する場合もあ
る。更に、収縮不整合に関する問題は中間層が存
在する場合に一層悪化する。収縮に起因する不整
合に加えて、スクリーンプリントプロセスは各層
において整合エラーを導入する。従つて、必要と
されているものは、層間不整合に起因する問題を
発生することなしにパツケージ構成によつてピン
数を増加することを可能とする実際的で且つ経済
的な技術である。
本発明は、以上の点に鑑みなされたものであつ
て、上述した如き従来技術の欠点を解消し、単一
のパツケージ層上に画定した単一のボンデイング
棚上にボンデイングパツドの複数個の列を有する
集積回路用のパツケージであつて、従来技術と比
較して実際上の問題を発生すること無しにピン数
を増加させることを可能とした集積回路用パツケ
ージを提供することである。
本発明に拠れば、ボンデイング棚上に設けるボ
ンデイングパツドの複数個の列は、内側の列と外
側の列とを有しており、それらは集積回路ダイが
収納される中央凹所乃至は空洞との相対的な近接
度によつて定義される。導電性貫通導体が内側の
列のパツドからパツケージの第２層へ延在してい
る。このことは、パツドの内側の列へのフインガ
がパツドの外側の列へのフインガと干渉すること
無しにパツケージを横断することを可能としてい
る。
本発明の好適実施例において、該貫通導体
（via）は第２層上に形成した導電性セグメントと
接続している。この第１セグメントは、夫々のピ
ンと直接接触する第２の貫通導体へ延在してい
る。外側のパツドは、パツケージのボンデイング
棚層上に形成した導電性セグメントによつて夫々
のピン貫通導体へ接続される。
別の実施例においては、設計上の制限が一層複
雑なフインガのルーチング即ち経路決定を必要と
する。フインガは内側パツドから下方へ第１貫通
導体を第２層上の第２導電性セグメントへ延在
し、第２貫通導体を上方向へ該ボンデイング棚層
上の第２セグメントへ、又そこから夫々のピンへ
接続する第３貫通導体へ延在する。外側パツドか
らのフインガは、ボンデイング棚層上の短いセグ
メントに沿つて延在し、貫通導体に沿つて第３層
へ、又この第３層上の導電性セグメントに沿つて
ピンへの貫通導体へ延在している。本発明によつ
てその他の構成とすることが可能である。
本発明は、多数ボンデイング棚構成の利点を提
供するものであり、その場合複数個の互い違いと
した列がボンデイングパツドの実効ピツチを２倍
又はそれ以上のものとすることを可能としてい
る。然し乍ら、全てのボンデイングパツドは単一
のボンデイング棚上にあるので、不整合の問題は
基本的に除去されている。このことは、信頼性を
改善すると共に、経済的な超高密度なパツケージ
とすることを可能としている。
以下、添付の図面を参考に、本発明の具体的実
施の態様に付いて詳細に説明する。集積回路組立
体１０は、第１図乃至第３図に示した如く、集積
回路ダイ１２及び多層回路パツケージ１４を有し
ている。ダイ１２は超大規模集積（VLSI）回路
である。パツケージ１４はダイ１２に対しての保
護及び電気的インターフエースを与え、ダイ１２
はパツケージ１４の凹所乃至は空洞１６内に収納
されている。
ダイ１２とパツケージ１４との間に非常に多数
の相互接続を設ける為に、パツケーイ１４の単一
のボンデイング棚１８はボンデイングパツドから
なる内側の列２０と外側の列２２とを有してい
る。該パツドの実際的な最小幅は、パツド間の間
隔よりも大きい。従つて、本発明に拠れば、導電
性貫通導体２４は、内側の列２０のボンデイング
パツド２６電気的接続を与えて、外側の列２２の
ボンデイングパツド２８の下側に経路を画定する
ことを可能としている。
好適には、ボンデイングパツドの列２０及び２
２は互い違いとさせて、ボンデイングワイヤ３０
及び３２の間隔を最大で一様とさせることを可能
とする。ボンデイングワイヤ３０は１つおきのダ
イボンデイングパツド３４から内側の列２０の対
向するパツケージホンデイングパツド２６へ延在
する。ボンデイングワイヤ３２は、交互のダイボ
ンデイングパツド３４から外側の列２２の夫々の
パツケージボンデイングパツド２８へ延在する。
第３図に示した如く、パツケージ１４は複数個
の層から構成されており、絶緑性のセラミツク物
質からなる層４３及び４４を包含している。パツ
ケージ１４もピン６１乃至６５を包含する多数の
誘電性ピンを有しており、それらは組込用のシス
テムに対して電気的なインターフエース及び物理
的な取り付けを提供している。メタライズしたス
トリツプ即ち「フインガ」は第１図のボンデイン
グパツド２６及び２８を有しており、ピンに対し
ての導電経路として機能する。
ピン６１へのフインガは、内側ボンデイングパ
ツド２６、貫通導体２４、層４３に沿つての導電
性セグメント３６、及び貫通導体７１を有してい
る。ピン６２へのフインガは、外側ボンデイング
パツド２８、層４４に沿つての導電性セグメント
３８、及び貫通導体７２を有している。その他の
ピンへのフインガ（不図示）はこの交互のパター
ンに従つている。
種々の設計上の拘束条件が別の実施例を一層最
適なものとしている。第４図に示した集積回路組
立体１１０は、事実上上述した実施例と同一であ
るが、パツケージボンデイングパツドとピンとの
間の導電経路に関して構成が異なつている。
組立体１１０において、ピン１６２への導電性
フインガは、内側ボンデイングパツド１２６、貫
通導体１２４、層１４３に沿つての導電性セグメ
ント３６１、層１４３と１４４の間の貫通導体、
層１４４に沿つての導電性セグメント３６３、及
び貫通導体１７２を有している。ピン１６１への
導電性フインガは、外側ボンデイングパツド１２
８、層１４４に沿つての導電性セグメント３８
１、層１４４と１４６間の貫通導体３８２、層１
４６に沿つての導電性セグメント３８３、及び貫
通導体１７１を有している。
組立体１１０のメタリゼーションパターンは、
層１４３を接地面として専用することを反映して
おり、従つて内側部分のみが入力又は出力信号フ
インガによつて使用する為に実際的に使用可能で
ある。層１４３，１４５，１４７は接地面であ
り、それらは層１４４及び１４６によつて担持さ
れる信号を遮蔽する為に使用することが可能であ
る。従つて、各信号担持用層１４４，１４６は遮
蔽用の層によつて上側及び下側が遮蔽されてい
る。
完全性の為に、第３図及び第４図に示した実施
例は熱拡散器８０及び１８０と共に示してある
が、第１図及び第２図はこの様な熱拡散器無しの
実施例を示してあり、ダイはパツケージのセラミ
ツク層に取付けてある。このことは熱を拡散させ
る目的でなされている。
図示した実施例は、開口がダイの中心に位置さ
れ、19×19のアレイにおいて0.100インチ（0.254
cm）ピツチで配列された260個のピンを有してお
り、気密封止がされている。外部パツケージ寸法
は、約1.96インチ（4.98cm）平方である。10個の
セラミツク層が全体の厚さ約0.1インチ（0.254
cm）を構成している。空洞乃至は凹所は、約0.51
インチ（1.30cm）平方であり、約0.41インチ（．
104cm）平方のダイを収納している。これらの寸
法は上述した実施例に特定のものであつて、本発
明はこれらの寸法に限定されるものでなく、種々
の値を取りえるものである。
以上、本発明の具体的実施の態様に付いて詳細
に説明したが、本発明はこれら具体例にのみ限定
されるべきものでは無く、本発明の技術的範囲を
逸脱すること無しに種々の変形が可能であること
は勿論である。
【図面の簡単な説明】
第１図は本発明に基づく集積回路組立体の部分
概略平面図、第２図は第１図中の２−２線に沿つ
て取つた概略断面図、第３図は本発明に基づいて
構成した集積回路組立体の一部を示した概略断面
図、第４図は本発明に基づいて構成した別の集積
回路組立体の一部を示した概略断面図、である。 （符号の説明）、１０：集積回路組立体、１
２：集積回路ダイ、１４：パツケージ、１６：空
洞（凹所）、１８：ボンデイング棚、２０：内側
の列、２２：外側の列、２４：貫通導体、２６，
２８：ボンデイングパツド、３０，３２：ボンデ
イングワイヤ。

Claims (1)

  1. 【特許請求の範囲】 １ 集積回路用パツケージにおいて、複数個の層
    が設けられており、前記パツケージは空洞を構成
    しており、前記層の第１のものは前記空洞に隣接
    するボンデイング棚を構成しており、前記ボンデ
    イング棚上に複数個の列に配設してボンデイング
    パツドが設けられており、その外側の列は前記空
    洞から離隔されおり且つ内側の列は前記外側の列
    と前記空洞との間に位置されており、前記パツケ
    ージと物理的に接続して電気的コンタクトが設け
    られており、前記コンタクトは組込用システムと
    の電気的連結を与えており、各々が前記コンタク
    トの少なくとも１つと前記ボンデイングパツドの
    少なくとも１つとの間に電気的接続を提供する複
    数個の導電経路が設けられており、前記導電経路
    は前記内側の列の前記ボンデイングパツドの第１
    のものを前記コンタクトの第１のものと電気的に
    接続させる第１導電経路を有しており、前記第１
    導電経路は前記層の第２のものの上に配設された
    導電性第１セグメントを有しており、前記第１導
    電経路は前記第１ボンデイングパツドを前記第１
    セグメントと電気的に接続させる貫通導体を有し
    ており、従つて前記第１導電経路が前記外側の列
    の全ての導電経路から電気的に分離されているこ
    とを特徴とするパツケージ。 ２ 特許請求の範囲第１項において、前記第１導
    電経路は前記第１層上に配設された第２セグメン
    トを有しており、前記第１導電経路は前記第１セ
    グメントを前記第２セグメントへ電気的に接続さ
    せる貫通導体を有していることを特徴とするパツ
    ケージ。 ３ 特許請求の範囲第２項において、前記複数個
    の層は第３層を有しており、且つ前記外側の列内
    のパツドを具備する各導電経路が前記第１層上に
    配設した基端セグメントと前記第３層上に配設し
    た先端セグメントを有していることを特徴とする
    パツケージ。 ４ 特許請求の範囲第３項において、前記外側の
    列内のパツドを具備する各導電経路が夫々の基端
    セグメントを夫々の先端セグメントへ電気的に接
    続させる貫通導体を有することを特徴とするパツ
    ケージ。 ５ 集積回路組立体において、複数個の層が設け
    られており、前記組立体は空洞を具備しており、
    前記層の内の第１層は前記空洞に隣接するボンデ
    イング棚を構成しており、前記空洞内に集積回路
    が配設されており、前記集積回路は導電性パツド
    を有しており、ボンデイングパツドが前記ボンデ
    イング棚上に複数個の列に配設されており、外側
    の列は前記空洞から離隔されており且つ内側の列
    は前記外側の列と前記空洞との間に位置されてお
    り、ボンデイングワイヤが前記ボンデイングパツ
    ドを前記導電性パツドへ電気的に接続させてお
    り、コンタクトが前記組立体と物理的に接続され
    ており且つ前記コンタクトは組込用システムとの
    電気的に連結を与えており、各々が前記コンタク
    トの少なくとも１つと前記ボンデイングパツドの
    少なくとも１つとの間に電気的接続を形成する導
    電経路が設けられており、前記導電経路は前記内
    側の列の前記ボンデイングパツドの第１のパツド
    を前記コンタクトの第１のコンタクトへ電気的に
    接続させる第１の導電経路を有しており、前記第
    １の導電経路は前記層の第２の層の上に配設され
    た導電性の第１セグメントを有することを特徴と
    する集積回路組立体。 ６ 特許請求の範囲第５項において、前記第１導
    電経路は、前記第１のボンデイングパツドを前記
    第１セグメントと電気的に接続する貫通導体を有
    しており、前記第１導電経路は前記外側の列の全
    ての導電経路から電気的に分離されていることを
    特徴とする集積回路組立体。 ７ 特許請求の範囲第５項において、前記第１導
    電経路は前記第１層の上に配設した第２セグメン
    トを有しており、前記第１導電経路は前記第１セ
    グメントを前記第２セグメントへ電気的に接続す
    る貫通導体を有しており、前記複数個の層は第３
    層を有しており、前記外側の列内にパツドを具備
    する各導電経路は前記第１層上に配設された基端
    セグメントと前記第３層上に配設された先端セグ
    メントとを有しており、前記外側の列内にパツド
    を具備する各導電経路は夫々の先端セグメントを
    夫々の先端セグメントへ電気的に接続する貫通導
    体を持つていることを特徴とする集積回路組立
    体。
JP62081301A 1986-04-04 1987-04-03 集積回路パツケ−ジ用単一ボンデイング棚多列ワイアボンドフインガレイアウト Granted JPS63260042A (ja)

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US848302 1992-03-09

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