JPH0414503B2 - - Google Patents
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- Publication number
- JPH0414503B2 JPH0414503B2 JP57042460A JP4246082A JPH0414503B2 JP H0414503 B2 JPH0414503 B2 JP H0414503B2 JP 57042460 A JP57042460 A JP 57042460A JP 4246082 A JP4246082 A JP 4246082A JP H0414503 B2 JPH0414503 B2 JP H0414503B2
- Authority
- JP
- Japan
- Prior art keywords
- metallized layer
- plating
- metallized
- die stage
- package
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/01—Manufacture or treatment
- H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Description
【発明の詳細な説明】
(a) 発明の技術分野
本発明は半導体パツケージの製造方法に係り、
特に信頼性を高めた半導体パツケージの製造方法
に関する。
特に信頼性を高めた半導体パツケージの製造方法
に関する。
(b) 従来技術と問題点
半導体装置がIC，LSIとなるに従つて、半導体
パツケージも大型化し、内部配線も複雑となつ
て、セラミツクパツケージは多層構造となつてき
た。通常、多層セラミツクパツケージの作製には
複数の生シートを積層して焼成し、その生シート
の表面に例えばタングステンメタライズペースト
を印刷法により塗布し、その必要部分には生シー
トにスルーホールを形成し、その内部にも上下の
電気的接続を行うように前記ペーストを塗布して
これらの生シートを積層して焼成する。そして、
焼成されたメタライズ層の露出部分には外部リー
ドとのろう付け部、ダイステージ及びボンデング
パツドがあり、ろう付け部に外部リードをろう付
けした後、特にボンデングパツドやダイステージ
には金メツキを行つて接着しやすい面に形成され
る。
パツケージも大型化し、内部配線も複雑となつ
て、セラミツクパツケージは多層構造となつてき
た。通常、多層セラミツクパツケージの作製には
複数の生シートを積層して焼成し、その生シート
の表面に例えばタングステンメタライズペースト
を印刷法により塗布し、その必要部分には生シー
トにスルーホールを形成し、その内部にも上下の
電気的接続を行うように前記ペーストを塗布して
これらの生シートを積層して焼成する。そして、
焼成されたメタライズ層の露出部分には外部リー
ドとのろう付け部、ダイステージ及びボンデング
パツドがあり、ろう付け部に外部リードをろう付
けした後、特にボンデングパツドやダイステージ
には金メツキを行つて接着しやすい面に形成され
る。
第１図はこのようなRGA（Pin Grid Arry）タ
イプの多層セラミツクパツケージの断面図を例示
しており、１は多層セラミツクパツケージ内部の
リード導体としてのメタライズ層、２は半導体チ
ツプを半田付けする設置領域であるダイステー
ジ、３はダイステージ２に設置される半導体チツ
プの電極とワイヤボンデングするボンデングパツ
トであり、４はリード導体としてのメタライズ層
１と接続し、かつ多層セラミツクパツケージの裏
面より垂直方向に一定間隔で格子状に立設した外
部リードである。
イプの多層セラミツクパツケージの断面図を例示
しており、１は多層セラミツクパツケージ内部の
リード導体としてのメタライズ層、２は半導体チ
ツプを半田付けする設置領域であるダイステー
ジ、３はダイステージ２に設置される半導体チツ
プの電極とワイヤボンデングするボンデングパツ
トであり、４はリード導体としてのメタライズ層
１と接続し、かつ多層セラミツクパツケージの裏
面より垂直方向に一定間隔で格子状に立設した外
部リードである。
ところで、ダイステージ２、あるいはボンデン
グパツト３とこれらに接続するメタライズ層１及
び外部リード４は、パツケージが完成された時に
は個々にそれぞれ電気的に絶縁された構造に形成
される。しかし、鍍金工程では同時にメツキする
必要があるために、鍍金工程前には共通の接続部
分が設けられており、通常その部分はパツケージ
側面の四周にメタライズ層が設けられ、その接続
部分までセラミツク内部にメツキ導出用メタライ
ズ層が形成される。第１図において、１′はメツ
キ導出用メタライズ層、５は共通接続部メタライ
ズ層で、第２図ａに示す実体図に共通接続部メタ
ライズ層５を図示している。
グパツト３とこれらに接続するメタライズ層１及
び外部リード４は、パツケージが完成された時に
は個々にそれぞれ電気的に絶縁された構造に形成
される。しかし、鍍金工程では同時にメツキする
必要があるために、鍍金工程前には共通の接続部
分が設けられており、通常その部分はパツケージ
側面の四周にメタライズ層が設けられ、その接続
部分までセラミツク内部にメツキ導出用メタライ
ズ層が形成される。第１図において、１′はメツ
キ導出用メタライズ層、５は共通接続部メタライ
ズ層で、第２図ａに示す実体図に共通接続部メタ
ライズ層５を図示している。
しかし、この共通接続部メタライズ層５は鍍金
工程後、研磨して除去されるが、第２図ｂに示す
実体図のように研磨後、メツキ導出用メタライズ
層１′との接続点はそのまゝ残存する。
工程後、研磨して除去されるが、第２図ｂに示す
実体図のように研磨後、メツキ導出用メタライズ
層１′との接続点はそのまゝ残存する。
したがつて、半導体素子を取り付けて封入した
後にも、外面にメタライズ層１′が露出しており、
このような半導体装置を手で触れると、そのメタ
ライズ層１′相互を接続させて、半導体装置が静
電破壊されることがある。また、そのために、メ
ツキ導出用メタライズ層１′を凹状となるように
研磨しても、不良環境下においては、この部分で
マイグレイシヨンを起してメタライズ層１′相互
が導通し、破壊が生じ且つこの様な研磨は厄介な
作業である。
後にも、外面にメタライズ層１′が露出しており、
このような半導体装置を手で触れると、そのメタ
ライズ層１′相互を接続させて、半導体装置が静
電破壊されることがある。また、そのために、メ
ツキ導出用メタライズ層１′を凹状となるように
研磨しても、不良環境下においては、この部分で
マイグレイシヨンを起してメタライズ層１′相互
が導通し、破壊が生じ且つこの様な研磨は厄介な
作業である。
(c) 発明の目的
本発明はこのような問題点を解消させ、半導体
装置が完成された後、セラミツクパツケージの外
周面に露出したメタライズ層が原因となつて、半
導体装置が破壊されることがないような半導体パ
ツケージの製造方法を提案するものである。
装置が完成された後、セラミツクパツケージの外
周面に露出したメタライズ層が原因となつて、半
導体装置が破壊されることがないような半導体パ
ツケージの製造方法を提案するものである。
(d) 発明の構成
その目的は、収納すべき半導体チツプを設置す
るダイステージと、該半導体チツプの多数の電極
に対するリード導体としてのメタライズ層を多層
に形成してなる多層セラミツクパツケージにおい
て、前記ダイステージとすべてのメタライズ層と
を該ダイステージ周囲で、導体線であるメツキ導
出用メタライズ層により接続する配線構造として
焼成し、前記リード導体としてのメタライズ層に
外部リードをろう付けし、ダイステージと露出し
たメタライズ層を鍍金した後、上記ダイステージ
周囲のメタライズ層接続部分で、所望のメタライ
ズ層を除くすべてのメタライズ層を切断するよう
にした半導体パツケージの製造方法によつて達成
される。
るダイステージと、該半導体チツプの多数の電極
に対するリード導体としてのメタライズ層を多層
に形成してなる多層セラミツクパツケージにおい
て、前記ダイステージとすべてのメタライズ層と
を該ダイステージ周囲で、導体線であるメツキ導
出用メタライズ層により接続する配線構造として
焼成し、前記リード導体としてのメタライズ層に
外部リードをろう付けし、ダイステージと露出し
たメタライズ層を鍍金した後、上記ダイステージ
周囲のメタライズ層接続部分で、所望のメタライ
ズ層を除くすべてのメタライズ層を切断するよう
にした半導体パツケージの製造方法によつて達成
される。
(e) 発明の実施例
以下、図面を参照して一実施例により詳細に説
明する。第３図はタングステンメタライズペース
トを印刷法により塗布した複数の生シートを積層
し、約1500℃の高温度で焼成し、外部リード４を
ろう付けした鍍金工程前のPGA（Pin Grid
Arry）タイプのパツケージ断面図を示しており、
セラミツクパツケージ内部のリード導体としての
メタライズ層１と接続したメツキ導出用メタライ
ズ層１１はダイステージ２の周囲まで形成され
て、ダイステージ２と接続する構造にする。第４
図はその平面図を示しており、この図によりすべ
てのメツキ導出用メタライズ層１１の露出部が示
されている。
明する。第３図はタングステンメタライズペース
トを印刷法により塗布した複数の生シートを積層
し、約1500℃の高温度で焼成し、外部リード４を
ろう付けした鍍金工程前のPGA（Pin Grid
Arry）タイプのパツケージ断面図を示しており、
セラミツクパツケージ内部のリード導体としての
メタライズ層１と接続したメツキ導出用メタライ
ズ層１１はダイステージ２の周囲まで形成され
て、ダイステージ２と接続する構造にする。第４
図はその平面図を示しており、この図によりすべ
てのメツキ導出用メタライズ層１１の露出部が示
されている。
このような構造にして、メツキ用電極と任意の
外部リード４とを接触させ、金鍍金を行つた後、
次にレーザ光を照射して、金メツキされたメツキ
導出用メタライズ層１１の接続部分を溶断する。
第５図は溶断されたダイステージ部分の平面図を
示しているが、例えばダイステージ２を接地する
ために外部リード４と接続する場合には、図のよ
うに所望のメタライズ層１１′を切断せずに残存
させる。また、レーザ光による溶断の代りに、セ
ラミツク回路基板上の抵抗体のトリミングに用い
られるトリマー（サンドブラスト）を利用し、接
続部分を切断してもよい。第６図はこれらの方法
により切断され、形成されたパツケージ断面図を
示している。
外部リード４とを接触させ、金鍍金を行つた後、
次にレーザ光を照射して、金メツキされたメツキ
導出用メタライズ層１１の接続部分を溶断する。
第５図は溶断されたダイステージ部分の平面図を
示しているが、例えばダイステージ２を接地する
ために外部リード４と接続する場合には、図のよ
うに所望のメタライズ層１１′を切断せずに残存
させる。また、レーザ光による溶断の代りに、セ
ラミツク回路基板上の抵抗体のトリミングに用い
られるトリマー（サンドブラスト）を利用し、接
続部分を切断してもよい。第６図はこれらの方法
により切断され、形成されたパツケージ断面図を
示している。
(f) 発明の効果
以上の実施例から明らかなように、本発明に
かゝる半導体パツケージの製造方法によれば、パ
ツケージ外面に鍍金工程に利用したメタライズ層
残部がキヤツプ封止後、外部に露出されることが
なくなるため、内部に収納し、組み立てした半導
体素子を破壊することがなくなり、半導体装置の
信頼性向上に極めて寄与するものである。
かゝる半導体パツケージの製造方法によれば、パ
ツケージ外面に鍍金工程に利用したメタライズ層
残部がキヤツプ封止後、外部に露出されることが
なくなるため、内部に収納し、組み立てした半導
体素子を破壊することがなくなり、半導体装置の
信頼性向上に極めて寄与するものである。
なお、PGAタイプ以外のセラミツクパツケー
ジにも適用できることは言うまでもない。
ジにも適用できることは言うまでもない。
第１図は従来のセラミツクパツケージの断面
図、第２図ａ及びｂはその問題点を示す実体図、
第３図及び第４図は本発明にかゝるセラミツクパ
ツケージの鍍金工程前の断面図と平面図、第５図
及び第６図はその鍍金工程後にメツキ導出用メタ
ライズ層を切断したところの本発明にかゝる部分
平面図と断面図である。 図中、１はリード導体としてのメタライズ層、
２はダイステージ、３はボンデングパツド、４は
外部リード、５は共通接続部メタライズ層、１′，
１１はメツキ導出用メタライズ層を示す。
図、第２図ａ及びｂはその問題点を示す実体図、
第３図及び第４図は本発明にかゝるセラミツクパ
ツケージの鍍金工程前の断面図と平面図、第５図
及び第６図はその鍍金工程後にメツキ導出用メタ
ライズ層を切断したところの本発明にかゝる部分
平面図と断面図である。 図中、１はリード導体としてのメタライズ層、
２はダイステージ、３はボンデングパツド、４は
外部リード、５は共通接続部メタライズ層、１′，
１１はメツキ導出用メタライズ層を示す。
Claims (1)
- 【特許請求の範囲】 １ 収納すべき半導体チツプを設置するダイステ
ージ２と、該半導体チツプの多数の電極に対する
リード導体としてのメタライズ層１を多層に形成
してなる多層セラミツクパツケージにおいて、 前記ダイステージ２とすべてのメタライズ層１
とを該ダイステージ２周囲で、導体線であるメツ
キ導出用メタライズ層１１により接続する配線構
造として焼成し、前記メタライズ層１に外部リー
ド４をろう付けし、ダイステージ２と露出したメ
タライズ層１を鍍金した後、上記ダイステージ２
周囲のメタライズ層接続部分で、所望のメタライ
ズ層１１′を除くすべてのメタライズ層１１を切
断する工程が含まれてなることを特徴とする半導
体パツケージの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042460A JPS58158951A (ja) | 1982-03-16 | 1982-03-16 | 半導体パッケージの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57042460A JPS58158951A (ja) | 1982-03-16 | 1982-03-16 | 半導体パッケージの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58158951A JPS58158951A (ja) | 1983-09-21 |
| JPH0414503B2 true JPH0414503B2 (ja) | 1992-03-13 |
Family
ID=12636678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57042460A Granted JPS58158951A (ja) | 1982-03-16 | 1982-03-16 | 半導体パッケージの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58158951A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2617518B2 (ja) * | 1988-04-19 | 1997-06-04 | 新光電気工業株式会社 | セラミックパッケージおよびその製造方法 |
| JP2819570B2 (ja) * | 1988-11-22 | 1998-10-30 | ミノルタ株式会社 | プリント基板の製造方法 |
| US5206188A (en) * | 1990-01-31 | 1993-04-27 | Ibiden Co., Ltd. | Method of manufacturing a high lead count circuit board |
| JP6298363B2 (ja) * | 2014-06-03 | 2018-03-20 | 日本特殊陶業株式会社 | 配線基板 |
-
1982
- 1982-03-16 JP JP57042460A patent/JPS58158951A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58158951A (ja) | 1983-09-21 |
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