JPH0378003B2 - - Google Patents
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- JPH0378003B2 JPH0378003B2 JP60236616A JP23661685A JPH0378003B2 JP H0378003 B2 JPH0378003 B2 JP H0378003B2 JP 60236616 A JP60236616 A JP 60236616A JP 23661685 A JP23661685 A JP 23661685A JP H0378003 B2 JPH0378003 B2 JP H0378003B2
- Authority
- JP
- Japan
- Prior art keywords
- fet
- gate
- input
- terminal
- mos fet
- Prior art date
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はラツチ回路に関し、特にＣ MOSラ
ツチ回路に関する。
ツチ回路に関する。
従来、Ｃ MOSラツチ回路は、例えば第５図
に示すように、２個のＮチヤネルMOS FETQ20
およびQ21と２個のＰチヤネルMOS FETQ25お
よびQ26で構成された第１のＣ MOSインバータ
と、２個のＮチヤネルMOS FET Q23およびQ24
と２個のＰチヤネルMOS FET Q27およびQ28で
構成された第２のＣ MOS インバータと、イ
ンバータ１０とから構成され、MOS FET Q26
とMOS FET Q28のソースは電源端子Vccに接続
され、MOS FET Q20とMOS FET Q23のソー
スは接地され、MOS FET Q20とMOS FET
Q26のゲートはデータ入力端子（データ入力Ｄ）
に接続され、MOS FET Q21とMOS FET Q27
のゲートは第１のゲート入力端子（第１のゲート
入力Ｇ）に接続され、MOS FET Q25とMOS
FET Q24のゲートは第２のゲート入力端子（第
２のゲート入力）に接続され、４個のMOS
FET Q21，Q24，Q25，Q27のドレインはすべてイ
ンバータ１０の入力端子に接続され、MOS
FET Q23とMOS FET Q28のゲート、およびイ
ンバータ１０の出力端はデータ出力端子（データ
出力Ｑ）に接続されている。
に示すように、２個のＮチヤネルMOS FETQ20
およびQ21と２個のＰチヤネルMOS FETQ25お
よびQ26で構成された第１のＣ MOSインバータ
と、２個のＮチヤネルMOS FET Q23およびQ24
と２個のＰチヤネルMOS FET Q27およびQ28で
構成された第２のＣ MOS インバータと、イ
ンバータ１０とから構成され、MOS FET Q26
とMOS FET Q28のソースは電源端子Vccに接続
され、MOS FET Q20とMOS FET Q23のソー
スは接地され、MOS FET Q20とMOS FET
Q26のゲートはデータ入力端子（データ入力Ｄ）
に接続され、MOS FET Q21とMOS FET Q27
のゲートは第１のゲート入力端子（第１のゲート
入力Ｇ）に接続され、MOS FET Q25とMOS
FET Q24のゲートは第２のゲート入力端子（第
２のゲート入力）に接続され、４個のMOS
FET Q21，Q24，Q25，Q27のドレインはすべてイ
ンバータ１０の入力端子に接続され、MOS
FET Q23とMOS FET Q28のゲート、およびイ
ンバータ１０の出力端はデータ出力端子（データ
出力Ｑ）に接続されている。
いま、第１のゲート入力Ｇが“Ｈ”、第２のゲ
ート入力が“Ｌ”のときデータ入力Ｄがとり込
まれると、第１のＣ MOSインバータを経てデ
ータ入力Ｄは逆位相になり、インバータ１０を通
してふたたび同位相に戻つてデータ出力Ｑとして
出力される。次に、第１のゲート入力Ｇが“Ｌ”
に転じると第２のゲート入力は“Ｈ”になり、
MOS FET Q24およびMOS FET Q27が共にオ
ンし、MOS FET Q23とMOS FET Q28はイン
バータ１０により正帰還がかかつているので、デ
ータ出力Ｑはそのまま保持される。
ート入力が“Ｌ”のときデータ入力Ｄがとり込
まれると、第１のＣ MOSインバータを経てデ
ータ入力Ｄは逆位相になり、インバータ１０を通
してふたたび同位相に戻つてデータ出力Ｑとして
出力される。次に、第１のゲート入力Ｇが“Ｌ”
に転じると第２のゲート入力は“Ｈ”になり、
MOS FET Q24およびMOS FET Q27が共にオ
ンし、MOS FET Q23とMOS FET Q28はイン
バータ１０により正帰還がかかつているので、デ
ータ出力Ｑはそのまま保持される。
上述した従来のＣ MOSラツチ回路は９素子
で構成されており、素子数が多くＣ MOSの
VLSIに多数用いるにはチツプ面積が大きくなる
という欠点がある。
で構成されており、素子数が多くＣ MOSの
VLSIに多数用いるにはチツプ面積が大きくなる
という欠点がある。
本発明のCNOSラツチ回路は、データ入力端Ｄ
と、互いに逆相の信号が入力される第１および第
２のゲート入力端Ｇ，と、第１および第２の電
源端と、データ出力端Ｑと、一端が第１の電源端
に、ゲートがデータ入力端に接続された一導電型
の第１のFET Ｑ１と、一端が第１のFETの他端
に、ゲートが第１のゲート入力端Ｇに接続された
一導電型の第２のFET Ｑ２と、一端が第２の
FETの他端に、ゲート第２のゲート入力端Ｇに
接続された逆導電型の第３のFET Ｑ３と、一端
が第３のFETの他端に、ゲートがデータ入力端
に、他端が第２の電源端に接続された逆導電型の
第４のFET Ｑ４と、一端が第１の電源線に、ゲ
ートがデータ出力端かあるいは第２のゲート入力
端に接続される一導電型の第５のFET Ｑ５と、
一端が第５のFETの他端に、ゲートが第２のゲ
ート入力端かあるいはデータ出力端に接続される
一導電型の第６のFET Ｑ６と、一端が第６の
FETの他端に、ゲートがデータの出力端に、他
端が第２の電源端に接続された逆導電型のFET
Ｑ７と、第２と第３のFETの接続点と、第６と
第７のFETの接続点とに入力端が接続され、出
力がデータ出力端に接続された反転回路１とを有
することを特徴とする。
と、互いに逆相の信号が入力される第１および第
２のゲート入力端Ｇ，と、第１および第２の電
源端と、データ出力端Ｑと、一端が第１の電源端
に、ゲートがデータ入力端に接続された一導電型
の第１のFET Ｑ１と、一端が第１のFETの他端
に、ゲートが第１のゲート入力端Ｇに接続された
一導電型の第２のFET Ｑ２と、一端が第２の
FETの他端に、ゲート第２のゲート入力端Ｇに
接続された逆導電型の第３のFET Ｑ３と、一端
が第３のFETの他端に、ゲートがデータ入力端
に、他端が第２の電源端に接続された逆導電型の
第４のFET Ｑ４と、一端が第１の電源線に、ゲ
ートがデータ出力端かあるいは第２のゲート入力
端に接続される一導電型の第５のFET Ｑ５と、
一端が第５のFETの他端に、ゲートが第２のゲ
ート入力端かあるいはデータ出力端に接続される
一導電型の第６のFET Ｑ６と、一端が第６の
FETの他端に、ゲートがデータの出力端に、他
端が第２の電源端に接続された逆導電型のFET
Ｑ７と、第２と第３のFETの接続点と、第６と
第７のFETの接続点とに入力端が接続され、出
力がデータ出力端に接続された反転回路１とを有
することを特徴とする。
第４図ａ，ｂはそれぞれ従来例と本発明例のＣ
MOSラツチ回路を使用したチツプのレイアウ
ト、特にゲート入力配線の状況とチツプの大小を
示す図である。
MOSラツチ回路を使用したチツプのレイアウ
ト、特にゲート入力配線の状況とチツプの大小を
示す図である。
従来例においては第１のゲート入力配線がＮチ
ヤネルMOS FET Q21とＰチヤネルMOS FET
Q27に接続され、第２のゲート入力配線がＰチヤ
ネルMOS FET Q25とＮチヤネルMOS FET
Q24に接続されているため、チツプ上のＰチヤネ
ルMOS領域とＮチヤネルMOS領域のそれぞれ
に、第１のゲート入力配線と第２のゲート入力配
線が各１本ずつ必要とされる（第４ａ）。一方、
本実施例においては、第１のゲート入力配線はＮ
チヤネルMOS FET Q2のゲートのみに入力され
るため、第１のゲート入力配線はチツプ上Ｐチヤ
ネルMOS FET領域には不要となり、第２のゲ
ート入力はＰチヤネルMOS FET Q3と、Ｎチヤ
ネルMOS FET Q6またはQ5に接続されるため、
チツプ上ではＰチヤネルMOS FET領域に第２
のゲート入力配線を１本設ける他、Ｎチヤネル
MOS領域へはチツプ内部で適当に延長すればよ
い（第４図ｂ）。
ヤネルMOS FET Q21とＰチヤネルMOS FET
Q27に接続され、第２のゲート入力配線がＰチヤ
ネルMOS FET Q25とＮチヤネルMOS FET
Q24に接続されているため、チツプ上のＰチヤネ
ルMOS領域とＮチヤネルMOS領域のそれぞれ
に、第１のゲート入力配線と第２のゲート入力配
線が各１本ずつ必要とされる（第４ａ）。一方、
本実施例においては、第１のゲート入力配線はＮ
チヤネルMOS FET Q2のゲートのみに入力され
るため、第１のゲート入力配線はチツプ上Ｐチヤ
ネルMOS FET領域には不要となり、第２のゲ
ート入力はＰチヤネルMOS FET Q3と、Ｎチヤ
ネルMOS FET Q6またはQ5に接続されるため、
チツプ上ではＰチヤネルMOS FET領域に第２
のゲート入力配線を１本設ける他、Ｎチヤネル
MOS領域へはチツプ内部で適当に延長すればよ
い（第４図ｂ）。
したがつて、多数のこの種の回路が使用される
チツプにおいて、本発明の回路を使用することに
より、従来例に比し、配線のための占有面積が大
きく削減される。
チツプにおいて、本発明の回路を使用することに
より、従来例に比し、配線のための占有面積が大
きく削減される。
このように、本発明のＣ MOSラツチ回路は
従来のＣ MOSラツチ回路と比較して素子数が
１個減つており、またゲート入力回路の配線も簡
単になるのでチツプ面積が小さくなる。
従来のＣ MOSラツチ回路と比較して素子数が
１個減つており、またゲート入力回路の配線も簡
単になるのでチツプ面積が小さくなる。
次に、本発明の実施例について図面を参照して
説明する。
説明する。
第１図は本発明のＣ MOSラツチ回路の一実
施例を示す回路図、第２図は第１図に示す実施例
における入出力信号のタイミングチヤート、第３
図は第１図中のインバータ１の入出力特性図であ
る。
施例を示す回路図、第２図は第１図に示す実施例
における入出力信号のタイミングチヤート、第３
図は第１図中のインバータ１の入出力特性図であ
る。
本実施例は、データ入力端子（データ入力Ｄ）
と、第１および第２のゲート入力端子（第１、第
２のゲート入力Ｇ，）と、データ出力端子（デ
ータ出力Ｑ）と、電源端子（電源電圧Vcc）と、
ソースが接地され、ゲートがデータ入力端子に接
続されたＮチヤネルMOS FET Q1と、ソースが
接地され、ゲートがデータ出力端子にそれぞれ接
続されたＮチヤネルMOS FET Q5と、ソースが
MOS FET Q1のドレインに、ゲートが第１のゲ
ート入力端子にそれぞれ接続されたＮチヤネル
MOS FET Q2と、ソースがMOS FET Q5のド
レインに接続され、ゲートが、第２のゲート入力
端子に接続されたＮチヤネルMOS FET Q6と、
ソースが電源端子にいずれも接続され、ゲートが
データ入力端子とデータ出力端子にそれぞれ接続
されたＰチヤネルMOS FET Q4，Q7と、ソース
がMOS FET Q4のドレインに、ゲートが第２の
ゲート入力端子にそれぞれ接続されたＰチヤネル
MOS FET Q3と、入力端子がMOS FET Q2，
Q3，Q6，Q7のドレインに接続され、出力端がデ
ータ出力端子に接続されたインバータ１を有して
いる。
と、第１および第２のゲート入力端子（第１、第
２のゲート入力Ｇ，）と、データ出力端子（デ
ータ出力Ｑ）と、電源端子（電源電圧Vcc）と、
ソースが接地され、ゲートがデータ入力端子に接
続されたＮチヤネルMOS FET Q1と、ソースが
接地され、ゲートがデータ出力端子にそれぞれ接
続されたＮチヤネルMOS FET Q5と、ソースが
MOS FET Q1のドレインに、ゲートが第１のゲ
ート入力端子にそれぞれ接続されたＮチヤネル
MOS FET Q2と、ソースがMOS FET Q5のド
レインに接続され、ゲートが、第２のゲート入力
端子に接続されたＮチヤネルMOS FET Q6と、
ソースが電源端子にいずれも接続され、ゲートが
データ入力端子とデータ出力端子にそれぞれ接続
されたＰチヤネルMOS FET Q4，Q7と、ソース
がMOS FET Q4のドレインに、ゲートが第２の
ゲート入力端子にそれぞれ接続されたＰチヤネル
MOS FET Q3と、入力端子がMOS FET Q2，
Q3，Q6，Q7のドレインに接続され、出力端がデ
ータ出力端子に接続されたインバータ１を有して
いる。
次に、本実施例の動作を第１図および第２図を
参照して説明する。
参照して説明する。
最初、データ入力Ｄが“Ｈ”、データ出力Ｑが
“Ｌ”のレベルにあるとする。このとき、MOS
FET Q7はオン、MOS FET Q5はオフしてい
る。時刻t1に第１のゲート入力Ｇが“Ｈ”、第２
のゲート入力が“Ｌ”になると、MOS FET
Q1はオン、MOS FET Q2およびQ3もオン、
MOS FET Q4はオフし、MOS FET Q7を通し
てMOS FET Q1およびQ2に電流が流れる。そこ
で、MOS FET Q1と、MOS FET Q2のオン抵
抗値の合計をMOS FET Q7のオン抵抗値の約1/
３以下にしておくと、時刻t2において、インバー
タ１の入力は第３図の入出力特性曲線が示すよう
に出力電圧が反転する入力電圧VIより低くなる
のでインバータ１から出力される出力データＱは
反転して“Ｈ”になり、MOS FET Q7はオフし
てインバータ１の入力はＯ［Ｖ］（接地電位）まで
下がつてデータ出力Ｑを保持する。時刻t3に第１
のデータ入力Ｇが“Ｌ”、第２のゲート入力が
“Ｈ”に反転するとMOS FET Q2およびQ3はオ
フし、MOS FET Q6はオンし、MOS FET Q5
はオンしているのでインバータ１の入力はＯ［Ｖ］
を保持し続ける。次に、時刻t4でデータ入力Ｄが
“Ｌ”に反転しても、MOS FET Q6およびQ5は
変化せずデータ出力Ｑはそのまま保持される。次
にデータ入力Ｄが“Ｌ”のとき時刻t5にふたたび
第１のゲート入力Ｇが“Ｈ”、第２のゲート入力
Ｇが“Ｌ”になると、MOS FET Q4がオン、
MOS FET Q1がオフ、MOS FET Q2およびQ3
がオン、MOS FET Q6はオフするので、MOS
FET Q4およびQ3を通して電源電圧Vccが加えら
れてインバータ１の入力は電位が上昇して“Ｈ”
になり、時刻t6にインバータ１のデータ出力Ｑは
“Ｌ”に反転し、MOS FET Q7はオン、MOS
FET Q5はオフする。インバータ１の入力はVcc
［Ｖ］に保たれデータ出力Ｑは０［Ｖ］を保持す
る。次に時刻t7に第１のゲート入力Ｇが“Ｌ”、
第２のゲート入力が“Ｈ”になると、MOS
FET Q2およびQ3はオフ、MOS FET Q6はオン
するが、MOS FET Q5はオフ、MOS FET Q7
オンのままなので、インバータ１の入力電位は
Vcc［Ｖ］に、データ出力Ｑは０［Ｖ］に保持され
続ける。
“Ｌ”のレベルにあるとする。このとき、MOS
FET Q7はオン、MOS FET Q5はオフしてい
る。時刻t1に第１のゲート入力Ｇが“Ｈ”、第２
のゲート入力が“Ｌ”になると、MOS FET
Q1はオン、MOS FET Q2およびQ3もオン、
MOS FET Q4はオフし、MOS FET Q7を通し
てMOS FET Q1およびQ2に電流が流れる。そこ
で、MOS FET Q1と、MOS FET Q2のオン抵
抗値の合計をMOS FET Q7のオン抵抗値の約1/
３以下にしておくと、時刻t2において、インバー
タ１の入力は第３図の入出力特性曲線が示すよう
に出力電圧が反転する入力電圧VIより低くなる
のでインバータ１から出力される出力データＱは
反転して“Ｈ”になり、MOS FET Q7はオフし
てインバータ１の入力はＯ［Ｖ］（接地電位）まで
下がつてデータ出力Ｑを保持する。時刻t3に第１
のデータ入力Ｇが“Ｌ”、第２のゲート入力が
“Ｈ”に反転するとMOS FET Q2およびQ3はオ
フし、MOS FET Q6はオンし、MOS FET Q5
はオンしているのでインバータ１の入力はＯ［Ｖ］
を保持し続ける。次に、時刻t4でデータ入力Ｄが
“Ｌ”に反転しても、MOS FET Q6およびQ5は
変化せずデータ出力Ｑはそのまま保持される。次
にデータ入力Ｄが“Ｌ”のとき時刻t5にふたたび
第１のゲート入力Ｇが“Ｈ”、第２のゲート入力
Ｇが“Ｌ”になると、MOS FET Q4がオン、
MOS FET Q1がオフ、MOS FET Q2およびQ3
がオン、MOS FET Q6はオフするので、MOS
FET Q4およびQ3を通して電源電圧Vccが加えら
れてインバータ１の入力は電位が上昇して“Ｈ”
になり、時刻t6にインバータ１のデータ出力Ｑは
“Ｌ”に反転し、MOS FET Q7はオン、MOS
FET Q5はオフする。インバータ１の入力はVcc
［Ｖ］に保たれデータ出力Ｑは０［Ｖ］を保持す
る。次に時刻t7に第１のゲート入力Ｇが“Ｌ”、
第２のゲート入力が“Ｈ”になると、MOS
FET Q2およびQ3はオフ、MOS FET Q6はオン
するが、MOS FET Q5はオフ、MOS FET Q7
オンのままなので、インバータ１の入力電位は
Vcc［Ｖ］に、データ出力Ｑは０［Ｖ］に保持され
続ける。
なお、MOS FET Q6とMOS FET Q5のゲー
トにそれぞれ入力される第２のゲート入力とデ
ータ出力Ｑのフイードバツク信号とを入れ替えて
もよいし、またインバータ１の入力点からデータ
出力をとり出してもよいし、さらにインバータ
１の入力点から、バツフア用として別にインバー
タを追加してＱ出力をとり出してもよい。また、
本実施例においてはMOS FET Q1，Q2，Q5，
Q6をＮチヤネル型、MOS FET Q3，Q4，Q7を
Ｐチヤネル型として説明したが、前者のグループ
をＰチヤネル型、後者のグループをＮチヤネル型
としてもよい。MOS FET Q3およびQ4を介して
インバータ１に電源電圧Vccが印加されるときは
MOS FET Q6がオフされるので、MOS FET
Q3およびQ4の素子を小さくすることができ、入
力容量も減少する。
トにそれぞれ入力される第２のゲート入力とデ
ータ出力Ｑのフイードバツク信号とを入れ替えて
もよいし、またインバータ１の入力点からデータ
出力をとり出してもよいし、さらにインバータ
１の入力点から、バツフア用として別にインバー
タを追加してＱ出力をとり出してもよい。また、
本実施例においてはMOS FET Q1，Q2，Q5，
Q6をＮチヤネル型、MOS FET Q3，Q4，Q7を
Ｐチヤネル型として説明したが、前者のグループ
をＰチヤネル型、後者のグループをＮチヤネル型
としてもよい。MOS FET Q3およびQ4を介して
インバータ１に電源電圧Vccが印加されるときは
MOS FET Q6がオフされるので、MOS FET
Q3およびQ4の素子を小さくすることができ、入
力容量も減少する。
以上説明したように本発明は、特許請求の範囲
の回路構成をとることにより、従来のものに比較
して回路素子の数が１個減少し、また本発明のＣ
MOSラツチ回路を多数用いたチツプは、Ｎチ
ヤネルMOS FET領域およびＰチヤネルMOS
FET領域にゲート入力配線を３本必要とするだ
けで、４本を必要とした従来のものに比較して配
線の占有面積が小さく、いずれも、ラツチ回路を
多用するVLSIにおいてそのチツプサイズを小さ
くすることに大きく貢献し、さらに第１のゲート
入力の容量も小さくなるのでより高速のＣ
MOSラツチ回路が実現できる効果がある。
の回路構成をとることにより、従来のものに比較
して回路素子の数が１個減少し、また本発明のＣ
MOSラツチ回路を多数用いたチツプは、Ｎチ
ヤネルMOS FET領域およびＰチヤネルMOS
FET領域にゲート入力配線を３本必要とするだ
けで、４本を必要とした従来のものに比較して配
線の占有面積が小さく、いずれも、ラツチ回路を
多用するVLSIにおいてそのチツプサイズを小さ
くすることに大きく貢献し、さらに第１のゲート
入力の容量も小さくなるのでより高速のＣ
MOSラツチ回路が実現できる効果がある。
第１図は本発明のＣ MOSラツチ回路の一実
施例を示す回路図、第２図は第１図の実施例のタ
イミングチヤート、第３図はインバータ１の入出
力特性図、第４図ａ，ｂはそれぞれ従来例および
本発明のＣ MOSラツチ回路のレイアウトにお
けるゲート入力配線の状況とチツプの大小を示す
説明図、第５図は従来例のＣ MOSラツチ回路
の回路図である。 Q1，Q2，Q5，Q6……ＮチヤネルMOS FET、
Q3，Q4，Q7……ＰチヤネルMOS FET、１……
インバータ、Ｄ……データ入力、Ｇ……第１のゲ
ート入力、……第２のゲート入力、Ｑ……デー
タ出力、Vcc……電源電圧。
施例を示す回路図、第２図は第１図の実施例のタ
イミングチヤート、第３図はインバータ１の入出
力特性図、第４図ａ，ｂはそれぞれ従来例および
本発明のＣ MOSラツチ回路のレイアウトにお
けるゲート入力配線の状況とチツプの大小を示す
説明図、第５図は従来例のＣ MOSラツチ回路
の回路図である。 Q1，Q2，Q5，Q6……ＮチヤネルMOS FET、
Q3，Q4，Q7……ＰチヤネルMOS FET、１……
インバータ、Ｄ……データ入力、Ｇ……第１のゲ
ート入力、……第２のゲート入力、Ｑ……デー
タ出力、Vcc……電源電圧。
Claims (1)
- 【特許請求の範囲】 １ データ入力端Ｄと、 互いに逆相の信号が入力される第１および第２
のゲート入力端Ｇ，と、 第１および第２の電源端と、 データ出力端Ｑと、 一端が第１の電源端に、ゲートがデータ入力端
に接続された一導電型の第１のFET Ｑ１と、一
端が第１のFETの他端に、ゲートが第１のゲー
ト入力端Ｇに接続された一導電型の第２のFET
Ｑ２と、 一端が第２のFETの他端に、ゲート第２のゲ
ート入力端に接続された逆導電型の第３の
FET Ｑ３と、 一端が第３のFETの他端に、ゲートがデータ
入力端に、他端が第２の電源端に接続された逆導
電型の第４のFET Ｑ４と、 一端が第１の電源線に、ゲートがデータ出力端
かあるいは第２のゲート入力端に接続される一導
電型の第５のFET Ｑ５と、一端が第５のFETの
他端に、ゲートが第２のゲート入力端かあるいは
データ出力端に接続される一導電型の第６の
FET Ｑ６と、 一端が第６のFETの他端に、ゲートがデータ
出力端に、他端が第２の電源端に接続された逆導
電型のFET Ｑ７と、 第２と第３のFETの接続点と、第６と第７の
FETの接続点とに入力端が接続され、出力がデ
ータ出力端に接続された反転回路１とを有するこ
とを特徴とするCMOSラツチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236616A JPS6295018A (ja) | 1985-10-22 | 1985-10-22 | Ｃｍｏｓラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236616A JPS6295018A (ja) | 1985-10-22 | 1985-10-22 | Ｃｍｏｓラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295018A JPS6295018A (ja) | 1987-05-01 |
| JPH0378003B2 true JPH0378003B2 (ja) | 1991-12-12 |
Family
ID=17003279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236616A Granted JPS6295018A (ja) | 1985-10-22 | 1985-10-22 | Ｃｍｏｓラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295018A (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186225A (ja) * | 1982-04-23 | 1983-10-31 | Toshiba Corp | ラツチ回路 |
| JPS5922435A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | ラツチ回路 |
| JPS6125321A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | デ−タラツチ回路 |
-
1985
- 1985-10-22 JP JP60236616A patent/JPS6295018A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6295018A (ja) | 1987-05-01 |
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