JPS6295018A - Ｃｍｏｓラツチ回路 - Google Patents
Ｃｍｏｓラツチ回路Info
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- JPS6295018A JPS6295018A JP60236616A JP23661685A JPS6295018A JP S6295018 A JPS6295018 A JP S6295018A JP 60236616 A JP60236616 A JP 60236616A JP 23661685 A JP23661685 A JP 23661685A JP S6295018 A JPS6295018 A JP S6295018A
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- mos fet
- fet
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はラッチ回路に関し、特にＣＭＯＳラッチ回路に
関する。
関する。
〔従来の技術）
従来、ＣＭＯＳラッチ回路は、例えば第５図に示すよう
に、２個のＮチャネルＭＯＳ ＦＥＴ Ｑ？。およびＱ
２＋と２個のＰチャネルＭＯ３ＦＥＴ Ｑ、ｓおよびＱ
７ｂで構成された第１のＣＭＯＳインバータと、２個の
ＮチャネルＭＯＳ ＦＥＴ Ｑ７ｊおよびＴｏ４と２個
のＰチャネルＭＯ３ＦＥＴ Ｑ７７および０２Ｂで構成
された第２のＣＭＯＳインバータと、インバータ１０と
から構成され、ＭＯＳ ＦＥＴ Ｑ２らとＭＯＳ ＦＥ
Ｔ Ｑ２Ｂのソースは電源端子Ｖｃｃに接続され、ＭＯ
Ｓ ＦＥＴ Ｑ７０とＭＯＳＦＥＴ ０７３のソースは
接地され、ＭＯＳ ＦＥＴ ０２゜とＭＯＳ ＦＥＴ
Ｑ、ｈのゲートはデータ入力端子（データ入力Ｄ）に接
続され、ＭＯＳ ＦＥＴ Ｑ７１とＭＯＳ ＦＥ丁Ｑ７
７のゲートは第１のゲート入力端子（第１のゲート人力
Ｇ）に接続され、ＭＯＳ ＦＥＴ Ｑ２ｓとＭＯＳＦＥ
Ｔ ０７４のゲートは第２のゲート入力端子（第２のゲ
ート人力ｄ）に接続され、４個のＭＯＳ ＦＥＴＣｂｌ
、 Ｑ２ｑ 、 Ｔｏ！、 、 Ｑｙｔのドレ
インはすべてインバータ１０の入力端子に接続され、Ｍ
ＯＳ ＦＥＴ Ｑ２３とＭＯＳ ＦＥＴ Ｑ２ｎのゲー
ト、およびインバータ１０の出力端はデータ出力端子（
データ比力Ｑ）に接続されでいる。
に、２個のＮチャネルＭＯＳ ＦＥＴ Ｑ？。およびＱ
２＋と２個のＰチャネルＭＯ３ＦＥＴ Ｑ、ｓおよびＱ
７ｂで構成された第１のＣＭＯＳインバータと、２個の
ＮチャネルＭＯＳ ＦＥＴ Ｑ７ｊおよびＴｏ４と２個
のＰチャネルＭＯ３ＦＥＴ Ｑ７７および０２Ｂで構成
された第２のＣＭＯＳインバータと、インバータ１０と
から構成され、ＭＯＳ ＦＥＴ Ｑ２らとＭＯＳ ＦＥ
Ｔ Ｑ２Ｂのソースは電源端子Ｖｃｃに接続され、ＭＯ
Ｓ ＦＥＴ Ｑ７０とＭＯＳＦＥＴ ０７３のソースは
接地され、ＭＯＳ ＦＥＴ ０２゜とＭＯＳ ＦＥＴ
Ｑ、ｈのゲートはデータ入力端子（データ入力Ｄ）に接
続され、ＭＯＳ ＦＥＴ Ｑ７１とＭＯＳ ＦＥ丁Ｑ７
７のゲートは第１のゲート入力端子（第１のゲート人力
Ｇ）に接続され、ＭＯＳ ＦＥＴ Ｑ２ｓとＭＯＳＦＥ
Ｔ ０７４のゲートは第２のゲート入力端子（第２のゲ
ート人力ｄ）に接続され、４個のＭＯＳ ＦＥＴＣｂｌ
、 Ｑ２ｑ 、 Ｔｏ！、 、 Ｑｙｔのドレ
インはすべてインバータ１０の入力端子に接続され、Ｍ
ＯＳ ＦＥＴ Ｑ２３とＭＯＳ ＦＥＴ Ｑ２ｎのゲー
ト、およびインバータ１０の出力端はデータ出力端子（
データ比力Ｑ）に接続されでいる。
いま、第１のゲート人力ＧがＨ”、第２のゲート人力ｄ
か°シ“のときデータ人力りかとり込まれると、第１の
ＣＭＯＳインバータを経てデータ人力りは逆位相になり
、インバータ１ｏを通しでふたたび同位相に戻ってデー
タ出力Ｑとして出力される。次に、第１のゲート入力Ｇ
が“Ｌ ”に転しると第２のゲート人力ｄは”Ｈ′°に
なつ、ＭＯＳＦＥＴ Ｑ２４およびＭＯＳ ＦＥＴ Ｑ
、＋が共にオンし、ＭＯＳＦＥＴ Ｑ２：＜とＭＯＳ
ＦＥＴ Ｑ７＋１ ニはインバータＩＯ１，ｍより正帰
還かかかっでいるので、データ出力Ｑはそのまま保持さ
れる。
か°シ“のときデータ人力りかとり込まれると、第１の
ＣＭＯＳインバータを経てデータ人力りは逆位相になり
、インバータ１ｏを通しでふたたび同位相に戻ってデー
タ出力Ｑとして出力される。次に、第１のゲート入力Ｇ
が“Ｌ ”に転しると第２のゲート人力ｄは”Ｈ′°に
なつ、ＭＯＳＦＥＴ Ｑ２４およびＭＯＳ ＦＥＴ Ｑ
、＋が共にオンし、ＭＯＳＦＥＴ Ｑ２：＜とＭＯＳ
ＦＥＴ Ｑ７＋１ ニはインバータＩＯ１，ｍより正帰
還かかかっでいるので、データ出力Ｑはそのまま保持さ
れる。
〔発明が解決（〕ようとする問題点〕
上述した従来のＣＭＯＳラッチ回路は９素子″Ｃ構成さ
れており、素子数か多くＣＭＯＳのＶＬＳＩに多数用い
る（こはチップ面積か大きくなるという欠点かある。
れており、素子数か多くＣＭＯＳのＶＬＳＩに多数用い
る（こはチップ面積か大きくなるという欠点かある。
本発明のＣＭＯＳラッチ回路は、データ入力端子と、互
いに逆相の信号が入力される第１および第２のゲート入
力端子と、データ出力端子と、第１および第２の電源端
子と、ソースが第１の電源端子に、ゲートかデータ入力
端子にそれぞれ接続された第１の導電型の第１のＭＯＳ
ＦＥＴと、ソースが第１の電源端子に、ゲートがデー
タ出力端子または菌２のゲート入力端子にそれぞれ接続
された第１の導電型の第５のＭＯＳ ＦＥＴと、ソース
が第１のＭＯＳ ＦＥＴのドレインに、ゲートが第１の
ゲート入力端子にそれぞれ接続された第１の導電型の第
２のＭＯＳ ＦＥＴと、ソースか第５のＭＯＳ ＦＥＴ
のドレインに接続され、ゲートが、第５のＭＯＳ ＦＥ
Ｔとは逆に第２のゲート入力端子またはデータ出力端子
にそれぞれ接続された第１の導電型の第６のＭＯＳＦＥ
Ｔと、ソースか第２の電源端子にいずれも接続され、ゲ
ートかデータ入力端子とデータ出力端子にそれぞれ接続
された第１の導電型と相補の第２の導電型の第４と第７
のＭＯＳ ＦＥＴと、ソースが菓４のＭＯＳ ＦＥＴの
ドレインに、ゲートが第２のゲート入力端子にそれぞれ
接続された第２の導電型の第３のＭＯＳ ＦＥＴと、入
力端か第２と第３と第６と第７のＭＯＳ ＦＥＴのドレ
インに接続され、出力端がデータ出力端子に接続された
インバータを有しでいるゆ 第４図（ａ）、 （ｂ）はそれぞれ従来例と本発明例の
ＣＭＯＳラッチ回路を使用したチップのレイアウト、特
（こゲート入力配線の状況とチップの大小を示す図であ
る。
いに逆相の信号が入力される第１および第２のゲート入
力端子と、データ出力端子と、第１および第２の電源端
子と、ソースが第１の電源端子に、ゲートかデータ入力
端子にそれぞれ接続された第１の導電型の第１のＭＯＳ
ＦＥＴと、ソースが第１の電源端子に、ゲートがデー
タ出力端子または菌２のゲート入力端子にそれぞれ接続
された第１の導電型の第５のＭＯＳ ＦＥＴと、ソース
が第１のＭＯＳ ＦＥＴのドレインに、ゲートが第１の
ゲート入力端子にそれぞれ接続された第１の導電型の第
２のＭＯＳ ＦＥＴと、ソースか第５のＭＯＳ ＦＥＴ
のドレインに接続され、ゲートが、第５のＭＯＳ ＦＥ
Ｔとは逆に第２のゲート入力端子またはデータ出力端子
にそれぞれ接続された第１の導電型の第６のＭＯＳＦＥ
Ｔと、ソースか第２の電源端子にいずれも接続され、ゲ
ートかデータ入力端子とデータ出力端子にそれぞれ接続
された第１の導電型と相補の第２の導電型の第４と第７
のＭＯＳ ＦＥＴと、ソースが菓４のＭＯＳ ＦＥＴの
ドレインに、ゲートが第２のゲート入力端子にそれぞれ
接続された第２の導電型の第３のＭＯＳ ＦＥＴと、入
力端か第２と第３と第６と第７のＭＯＳ ＦＥＴのドレ
インに接続され、出力端がデータ出力端子に接続された
インバータを有しでいるゆ 第４図（ａ）、 （ｂ）はそれぞれ従来例と本発明例の
ＣＭＯＳラッチ回路を使用したチップのレイアウト、特
（こゲート入力配線の状況とチップの大小を示す図であ
る。
従来例においでは第１のゲート入力配線がＮチャネル
ＭＯＳ ＦＥＴ Ｑ７１とＰ チャ＊ ルＭＯ３ＦＥＴ
（ｂｙに接続され、第２のゲート入力配線がＰチャネ
ルＭＯ３ＦＥＴ Ｑ７！、トＮ ｆ ｔ ＊ Ｌ ＭＯ
Ｓ ＦＥＴ Ｑ２４１Ｘ ＋’を続ざ、れているため、
チップ上のＰチャネルＭＯ３領域とＮチャネルＭＯＳ
ｍ域のそれぞれに、第１のゲート入力配線と第２のゲー
ト入力配線が各１本すっ必要とされる（第４図（ａ）
） 、一方、本実施例においでは、第１のゲート入力配
線はＮチャネルＭＯＳＦＥＴ Ｑ７のゲートのみに入力
されるため、第１のゲート入力配線はチップ土Ｐチャネ
ルＭＯ３ＦＥＴ領域には不要となり、箇２のゲ＝１−人
力はＰチャネル ＭＯＳ ＦＥＴ Ｑ：（ト、Ｎ チャ
＊ Ｌ ＭＯＳ ＦＥＴ Ｏｈ マたはＱ・、に接続さ
れるため、チップ上ではＰチャネルＭＯ５ＦＥＴ領域に
第２のゲート入力配線を１本設ける他、ＮチャネルＭＯ
Ｓ領域へはデツプ内部″Ｃ適当に延長すればよい（第４
図（ｂ））。
ＭＯＳ ＦＥＴ Ｑ７１とＰ チャ＊ ルＭＯ３ＦＥＴ
（ｂｙに接続され、第２のゲート入力配線がＰチャネ
ルＭＯ３ＦＥＴ Ｑ７！、トＮ ｆ ｔ ＊ Ｌ ＭＯ
Ｓ ＦＥＴ Ｑ２４１Ｘ ＋’を続ざ、れているため、
チップ上のＰチャネルＭＯ３領域とＮチャネルＭＯＳ
ｍ域のそれぞれに、第１のゲート入力配線と第２のゲー
ト入力配線が各１本すっ必要とされる（第４図（ａ）
） 、一方、本実施例においでは、第１のゲート入力配
線はＮチャネルＭＯＳＦＥＴ Ｑ７のゲートのみに入力
されるため、第１のゲート入力配線はチップ土Ｐチャネ
ルＭＯ３ＦＥＴ領域には不要となり、箇２のゲ＝１−人
力はＰチャネル ＭＯＳ ＦＥＴ Ｑ：（ト、Ｎ チャ
＊ Ｌ ＭＯＳ ＦＥＴ Ｏｈ マたはＱ・、に接続さ
れるため、チップ上ではＰチャネルＭＯ５ＦＥＴ領域に
第２のゲート入力配線を１本設ける他、ＮチャネルＭＯ
Ｓ領域へはデツプ内部″Ｃ適当に延長すればよい（第４
図（ｂ））。
したかつで、多数のこの種の回路か使用されるチップに
おいで、本発明の回路を使用することにより、従来例に
比し、配線のための占有面積が大きく削減される。
おいで、本発明の回路を使用することにより、従来例に
比し、配線のための占有面積が大きく削減される。
このように、本発明のＣＭＯＳラッチ回路は従来のＣＭ
ＯＳラッチ回路と比較して素子数が１個減っており、ま
たゲート入力回路の配線も簡単になるのでチップ面積か
小ざくなる。
ＯＳラッチ回路と比較して素子数が１個減っており、ま
たゲート入力回路の配線も簡単になるのでチップ面積か
小ざくなる。
（実施例）
次（こ、本発明の実施例についで図面を参照しで説明す
る。
る。
第１図は本発明のＣＭＯＳラッチ回路の一実施例を示す
回路図、第２図は第１図に示す実施例における入出力信
号のタイミングチャート、第３図は第１図中のインバー
タ］の入出力持゛江図である。
回路図、第２図は第１図に示す実施例における入出力信
号のタイミングチャート、第３図は第１図中のインバー
タ］の入出力持゛江図である。
本実施例は、データ入力端子（データ入力Ｄ）と、第１
および第２のゲート入力端子（第１、第２のゲーｉ入力
Ｇ、ｃ）と、データ出力端子（データ出力Ｑ）と、電源
端子（電源電圧Ｖｃｃ ）と、ソースか接地され、ゲー
トかデータ入力端子（こ（音読されたＮチャネルＭＯ３
ＦＥＴ Ｑｌと、ソースか接地され、ゲートかデータ出
力端子にそれぞれＩ妾続されたＮチャネルＭＯ３ＦＥＴ
Ｑ・、と、ソースがＭＯＳ ＦＥＴ Ｑｌのドレインに
、ゲートか第１のゲート入力端子にそれぞれ接続された
ＮチャネルＭＯＳＦＥＴ Ｏ７ど、ソースかＭＯ３’
ＦＥＴ Ｑ・、のドレインに接続され、ゲートが、第２
のゲート入力端子に接続されたＮチャネルＭＯＳ ＦＥ
Ｔ Ｑｈと、ソースか電源端子にいずれも接続され、ゲ
ートかデータ入力端子とデータ出力端子にそれぞれ接続
されたＰチャネルＭＯ３ＦＥＴ Ｑｉ、 Ｑ、と、ソー
スかＭＯＳ ＦＥＴＯ４のドレインに、ゲートか第２の
ゲート入力端子にそれぞれ接続されたＰチャネルＭＯ５
ＦＥＴ Ｏ３と、入力端かＭＯＳ ＦＥＴ Ｏ７，Ｏ３
，Ｑｌ、、 Ｑｌのドレインに接続され、出力端かデー
タ出力端子に接続されたインバータ］を有している。
および第２のゲート入力端子（第１、第２のゲーｉ入力
Ｇ、ｃ）と、データ出力端子（データ出力Ｑ）と、電源
端子（電源電圧Ｖｃｃ ）と、ソースか接地され、ゲー
トかデータ入力端子（こ（音読されたＮチャネルＭＯ３
ＦＥＴ Ｑｌと、ソースか接地され、ゲートかデータ出
力端子にそれぞれＩ妾続されたＮチャネルＭＯ３ＦＥＴ
Ｑ・、と、ソースがＭＯＳ ＦＥＴ Ｑｌのドレインに
、ゲートか第１のゲート入力端子にそれぞれ接続された
ＮチャネルＭＯＳＦＥＴ Ｏ７ど、ソースかＭＯ３’
ＦＥＴ Ｑ・、のドレインに接続され、ゲートが、第２
のゲート入力端子に接続されたＮチャネルＭＯＳ ＦＥ
Ｔ Ｑｈと、ソースか電源端子にいずれも接続され、ゲ
ートかデータ入力端子とデータ出力端子にそれぞれ接続
されたＰチャネルＭＯ３ＦＥＴ Ｑｉ、 Ｑ、と、ソー
スかＭＯＳ ＦＥＴＯ４のドレインに、ゲートか第２の
ゲート入力端子にそれぞれ接続されたＰチャネルＭＯ５
ＦＥＴ Ｏ３と、入力端かＭＯＳ ＦＥＴ Ｏ７，Ｏ３
，Ｑｌ、、 Ｑｌのドレインに接続され、出力端かデー
タ出力端子に接続されたインバータ］を有している。
次（こ、本実施例の動作を第１図および第２図を参照し
で説明する。
で説明する。
最初、データ人力りか’Ｈ”、データ出力Ｑが” Ｌ
”のレベルにあるとする。このとき、ＭＯＳＦＥＴ Ｏ
７はオン、ＭＯＳ ＦＥＴ Ｏ５はオシしでいる。
”のレベルにあるとする。このとき、ＭＯＳＦＥＴ Ｏ
７はオン、ＭＯＳ ＦＥＴ Ｏ５はオシしでいる。
時刻１．に第１のゲート人力Ｇが°’Ｈ”、第２のゲー
ト人力ｄかＬ ”になると、ＭＯＳ ＦＥＴ Ｑｌ
はオン、ＭＯＳ ＦＥＴ （ｂおよびＯ３もオン、ＭＯ
Ｓ ＦＥＴ０１はオフし、ＭＯＳ ＦＥＴ Ｏ７を通し
でＭＯＳ ＦＥＴ０１および０２に電流か流れる。そこ
で、ＭＯＳＦＥＴ Ｑｌ とＭＯＳ ＦＥＴ Ｑ、のオ
ン抵抗値の合計をＭＯＳ ＦＥＴ Ｏ７のオン抵抗値の
約１／３以下にしでおくと、時刻ｔ２においで、インバ
ータ１の入力は第３図の入出力持′ｉ曲線か示すように
出力電圧が反転する入力電圧Ｖｃより低くなるのでイン
バータ］から出力される出力データＱは反転して“Ｈ”
になり、ＭＯＳ ＦＥＴＯ７はオフしてインバータ１の
入力はＯ［Ｖｌ（接地電位）まで下かってデータ出力Ｑ
を保持する。時刻ｔ、に第１のゲート人力Ｇか″”Ｌ″
、第２のゲート入力ｄが“Ｈ”に反転するとＭＯＳ Ｆ
ＥＴＱ６およびＯｌ、はオフし、ＭＯＳＦＥＴ＋、はオ
ンし、ＭＯＳ ＦＥＴＱ・、はオンしているのでインバ
ータ］の入力はＯ［Ｖ］Ｉ保持し続ける。次に、時刻Ｌ
＋’ｉＣデータ人力りか°°シバに反転しても、ＭＯＳ
ＦＥＴ ＯｈおよびＯ・、は変化ぜすデータ出力Ｑは
そのまま保持される。次にデータ人力りか”Ｌ”のとき
時刻ｔ・、にノ３＼たたび第１のゲート入力Ｇか°’Ｈ
”、第２のゲート入力ｄか°Ｌ″になると、ＭＯＳ Ｆ
ＥＴ Ｏ４かオン、ＭＯＳ ＦＥＴ Ｑｌかオフ、ＭＯ
Ｓ ＦＥＴ ＱｙおよびＱｌかオン、ＭＯＳ ＦＥＴ
Ｏｆ、はオフするので、ＭＯＳ ＦＥＴ Ｏ４および０
４を通して電源電圧Ｖｃｃか加えられてインバータ１の
入力は電位かｔ昇しでＨ゛°になつ、時刻ｔ３．にイン
バータ１のデータ出力ＱはＬ°°に反転し、ＭＯＳ Ｆ
ＥＴＱ、はオン、ＭＯＳ ＦＥＴ Ｑ、はオフする。イ
ンバータ］の入力はＶｃｃ［Ｖｌに保たれデータ出力Ｑ
は○［Ｖｌ ％保持する。次に時刻ｔｌに第１のグー１
−人力Ｇか’ｌ”、菟２のゲート入力ｄか°Ｈ゛になる
と、ＭＯＳ ＦＥＴ Ｏ７および０．はオシ、ＭＯＳ
ＦＥＴ０６はオシするが、ＭＯＳ ＦＥＴ Ｑ・、はオ
フ、ＭＯＳＦＥＴＯｙはオンのままなので、インバー９
１の入力電位１．ｔＶｃｃ［Ｖ］ニ、データ出力Ｑ１．
ｌｔｏ［Ｖ］に保持され続ける。
ト人力ｄかＬ ”になると、ＭＯＳ ＦＥＴ Ｑｌ
はオン、ＭＯＳ ＦＥＴ （ｂおよびＯ３もオン、ＭＯ
Ｓ ＦＥＴ０１はオフし、ＭＯＳ ＦＥＴ Ｏ７を通し
でＭＯＳ ＦＥＴ０１および０２に電流か流れる。そこ
で、ＭＯＳＦＥＴ Ｑｌ とＭＯＳ ＦＥＴ Ｑ、のオ
ン抵抗値の合計をＭＯＳ ＦＥＴ Ｏ７のオン抵抗値の
約１／３以下にしでおくと、時刻ｔ２においで、インバ
ータ１の入力は第３図の入出力持′ｉ曲線か示すように
出力電圧が反転する入力電圧Ｖｃより低くなるのでイン
バータ］から出力される出力データＱは反転して“Ｈ”
になり、ＭＯＳ ＦＥＴＯ７はオフしてインバータ１の
入力はＯ［Ｖｌ（接地電位）まで下かってデータ出力Ｑ
を保持する。時刻ｔ、に第１のゲート人力Ｇか″”Ｌ″
、第２のゲート入力ｄが“Ｈ”に反転するとＭＯＳ Ｆ
ＥＴＱ６およびＯｌ、はオフし、ＭＯＳＦＥＴ＋、はオ
ンし、ＭＯＳ ＦＥＴＱ・、はオンしているのでインバ
ータ］の入力はＯ［Ｖ］Ｉ保持し続ける。次に、時刻Ｌ
＋’ｉＣデータ人力りか°°シバに反転しても、ＭＯＳ
ＦＥＴ ＯｈおよびＯ・、は変化ぜすデータ出力Ｑは
そのまま保持される。次にデータ人力りか”Ｌ”のとき
時刻ｔ・、にノ３＼たたび第１のゲート入力Ｇか°’Ｈ
”、第２のゲート入力ｄか°Ｌ″になると、ＭＯＳ Ｆ
ＥＴ Ｏ４かオン、ＭＯＳ ＦＥＴ Ｑｌかオフ、ＭＯ
Ｓ ＦＥＴ ＱｙおよびＱｌかオン、ＭＯＳ ＦＥＴ
Ｏｆ、はオフするので、ＭＯＳ ＦＥＴ Ｏ４および０
４を通して電源電圧Ｖｃｃか加えられてインバータ１の
入力は電位かｔ昇しでＨ゛°になつ、時刻ｔ３．にイン
バータ１のデータ出力ＱはＬ°°に反転し、ＭＯＳ Ｆ
ＥＴＱ、はオン、ＭＯＳ ＦＥＴ Ｑ、はオフする。イ
ンバータ］の入力はＶｃｃ［Ｖｌに保たれデータ出力Ｑ
は○［Ｖｌ ％保持する。次に時刻ｔｌに第１のグー１
−人力Ｇか’ｌ”、菟２のゲート入力ｄか°Ｈ゛になる
と、ＭＯＳ ＦＥＴ Ｏ７および０．はオシ、ＭＯＳ
ＦＥＴ０６はオシするが、ＭＯＳ ＦＥＴ Ｑ・、はオ
フ、ＭＯＳＦＥＴＯｙはオンのままなので、インバー９
１の入力電位１．ｔＶｃｃ［Ｖ］ニ、データ出力Ｑ１．
ｌｔｏ［Ｖ］に保持され続ける。
なお、ＭＯＳ ＦＥＴ ＯｂとＭＯＳ ＦＥＴ Ｏ，、
のゲートにそれぞれ入力される第２のゲート入力ごとデ
ータ出力Ｑのフィードバック信号とを入れ替えてもよい
し、またインバータ１の入力点からデータ出力Ｑ％とり
比しでもよいし、ざらにインバータ１の入力点から、バ
ラノア用として別にインバータを追加しでＱ出力をと９
出しでもよい、また、本実施例においではＭＯＳ ＦＥ
Ｔ Ｏｌｌ ０７．０！、、 Ｑ６をＮチャネル型、Ｍ
ＯＳ ＦＥＴ ０３．０４． Ｑ□をＰチャネル型とし
で説明したが、前者のグループをＰチャネル型、後者の
グループをＮチャネル型としでもよい。ＭＯＳ ＦＥＴ
Ｑ３およびしを介してインバータ１に電源電圧Ｖｃｃ
が印加されるときはＭＯＳ ＦＥＴ０もがオフされるの
で、ＭＯＳ ＦＥＴ （１３およびｑ４の素子を小さく
することができ、入力容量も減少する。
のゲートにそれぞれ入力される第２のゲート入力ごとデ
ータ出力Ｑのフィードバック信号とを入れ替えてもよい
し、またインバータ１の入力点からデータ出力Ｑ％とり
比しでもよいし、ざらにインバータ１の入力点から、バ
ラノア用として別にインバータを追加しでＱ出力をと９
出しでもよい、また、本実施例においではＭＯＳ ＦＥ
Ｔ Ｏｌｌ ０７．０！、、 Ｑ６をＮチャネル型、Ｍ
ＯＳ ＦＥＴ ０３．０４． Ｑ□をＰチャネル型とし
で説明したが、前者のグループをＰチャネル型、後者の
グループをＮチャネル型としでもよい。ＭＯＳ ＦＥＴ
Ｑ３およびしを介してインバータ１に電源電圧Ｖｃｃ
が印加されるときはＭＯＳ ＦＥＴ０もがオフされるの
で、ＭＯＳ ＦＥＴ （１３およびｑ４の素子を小さく
することができ、入力容量も減少する。
以上説明したように本発明は、特許請求の範囲の回路構
成をとることにより、従来のものに比較、して回路素子
の数か１個減少し、まＩこ、本発明のＣＭＯＳラッチ回
路を多数用いたチップは、ＮチャネルＭＯＳ ＦＥＴ領
域およびＰチャネルＭＯ３ＦＥＴ領域にゲート入力配線
を３本必要とするだけで、４本を必要とした従来のもの
に比較して配線の占有面積が小さく、いずれも、ラッチ
回路を多用するＶＬＳＩにおいてそのチップサイズを小
さくすること（こ大きく貢献し、さらに第１のゲート入
力の容量も小さくなるのでより高速のＣＭＯＳラッチ回
路が実現できる効果がある。
成をとることにより、従来のものに比較、して回路素子
の数か１個減少し、まＩこ、本発明のＣＭＯＳラッチ回
路を多数用いたチップは、ＮチャネルＭＯＳ ＦＥＴ領
域およびＰチャネルＭＯ３ＦＥＴ領域にゲート入力配線
を３本必要とするだけで、４本を必要とした従来のもの
に比較して配線の占有面積が小さく、いずれも、ラッチ
回路を多用するＶＬＳＩにおいてそのチップサイズを小
さくすること（こ大きく貢献し、さらに第１のゲート入
力の容量も小さくなるのでより高速のＣＭＯＳラッチ回
路が実現できる効果がある。
第１図は本発明のＣＭＯＳラッチ回路の一実施例を示す
回路図、第２図は第１図の実施例のタイミングチャート
、第３図はインバータ１の入出力特性図、第４図（ａ）
、 （ｂ）はそれぞれ従来例および本発明のＣＭＯＳラ
ッチ回路のレイアウトにおけるゲート入力配線の状況と
チップの大小を示す説明図、第５図は従来例のＣＭＯＳ
ラッチ回路の回路図である。 Ｑ＋、 Ｑ７．０・＋＋ｕｌ＋・・・ＮチャネルＭＯＳ
ＦＥＴ、０３、 Ｑ４．０７・・・ＰチャネルＭＯ３
ＦＥＴ、１・・・インバ〜り、 Ｄ・・・データ入力、 Ｇ・・・第１のゲート入力、 ｄ・・・第２のゲート入力、 Ｑ・・・データ出力、 Ｖｃｃ・・・電源電圧。
回路図、第２図は第１図の実施例のタイミングチャート
、第３図はインバータ１の入出力特性図、第４図（ａ）
、 （ｂ）はそれぞれ従来例および本発明のＣＭＯＳラ
ッチ回路のレイアウトにおけるゲート入力配線の状況と
チップの大小を示す説明図、第５図は従来例のＣＭＯＳ
ラッチ回路の回路図である。 Ｑ＋、 Ｑ７．０・＋＋ｕｌ＋・・・ＮチャネルＭＯＳ
ＦＥＴ、０３、 Ｑ４．０７・・・ＰチャネルＭＯ３
ＦＥＴ、１・・・インバ〜り、 Ｄ・・・データ入力、 Ｇ・・・第１のゲート入力、 ｄ・・・第２のゲート入力、 Ｑ・・・データ出力、 Ｖｃｃ・・・電源電圧。
Claims (1)
- 【特許請求の範囲】 データ入力端子と、 互いに逆相の信号が入力される第１および第２のゲート
入力端子と、 データ出力端子と、 第１および第２の電源端子と、 ソースが第１の電源端子に、ゲートがデータ入力端子に
それぞれ接続された第１の導電型の第１のＭＯＳ ＦＥ
Ｔと、 ソースが第１の電源端子に、ゲートがデータ出力端子ま
たは第２のゲート入力端子にそれぞれ接続された第１の
導電型の第５のＭＯＳ ＦＥＴと、ソースが第１のＭＯ
Ｓ ＦＥＴのドレインに、ゲートが第１のゲート入力端
子にそれぞれ接続された第１の導電型の第２のＭＯＳ
ＦＥＴと、 ソースが第５のＭＯＳ ＦＥＴのドレインに接続され、
ゲートが、第５のＭＯＳ ＦＥＴとは逆に第２のゲート
入力端子またはデータ出力端子にそれぞれ接続された第
１の導電型の第６のＭＯＳ ＦＥＴと、ソースが第２の
電源端子にいずれも接続され、ゲートがデータ入力端子
とデータ出力端子にそれぞれ接続された第１の導電型と
相補の第２の導電型の第４と第７のＭＯＳ ＦＥＴと、 ソースが第４のＭＯＳ ＦＥＴのドレインに、ゲートが
第２のゲート入力端子にそれぞれ接続された第２の導電
型の第３のＭＯＳ ＦＥＴと、 入力端が第２と第３と第６と第７のＭＯＳ ＦＥＴのド
レインに接続され、出力端がデータ出力端子に接続され
たインバータを有するＣ ＭＯＳラッチ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236616A JPS6295018A (ja) | 1985-10-22 | 1985-10-22 | Ｃｍｏｓラツチ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60236616A JPS6295018A (ja) | 1985-10-22 | 1985-10-22 | Ｃｍｏｓラツチ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6295018A true JPS6295018A (ja) | 1987-05-01 |
| JPH0378003B2 JPH0378003B2 (ja) | 1991-12-12 |
Family
ID=17003279
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60236616A Granted JPS6295018A (ja) | 1985-10-22 | 1985-10-22 | Ｃｍｏｓラツチ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6295018A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186225A (ja) * | 1982-04-23 | 1983-10-31 | Toshiba Corp | ラツチ回路 |
| JPS5922435A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | ラツチ回路 |
| JPS6125321A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | デ−タラツチ回路 |
-
1985
- 1985-10-22 JP JP60236616A patent/JPS6295018A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58186225A (ja) * | 1982-04-23 | 1983-10-31 | Toshiba Corp | ラツチ回路 |
| JPS5922435A (ja) * | 1982-07-28 | 1984-02-04 | Nec Corp | ラツチ回路 |
| JPS6125321A (ja) * | 1984-07-16 | 1986-02-04 | Nec Corp | デ−タラツチ回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0378003B2 (ja) | 1991-12-12 |
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