JPH0378064A - 周辺制御部の統合メモリ管理による入出力制御方式 - Google Patents
周辺制御部の統合メモリ管理による入出力制御方式Info
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- JPH0378064A JPH0378064A JP21466989A JP21466989A JPH0378064A JP H0378064 A JPH0378064 A JP H0378064A JP 21466989 A JP21466989 A JP 21466989A JP 21466989 A JP21466989 A JP 21466989A JP H0378064 A JPH0378064 A JP H0378064A
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- Japan
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- peripheral control
- control unit
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- Pending
Links
- 230000002093 peripheral effect Effects 0.000 title claims abstract description 32
- 238000012545 processing Methods 0.000 claims abstract description 33
- 238000000034 method Methods 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 4
- 238000012805 post-processing Methods 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 101100168904 Schizosaccharomyces pombe (strain 972 / ATCC 24843) cul3 gene Proteins 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、周辺制御部との入出力管理方式に関し、特に
、主記憶部に専用領域を設定した統合メモリ管理方式に
関する。
、主記憶部に専用領域を設定した統合メモリ管理方式に
関する。
従来の技術
従来の入出力制御方式においては、各周辺制御部にロー
カルメモリが存在して、そのローカルメモリ上に入出力
管理情報が含まれていた。
カルメモリが存在して、そのローカルメモリ上に入出力
管理情報が含まれていた。
例えば、第５図に示したように、演算処理装置（ＥＰＵ
）から入出力（Ｉｌｏ）要求が出され、周辺制御部（ｐ
ｃｕ）がその指示に基づき当該入出力処理を行い、完了
すると演算処理装置（ＥＰＵ）に対して入出力完了通知
を出す６通常、これは演算処理装置（ＥＰＵ）に対する
割込みの形態をとる。この入出力完了通知には、当該入
出力処理の概要情報が含まれているが、異常終了の場合
等においては、詳細情報を見なければその後の処理を決
定できない場合がある１例えば、異常終了の状態によっ
ては再試行可能の場合もあり、また同じ再試行可能であ
っても、最初からか途中の入出力要求からかは詳細情報
で判別するしかない、この場合、演算処理装置はステー
タス・リード要求を出し、終了状態の詳細情報を読出す
必要がある。
）から入出力（Ｉｌｏ）要求が出され、周辺制御部（ｐ
ｃｕ）がその指示に基づき当該入出力処理を行い、完了
すると演算処理装置（ＥＰＵ）に対して入出力完了通知
を出す６通常、これは演算処理装置（ＥＰＵ）に対する
割込みの形態をとる。この入出力完了通知には、当該入
出力処理の概要情報が含まれているが、異常終了の場合
等においては、詳細情報を見なければその後の処理を決
定できない場合がある１例えば、異常終了の状態によっ
ては再試行可能の場合もあり、また同じ再試行可能であ
っても、最初からか途中の入出力要求からかは詳細情報
で判別するしかない、この場合、演算処理装置はステー
タス・リード要求を出し、終了状態の詳細情報を読出す
必要がある。
発明が解決しようとする課題
上述した従来の入出力制御方式では、入出力（Ｉｌｏ）
要求の完了通知が行われた後にステータスを読出す処理
が必要となることがあり、これもＩ１０命令で行う為に
演算処理装置を占有することになる。
要求の完了通知が行われた後にステータスを読出す処理
が必要となることがあり、これもＩ１０命令で行う為に
演算処理装置を占有することになる。
また、その場合の周辺制御部の状態によっては（例えば
異常終了となった場合）、次のステータス・リードが正
常に行われないことがある。
異常終了となった場合）、次のステータス・リードが正
常に行われないことがある。
従って、従来の方式においては、
■、入出力要求の後処理における演算処理装置上のオー
バヘッド、 ■、異常終了時等の場合のステータス・リード不可、 の課題があった。
バヘッド、 ■、異常終了時等の場合のステータス・リード不可、 の課題があった。
本発明は従来の上記実情に鑑みてなされたものであり、
従って本発明の目的は、従来の技術に内在する上記諸課
題を解決することを可能とした新規な入出力制御方式を
提供することにある。
従って本発明の目的は、従来の技術に内在する上記諸課
題を解決することを可能とした新規な入出力制御方式を
提供することにある。
課題を解決するための手段
上記目的を達成する為に、本発明に係る周辺制御部の統
合メモリ管理による入出力制御方式は、各周辺制御部（
ｐｃｕ）が主記憶部（ＨＥＭ）上に分割された専用領域
を割当てられており、その専用領域に前記各周辺制御部
の入出力管理情報を書込む機能と、その周辺制御部の専
用領域に書込まれた入出力管理情報を演算処理装置が参
照できる機能とを有して構成される。
合メモリ管理による入出力制御方式は、各周辺制御部（
ｐｃｕ）が主記憶部（ＨＥＭ）上に分割された専用領域
を割当てられており、その専用領域に前記各周辺制御部
の入出力管理情報を書込む機能と、その周辺制御部の専
用領域に書込まれた入出力管理情報を演算処理装置が参
照できる機能とを有して構成される。
実施例
次に、本発明をその好ましい一実施例について図面を参
照して具体的に説明する。
照して具体的に説明する。
第１図は本発明の一実施例を示すブロック構成図である
。
。
第１図を参照するに、共通バス３０に、演算処理装置１
０、主記憶部２０、周辺制御部４０．４１．４２．・・
・が接続されている。
０、主記憶部２０、周辺制御部４０．４１．４２．・・
・が接続されている。
各周辺制御部（ｐｃｕｉ 、 ＰＣＵ２． ＰＣＵ３・
・・） ４０，４１゜４２、・・・には、入出力を制御
するファームウェア（Ｆ／％ｌ） ５０．５１．５２．
・・・が設けられており、演算処理装置１０からの入出
力要求に対して当該入出力処理を行う為に、各周辺袋ｆ
ｆ１６０．６１．６２．・・・を制御する。
・・） ４０，４１゜４２、・・・には、入出力を制御
するファームウェア（Ｆ／％ｌ） ５０．５１．５２．
・・・が設けられており、演算処理装置１０からの入出
力要求に対して当該入出力処理を行う為に、各周辺袋ｆ
ｆ１６０．６１．６２．・・・を制御する。
主記憶部２０は第２図に示すように分割されて管理され
ている。
ている。
第２図において、各周辺制御部の使用領域２５゜２６．
２７．・・・、２８は、そのサイズ、及び主記憶部２０
上のロケーションは計算機システム毎に異なる。それら
の使用領域は主記憶部２０の固定位置に存在する各周辺
制御部の使用領域ポインタ２１．２２．２３゜・・・、
２４からチェーン付けされている。この使用領域ポイン
タ２１・・・２４の位置は、計算機システムには無関係
に、各周辺制御部４０．４１．４２．・・・によって固
定的に決定されている。
２７．・・・、２８は、そのサイズ、及び主記憶部２０
上のロケーションは計算機システム毎に異なる。それら
の使用領域は主記憶部２０の固定位置に存在する各周辺
制御部の使用領域ポインタ２１．２２．２３゜・・・、
２４からチェーン付けされている。この使用領域ポイン
タ２１・・・２４の位置は、計算機システムには無関係
に、各周辺制御部４０．４１．４２．・・・によって固
定的に決定されている。
この各周辺制御部の使用領域は、各周辺制御部が任意に
使用することができる。また、この使用領域は他の周辺
制御部或いは演算処理装置からその内容を変更できない
ように第３図に示したプロテクションをかけておく。
使用することができる。また、この使用領域は他の周辺
制御部或いは演算処理装置からその内容を変更できない
ように第３図に示したプロテクションをかけておく。
各周辺制御部４０．４１．４２．・・・は入出力処理の
完了状態等の情報をこの専用領域に書込む。
完了状態等の情報をこの専用領域に書込む。
第４図に入出力処理の実施例を示す。
第４図を参照するに、先ず、演算処理装置（ＥＰＵ）か
ら入出力（Ｉｌｏ）要求が出されると、各周辺制御部（
ＰＣＵ ）は当該入出力処理を実行する。処理の状態及
び入出力完了情報は、主記憶部（ＭＥＭ）の専用領域に
書込まれる。この書込み処理は演算処理装置（ＥＰＵ’
）とは非同期に実行されるので、演算処理装ｆｉ（ＥＰ
Ｕ）のオーバヘッドにはならない。
ら入出力（Ｉｌｏ）要求が出されると、各周辺制御部（
ＰＣＵ ）は当該入出力処理を実行する。処理の状態及
び入出力完了情報は、主記憶部（ＭＥＭ）の専用領域に
書込まれる。この書込み処理は演算処理装置（ＥＰＵ’
）とは非同期に実行されるので、演算処理装ｆｉ（ＥＰ
Ｕ）のオーバヘッドにはならない。
次に入出力処理が終了すると、各周辺制御部（ｐｃｕ
）は演算処理装置（ＥＰＵ）に完了通知を出す。
）は演算処理装置（ＥＰＵ）に完了通知を出す。
演算処理装置（ＥＰＵ）は完了状態をチエツクする為に
、主記憶部（ＨＥＭ ）の当該周辺制御部の専用領域上
のステータス情報を読出す。
、主記憶部（ＨＥＭ ）の当該周辺制御部の専用領域上
のステータス情報を読出す。
発明の詳細
な説明したように、本発明によれば、主記憶部上に各周
辺制御部の専用領域を設定し、その領域に各周辺制御部
の入出力処理の管理情報を存在させることにより、演算
処理装置がステータス・リードの入出力要求を出さずに
入出力完了情報を読出すことができ、また異常終了時の
場合のように、その後のステータス・リードが不可能な
場合にも、直前の周辺制御部の状態を知ることができる
効果が得られる。
辺制御部の専用領域を設定し、その領域に各周辺制御部
の入出力処理の管理情報を存在させることにより、演算
処理装置がステータス・リードの入出力要求を出さずに
入出力完了情報を読出すことができ、また異常終了時の
場合のように、その後のステータス・リードが不可能な
場合にも、直前の周辺制御部の状態を知ることができる
効果が得られる。
第１図は本発明の一実施例を示す全体ブロック構成図、
第２図は主記憶部のレイアウトを示す図、第３図は主記
憶部の各専用領域のメモリプロテクションの例を示す図
、第４図は本発明における入出力処理のタイミング・チ
ャート、第５図は従来方式における入出力処理のタイミ
ング・チャートである。 １０・・・演算処理装置（ＥＰＬＩ） 、２０・・・主
記憶部（ＭＥＮ）。
第２図は主記憶部のレイアウトを示す図、第３図は主記
憶部の各専用領域のメモリプロテクションの例を示す図
、第４図は本発明における入出力処理のタイミング・チ
ャート、第５図は従来方式における入出力処理のタイミ
ング・チャートである。 １０・・・演算処理装置（ＥＰＬＩ） 、２０・・・主
記憶部（ＭＥＮ）。
Claims (1)
- 演算処理装置と周辺装置を制御する周辺制御部とが共通
バスを経由して主記憶部をアクセスすることができる計
算機システムにおいて、前記各周辺制御部が個別に管理
する入出力完了ステータス等の管理情報を前記主記憶部
の分割された専用の領域に書込む機能と、その周辺制御
部専用領域を前記演算処理装置から参照できる機能とを
含むことを特徴とする周辺制御部の統合メモリ管理によ
る入出力制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21466989A JPH0378064A (ja) | 1989-08-21 | 1989-08-21 | 周辺制御部の統合メモリ管理による入出力制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21466989A JPH0378064A (ja) | 1989-08-21 | 1989-08-21 | 周辺制御部の統合メモリ管理による入出力制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0378064A true JPH0378064A (ja) | 1991-04-03 |
Family
ID=16659610
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21466989A Pending JPH0378064A (ja) | 1989-08-21 | 1989-08-21 | 周辺制御部の統合メモリ管理による入出力制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0378064A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012106A (ja) * | 2011-06-30 | 2013-01-17 | Hitachi Ltd | 制御システムおよび制御システムのメモリ制御方法 |
-
1989
- 1989-08-21 JP JP21466989A patent/JPH0378064A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013012106A (ja) * | 2011-06-30 | 2013-01-17 | Hitachi Ltd | 制御システムおよび制御システムのメモリ制御方法 |
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