JPH0378096A - ワンチップマイクロコンピュータ - Google Patents
ワンチップマイクロコンピュータInfo
- Publication number
- JPH0378096A JPH0378096A JP1215222A JP21522289A JPH0378096A JP H0378096 A JPH0378096 A JP H0378096A JP 1215222 A JP1215222 A JP 1215222A JP 21522289 A JP21522289 A JP 21522289A JP H0378096 A JPH0378096 A JP H0378096A
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- JP
- Japan
- Prior art keywords
- address
- register
- space
- executed
- address space
- Prior art date
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- Pending
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- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は半導体集積回路装置に関し、特に単一の半導
体基板上に構成されたマイクロプロセッサを提供するも
のである。
体基板上に構成されたマイクロプロセッサを提供するも
のである。
この発明はマイクロコンピュータの持つアドレス空間上
での特別なレジスタの配置に関するものであり、以下、
例としてワンチップマイクロプロセッサ上に構成された
周辺機能回路ブロックのアドレスを格納するレジスタ（
以下Ｉ１０アドレスレジスタと呼ぶ）の配置について説
明する。
での特別なレジスタの配置に関するものであり、以下、
例としてワンチップマイクロプロセッサ上に構成された
周辺機能回路ブロックのアドレスを格納するレジスタ（
以下Ｉ１０アドレスレジスタと呼ぶ）の配置について説
明する。
第３図、第４図は従来のＩ１０アドレスレジスタの配置
を示すアドレス空間の説明図である。図において、（１
）は周辺機能回路ブロックを制御し、また状態を知るた
めに用いられるＩ１０レジスタ、または複数のＩ１０レ
ジスタが定められた順序に並んでいるＩ１０レジスタ列
であり、（２）はＩ１０レジスタのアドレス、またはＩ
１０レジスタ列の先頭アドレスを格納しているＩ１０ア
ドレスレジスタである。
を示すアドレス空間の説明図である。図において、（１
）は周辺機能回路ブロックを制御し、また状態を知るた
めに用いられるＩ１０レジスタ、または複数のＩ１０レ
ジスタが定められた順序に並んでいるＩ１０レジスタ列
であり、（２）はＩ１０レジスタのアドレス、またはＩ
１０レジスタ列の先頭アドレスを格納しているＩ１０ア
ドレスレジスタである。
次に動作について説明する。第３図に示すアドレス空間
を持つワンチップマイクロプロセッサでは、Ｉ１０アド
レスレジスタ（２）のアドレスは決まっており、そのア
ドレスに値を書き込むことにより−Ｉ１０レジスタまた
はＩ１０レジスタ列（１）をアドレス空間上の望みの位
置に配置することが出来る。また、第４図に示すアドレ
ス空間を持つワンチップマイクロプロセッサにおいては
、リセット時の工１０アドレスレジスタ（２）のアドレ
スが決まっており、かつＩ１０アドレスレジスタ（２）
そのものがＩ１０レジスタ列中に含まれているため、Ｉ
１０アドレスレジスタ（２）の値を書き換えることで、
Ｉ１０アドレスレジスタを含むＩ１０レジスタ列（１）
をアドレス空間上の望みの位置に配置することができる
。
を持つワンチップマイクロプロセッサでは、Ｉ１０アド
レスレジスタ（２）のアドレスは決まっており、そのア
ドレスに値を書き込むことにより−Ｉ１０レジスタまた
はＩ１０レジスタ列（１）をアドレス空間上の望みの位
置に配置することが出来る。また、第４図に示すアドレ
ス空間を持つワンチップマイクロプロセッサにおいては
、リセット時の工１０アドレスレジスタ（２）のアドレ
スが決まっており、かつＩ１０アドレスレジスタ（２）
そのものがＩ１０レジスタ列中に含まれているため、Ｉ
１０アドレスレジスタ（２）の値を書き換えることで、
Ｉ１０アドレスレジスタを含むＩ１０レジスタ列（１）
をアドレス空間上の望みの位置に配置することができる
。
従来のワンチップマイクロプロセッサは以上のように構
成されていたので、Ｉ１０アドレスレジスタの位置は固
定であるか、あるいはリセット時の位置は定まっており
、Ｉ１０アドレスレジスタの位置の記憶要素を他の目的
に使用することは困難であり、そのため、アドレス空間
の割り付は方の自由度が制限されるという問題点を有し
ていた。
成されていたので、Ｉ１０アドレスレジスタの位置は固
定であるか、あるいはリセット時の位置は定まっており
、Ｉ１０アドレスレジスタの位置の記憶要素を他の目的
に使用することは困難であり、そのため、アドレス空間
の割り付は方の自由度が制限されるという問題点を有し
ていた。
この発明は上記のような問題点を解消するためになされ
たもので、固定位置に目的の決まっている書き込みレジ
スタを設けることのないワンチップマイクロコンピュー
タを得ることを目的とする。
たもので、固定位置に目的の決まっている書き込みレジ
スタを設けることのないワンチップマイクロコンピュー
タを得ることを目的とする。
〔課題を解決するための手段および作用〕この発明に係
るワンチップマイクロコンピュータは読み出し動作のみ
による特定の手続きでアドレスを記憶する手段を設け、
Ｉ１０アドレスレジスタを通常のアドレス空間上には配
置せず、ある手続きを踏んだ時のみアクセスできるよう
にするものであり、Ｉ１０アドレスレジスタにより固定
的あるいはリセット時に占有されるアドレス位置をなく
すことができる。
るワンチップマイクロコンピュータは読み出し動作のみ
による特定の手続きでアドレスを記憶する手段を設け、
Ｉ１０アドレスレジスタを通常のアドレス空間上には配
置せず、ある手続きを踏んだ時のみアクセスできるよう
にするものであり、Ｉ１０アドレスレジスタにより固定
的あるいはリセット時に占有されるアドレス位置をなく
すことができる。
以下、この発明の一実施例を図について説明する。第１
図（ａ） （ｂ）はこの発明の一実施例を示すアドレス
空間のそれぞれ説明図である。図において、（１）はＩ
１０レジスタ列、（２）はＩ１０アドレスレジスタ、（
３）は定められたアドレス位置である。また、第２図は
第１図の実施例を用いてＩ１０アドレスレジスタを登録
する手続きを示したフローチャートである。
図（ａ） （ｂ）はこの発明の一実施例を示すアドレス
空間のそれぞれ説明図である。図において、（１）はＩ
１０レジスタ列、（２）はＩ１０アドレスレジスタ、（
３）は定められたアドレス位置である。また、第２図は
第１図の実施例を用いてＩ１０アドレスレジスタを登録
する手続きを示したフローチャートである。
次に動作について説明する。リセットを行なった時には
第１図（ａ）に示すようにＩ１０アドレスレジスタ（２
）はまだ登録されて詣らず、アドレス位置を占有してい
ない。まず、定められたアドレスであるアドレス１の読
み出し動作を行なう。すると、Ｉ１０アドレスレジスタ
（２）のアドレス位置を登録するための回路が動作を開
始する。次に、任意のアドレスであるアドレス２に読み
出し動作を行なうと、アドレス２がＩ１０アドレスレジ
スタ（２）のアドレスとして登録される。この結果、ア
ドレス空間は第１図（ｂ）に示すよう設定される。この
手続きを示したフローチャートが第２図である。
第１図（ａ）に示すようにＩ１０アドレスレジスタ（２
）はまだ登録されて詣らず、アドレス位置を占有してい
ない。まず、定められたアドレスであるアドレス１の読
み出し動作を行なう。すると、Ｉ１０アドレスレジスタ
（２）のアドレス位置を登録するための回路が動作を開
始する。次に、任意のアドレスであるアドレス２に読み
出し動作を行なうと、アドレス２がＩ１０アドレスレジ
スタ（２）のアドレスとして登録される。この結果、ア
ドレス空間は第１図（ｂ）に示すよう設定される。この
手続きを示したフローチャートが第２図である。
以上のようにこの発明によれば、読み出し動作のみによ
る特定の手続きでアドレスを記憶する手段を設けたので
、固定位置に目的の決まっている書き込み可能レジスタ
を配置する必要が無く、自由度の高いアドレス空間の利
用が可能となる。
る特定の手続きでアドレスを記憶する手段を設けたので
、固定位置に目的の決まっている書き込み可能レジスタ
を配置する必要が無く、自由度の高いアドレス空間の利
用が可能となる。
第１図（ａ） （ｂ）はこの発明の一実施例であるワン
チップマイクロコンピュータのアドレス空間へのＩ１０
アドレスレジスタの配置を示すアドレス空間の説明図、
第２図は第１図の実施例におけるＩ１０アドレスレジス
タの登録手続きを示すフローチャート、第３図、第４図
は従来のワンチップマイクロプロセッサのＩ１０アドレ
スレジスタの配置を示すアドレス空間の説明図である。 図において、（１）はＩ１０レジスタ列、（２）は工１
０アドレスレジスタ、（３）は定められたアドレス位置
を示す。 なお、図中、同一符号は同一、または相当部分を示す。
チップマイクロコンピュータのアドレス空間へのＩ１０
アドレスレジスタの配置を示すアドレス空間の説明図、
第２図は第１図の実施例におけるＩ１０アドレスレジス
タの登録手続きを示すフローチャート、第３図、第４図
は従来のワンチップマイクロプロセッサのＩ１０アドレ
スレジスタの配置を示すアドレス空間の説明図である。 図において、（１）はＩ１０レジスタ列、（２）は工１
０アドレスレジスタ、（３）は定められたアドレス位置
を示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- 定められたアドレス位置にリセットから数えて定めら
れた回数の読み出し動作を行なつた場合に、次に読み出
しを行なう命令で指定されたアドレスを、読み出し命令
の実行以降に保持する記憶要素を備えたことを特徴とす
るワンチップマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215222A JPH0378096A (ja) | 1989-08-21 | 1989-08-21 | ワンチップマイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1215222A JPH0378096A (ja) | 1989-08-21 | 1989-08-21 | ワンチップマイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0378096A true JPH0378096A (ja) | 1991-04-03 |
Family
ID=16668726
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1215222A Pending JPH0378096A (ja) | 1989-08-21 | 1989-08-21 | ワンチップマイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0378096A (ja) |
-
1989
- 1989-08-21 JP JP1215222A patent/JPH0378096A/ja active Pending
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