JPH0378714B2 - - Google Patents
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- JPH0378714B2 JPH0378714B2 JP58019017A JP1901783A JPH0378714B2 JP H0378714 B2 JPH0378714 B2 JP H0378714B2 JP 58019017 A JP58019017 A JP 58019017A JP 1901783 A JP1901783 A JP 1901783A JP H0378714 B2 JPH0378714 B2 JP H0378714B2
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- bit
- voltage
- emitter
- transistors
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
この発明は電圧平衡回路、特に、マージド・ト
ランジスタ・ロジツク（MTL）またはインテグ
レーテツド・インジエクシヨン・ロジツク（I2L）
のメモリ・アレイのセルなどのように微小番号を
発生するセルのコラムに対して１対のビツト／セ
ンス線を使用する半導体メモリ・システムに用い
て好適な電圧平衡回路に関する。
ランジスタ・ロジツク（MTL）またはインテグ
レーテツド・インジエクシヨン・ロジツク（I2L）
のメモリ・アレイのセルなどのように微小番号を
発生するセルのコラムに対して１対のビツト／セ
ンス線を使用する半導体メモリ・システムに用い
て好適な電圧平衡回路に関する。
現在、MTL又はI2Lメモリ・セルはよく知られ
ている。例えば、米国特許第4158237号には、１
対の注入または負荷素子と共に交差的に接続され
た２つのバイポーラ・スイツチング・トランジス
タを有するフリツプ・フロツプ回路を含んだ
MTL又はI2Lセルが開示されている。１対の注入
または負荷素子の内の１つは、交差接続された１
のトランジスタのベースに接続されるとともに交
差接続された他のトランジスタのコレクタに接続
され、他の注入または負荷素子は、交差接続され
た他のトランジスタのベースに接続されるととも
に交差接続された１のトランジスタのコレクタに
接続されている。セルは、両方の注入又は負荷素
子と第１及び第２ビツト／センス線を介して交差
接続トランジスタに接続される１本のワード線を
経て制御又はアクセスされる。第１ビツト／セン
ス線は、交差接続された１のトランジスタのエミ
ツタに接続されており、第２ビツト／センス線
は、交差接続された他のトランジスタのエミツタ
に接続されている。交差接続されたトランジスタ
はNPNトランジスタであり、注入又は負荷素子
はPNPトランジスタである。
ている。例えば、米国特許第4158237号には、１
対の注入または負荷素子と共に交差的に接続され
た２つのバイポーラ・スイツチング・トランジス
タを有するフリツプ・フロツプ回路を含んだ
MTL又はI2Lセルが開示されている。１対の注入
または負荷素子の内の１つは、交差接続された１
のトランジスタのベースに接続されるとともに交
差接続された他のトランジスタのコレクタに接続
され、他の注入または負荷素子は、交差接続され
た他のトランジスタのベースに接続されるととも
に交差接続された１のトランジスタのコレクタに
接続されている。セルは、両方の注入又は負荷素
子と第１及び第２ビツト／センス線を介して交差
接続トランジスタに接続される１本のワード線を
経て制御又はアクセスされる。第１ビツト／セン
ス線は、交差接続された１のトランジスタのエミ
ツタに接続されており、第２ビツト／センス線
は、交差接続された他のトランジスタのエミツタ
に接続されている。交差接続されたトランジスタ
はNPNトランジスタであり、注入又は負荷素子
はPNPトランジスタである。
MTL型のセルを使用したアレイのアクセス・
タイムを減少するため、選択前にビツト／センス
線容量を放電して、ビツト／センス線のある与え
られた対の間に生ずる電圧差（この電圧差はビツ
ト／センス線対に接続されたセルの状態に依存す
る）を減少することが知られている。米国特許第
4280198号には、アクセス・タイムを減少するた
め、各ビツト線に結合された個々のビツト線トラ
ンジスタ手段が開示されている。１対のビツト／
センス線間の電圧差を平衡とするために用いられ
る別のバイポーラ・トランジスタ回路が米国特許
第4090255号、第4302823号及び第3786442号に開
示されている。米国特許第3949383号及び第
4272834号には、電界効果型トランジスタ・メモ
リ・セルの列に接続された１対のビツト／センス
線の間に生ずる電圧差を平衡にするために、電界
効果型トランジスタ回路を用いたものが開示され
ている。
タイムを減少するため、選択前にビツト／センス
線容量を放電して、ビツト／センス線のある与え
られた対の間に生ずる電圧差（この電圧差はビツ
ト／センス線対に接続されたセルの状態に依存す
る）を減少することが知られている。米国特許第
4280198号には、アクセス・タイムを減少するた
め、各ビツト線に結合された個々のビツト線トラ
ンジスタ手段が開示されている。１対のビツト／
センス線間の電圧差を平衡とするために用いられ
る別のバイポーラ・トランジスタ回路が米国特許
第4090255号、第4302823号及び第3786442号に開
示されている。米国特許第3949383号及び第
4272834号には、電界効果型トランジスタ・メモ
リ・セルの列に接続された１対のビツト／センス
線の間に生ずる電圧差を平衡にするために、電界
効果型トランジスタ回路を用いたものが開示され
ている。
この発明の１つの目的は、微小信号を生ずるメ
モリ・アレイのアクセス・タイムを減少するため
に特に用いられる場合、従来のバイポーラ回路よ
りもより短時間で１対の導線間の正または負のど
ちらの極性のオフセツト電圧を最小に減少するこ
とができる改良された電圧平衡バイポーラ回路を
提供することである。
モリ・アレイのアクセス・タイムを減少するため
に特に用いられる場合、従来のバイポーラ回路よ
りもより短時間で１対の導線間の正または負のど
ちらの極性のオフセツト電圧を最小に減少するこ
とができる改良された電圧平衡バイポーラ回路を
提供することである。
この発明によれば、メモリ・アレイに特に好適
な電圧平衡回路が提供される。この発明の電圧平
衡回路は、第１および第２導線と、基準電位点
と、第１導線と基準電位点との間に介挿される第
１装置と、第２導線と基準電位点との間に介挿さ
れる第２装置と、第１及び第２のトランジスタ
と、第１導線を第１トランジスタを介して第２導
線へ接続する第１手段と、第２導線を第２トラン
ジスタを介して第１導線へ接続する第２手段と、
第１及び第２トランジスタの制御電極に実質的に
等しい信号を与える手段とを有する。メモリ・ア
レイに用いられる場合には、導線はビツト／セン
ス線であり、基準電位点はビツト／センス線基準
電圧であり、トランジスタの制御電圧への等しい
信号はビツト・デコーダからの信号に応答して与
えられる。
な電圧平衡回路が提供される。この発明の電圧平
衡回路は、第１および第２導線と、基準電位点
と、第１導線と基準電位点との間に介挿される第
１装置と、第２導線と基準電位点との間に介挿さ
れる第２装置と、第１及び第２のトランジスタ
と、第１導線を第１トランジスタを介して第２導
線へ接続する第１手段と、第２導線を第２トラン
ジスタを介して第１導線へ接続する第２手段と、
第１及び第２トランジスタの制御電極に実質的に
等しい信号を与える手段とを有する。メモリ・ア
レイに用いられる場合には、導線はビツト／セン
ス線であり、基準電位点はビツト／センス線基準
電圧であり、トランジスタの制御電圧への等しい
信号はビツト・デコーダからの信号に応答して与
えられる。
この発明の前述および他の目的、特徴及び効果
は、この発明の実施例について図面を参照した詳
細説明から明らかとなるであろう。
は、この発明の実施例について図面を参照した詳
細説明から明らかとなるであろう。
第１図及び第２図はこの発明の一実施例による
バイポーラ・メモリ・システムに用いられた電圧
平衡回路を示すものである。
バイポーラ・メモリ・システムに用いられた電圧
平衡回路を示すものである。
第１図を参照すると、この発明の電圧平衡回路
１０を用いたメモリ・システムが示されている。
このメモリ・システムは、例えば総計で128セル
を含む多数のMTLセル１２Ａ，１２Ｂ及び１２
Ｎに接続された第１及び第２ビツト／センス線
BL１とBL０とを有する。
１０を用いたメモリ・システムが示されている。
このメモリ・システムは、例えば総計で128セル
を含む多数のMTLセル１２Ａ，１２Ｂ及び１２
Ｎに接続された第１及び第２ビツト／センス線
BL１とBL０とを有する。
第１図に示すように、セル１２Ａは、交差接続
された第１及び第２反転NPNトランジスタＴ１
及びＴ２と、第１及び第２注入または負荷PNP
トランジスタＴ３及びＴ４とを有する。トランジ
スタＴ１，Ｔ２，Ｔ３及びＴ４のベース・エミツ
タ容量は、寄生容量としてそれぞれＣ１，Ｃ２，
Ｃ３及びＣ４として示されている。トランジスタ
Ｔ１及びＴ２のベース・コレクタ容量は容量Ｃ５
として示されている。PNPトランジスタＴ３の
コレクタはNPNトランジスタＴ１のベースに接
続されており、PNPトランジスタＴ４のコレク
タはNPNトランジスタＴ２のベースに接続され
ており、トランジスタＴ３のベースはトランジス
タＴ１のエミツタに接続されており、トランジス
タＴ４のベースはトランジスタＴ２のエミツタに
接続されている。
された第１及び第２反転NPNトランジスタＴ１
及びＴ２と、第１及び第２注入または負荷PNP
トランジスタＴ３及びＴ４とを有する。トランジ
スタＴ１，Ｔ２，Ｔ３及びＴ４のベース・エミツ
タ容量は、寄生容量としてそれぞれＣ１，Ｃ２，
Ｃ３及びＣ４として示されている。トランジスタ
Ｔ１及びＴ２のベース・コレクタ容量は容量Ｃ５
として示されている。PNPトランジスタＴ３の
コレクタはNPNトランジスタＴ１のベースに接
続されており、PNPトランジスタＴ４のコレク
タはNPNトランジスタＴ２のベースに接続され
ており、トランジスタＴ３のベースはトランジス
タＴ１のエミツタに接続されており、トランジス
タＴ４のベースはトランジスタＴ２のエミツタに
接続されている。
例えば、前で参照した米国特許第4280198号に
おいて知られているように、半導体基板内で、ト
ランジスタＴ３のコレクタとトランジスタＴ１の
ベースは第１の共通領域を形成し、トランジスタ
Ｔ３のベースとトランジスタＴ１のエミツタとは
第２の共通領域を形成し、トランジスタＴ４のコ
レクタとトランジスタＴ２のベースとは第３の共
通領域を形成し、トランジスタＴ４のベースとト
ランジスタＴ２のエミツタは第４の共通領域を形
成する。
おいて知られているように、半導体基板内で、ト
ランジスタＴ３のコレクタとトランジスタＴ１の
ベースは第１の共通領域を形成し、トランジスタ
Ｔ３のベースとトランジスタＴ１のエミツタとは
第２の共通領域を形成し、トランジスタＴ４のコ
レクタとトランジスタＴ２のベースとは第３の共
通領域を形成し、トランジスタＴ４のベースとト
ランジスタＴ２のエミツタは第４の共通領域を形
成する。
ビツト／センス線BL０はトランジスタＴ１の
エミツタに接続されており、ビツト／センス線
BL１はトランジスタＴ２のエミツタに接続され
ている。基板アイソレーシヨン又はビツト／セン
ス線容量は、容量Ｃ６及びＣ７で示されており、
容量Ｃ６はトランジスタＴ１のエミツタに接続さ
れており、容量Ｃ７はトランジスタＴ２のエミツ
タに接続されている。容量Ｃ６及びＣ７は、シス
テムの内で最も負の電位にある半導体基板又は接
地へ接続されている。セル１２Ｂ及び１２Ｎは、
単にブロツク形で示すけれどもセル１２Ａと同じ
である。
エミツタに接続されており、ビツト／センス線
BL１はトランジスタＴ２のエミツタに接続され
ている。基板アイソレーシヨン又はビツト／セン
ス線容量は、容量Ｃ６及びＣ７で示されており、
容量Ｃ６はトランジスタＴ１のエミツタに接続さ
れており、容量Ｃ７はトランジスタＴ２のエミツ
タに接続されている。容量Ｃ６及びＣ７は、シス
テムの内で最も負の電位にある半導体基板又は接
地へ接続されている。セル１２Ｂ及び１２Ｎは、
単にブロツク形で示すけれどもセル１２Ａと同じ
である。
第１ワード線WL１は、セル１２ＡのPNPトラ
ンジスタＴ３及びＴ４のエミツタに接続されてお
り、第２ワード線及び第３ワード線WL２及び
WLNは同様にそれぞれセル１２Ｂ及び１２Ｎに
接続されている。
ンジスタＴ３及びＴ４のエミツタに接続されてお
り、第２ワード線及び第３ワード線WL２及び
WLNは同様にそれぞれセル１２Ｂ及び１２Ｎに
接続されている。
読出し／書込み入力端子Ｒ／Ｗを有する周知の
差動センス増幅器及び書込み回路１４に第１及び
第２ビツト／センス線BL０及びBL１が接続され
ている。第１及び第２ビツト／センス線BL０及
びBL１はまた、電圧平衡回路１０に接続されて
いる。
差動センス増幅器及び書込み回路１４に第１及び
第２ビツト／センス線BL０及びBL１が接続され
ている。第１及び第２ビツト／センス線BL０及
びBL１はまた、電圧平衡回路１０に接続されて
いる。
電圧平衡回路１０は、コレクタTC１、ベース
TB１、第１及び第２エミツタTE１及びTE２を
それぞれ有するNPN型の第１バイポーラ・トラ
ンジスタ１６と、コレクタTC２、ベースTB２、
第１及び第２エミツタTE３及びTE４をそれぞれ
有する同じくNPN型の第２のバイポーラ・トラ
ンジスタ１８とを有する、第１ビツト／センス線
BL０は、第１トランジスタ１６のコレクタTC１
に接続されており、第２ビツト／センス線BL１
は第２トランジスタ１８のコレクタTC２に接続
されている。トランジスタ１６及び１８のエミツ
タTE１及びTE４は、それぞれ＋1.6ボルトの電
圧が加えられるビツト／センス線基準電圧端子
VRに接続されている。第１トランジスタ１６の
第２エミツタTE２は、第２ビツト／センス線BL
１に接続されており、第２トランジスタ１８の第
１エミツタTE３は、第１ビツト／センス線BL０
に接続されている。
TB１、第１及び第２エミツタTE１及びTE２を
それぞれ有するNPN型の第１バイポーラ・トラ
ンジスタ１６と、コレクタTC２、ベースTB２、
第１及び第２エミツタTE３及びTE４をそれぞれ
有する同じくNPN型の第２のバイポーラ・トラ
ンジスタ１８とを有する、第１ビツト／センス線
BL０は、第１トランジスタ１６のコレクタTC１
に接続されており、第２ビツト／センス線BL１
は第２トランジスタ１８のコレクタTC２に接続
されている。トランジスタ１６及び１８のエミツ
タTE１及びTE４は、それぞれ＋1.6ボルトの電
圧が加えられるビツト／センス線基準電圧端子
VRに接続されている。第１トランジスタ１６の
第２エミツタTE２は、第２ビツト／センス線BL
１に接続されており、第２トランジスタ１８の第
１エミツタTE３は、第１ビツト／センス線BL０
に接続されている。
制御トランジスタ２０のコレクタは、第１抵抗
Ｒ１を介して第１トランジスタ１６のベースTB
１に接続されるとともに第２抵抗Ｒ２を介して第
２トランジスタ１８のベースTB２に接続されて
いる。抵抗Ｒ１及びＲ２は、節Ａでの電流分配抵
抗として配されており、等しい電流を分配するた
めに十分に大きく、また、制御トランジスタ２０
のコレクタ又は節Ａの電圧が早く低下する際、同
時に第１及び第２トランジスタ１６及び１８を遮
断するために十分に小さい大きさの抵抗値、例え
ば各々3000Ωを有する。制御トランジスタ２０の
エミツタは、ビツト／センス線基準電圧端子VR
に接続されており、制御トランジスタ２０のコレ
クタはまた待機電流源２２を介して＋５ボルトの
電圧が加えられている電力供給端子VHに接続さ
れている。制御トランジスタ２０のベースは、周
知のアドレス入力を有するビツト・デコーダ２４
からの複数の出力の１つに接続されている。これ
ら制御トランジスタ２０、待機電流源２２、第１
及び第２抵抗Ｒ１及びＲ２は第１及び第２トラン
ジスタ１６及び１８のベースTB１及びTB２に
実質的に等しい信号を与えるための手段を構成し
ている。チツプ・セレクト回路２６はその出力
を、ビツト・デコーダ２４と、ワード線WL１，
WL２及びWLNに選択的にパルスを加えるワー
ド・ドライバ及びデコーダ回路２８に接続してい
る。
Ｒ１を介して第１トランジスタ１６のベースTB
１に接続されるとともに第２抵抗Ｒ２を介して第
２トランジスタ１８のベースTB２に接続されて
いる。抵抗Ｒ１及びＲ２は、節Ａでの電流分配抵
抗として配されており、等しい電流を分配するた
めに十分に大きく、また、制御トランジスタ２０
のコレクタ又は節Ａの電圧が早く低下する際、同
時に第１及び第２トランジスタ１６及び１８を遮
断するために十分に小さい大きさの抵抗値、例え
ば各々3000Ωを有する。制御トランジスタ２０の
エミツタは、ビツト／センス線基準電圧端子VR
に接続されており、制御トランジスタ２０のコレ
クタはまた待機電流源２２を介して＋５ボルトの
電圧が加えられている電力供給端子VHに接続さ
れている。制御トランジスタ２０のベースは、周
知のアドレス入力を有するビツト・デコーダ２４
からの複数の出力の１つに接続されている。これ
ら制御トランジスタ２０、待機電流源２２、第１
及び第２抵抗Ｒ１及びＲ２は第１及び第２トラン
ジスタ１６及び１８のベースTB１及びTB２に
実質的に等しい信号を与えるための手段を構成し
ている。チツプ・セレクト回路２６はその出力
を、ビツト・デコーダ２４と、ワード線WL１，
WL２及びWLNに選択的にパルスを加えるワー
ド・ドライバ及びデコーダ回路２８に接続してい
る。
第１図に示されたシステムの動作をより良く理
解するため、第２図に示されるパルス・プログラ
ムを参照する。時刻t0において、システムはビツ
ト／センス線BL１とBL０との間に差動的な電圧
ΔVがある待機状態にある。すなわち、ビツト／
センス線BL１上の電圧VBL1からビツト／センス
線BL０上の電圧VBL0を引いた値は、−0.5ミリボ
ルト以下に等しい。この時、128の全てのセル１
２Ａ乃至１２Ｎは２進値０を記憶していると仮定
してよい。待機状態の間において、ワード線WL
１の電圧が2.2ボルトに下がり、節Ａの電圧が2.5
ボルトに上がり、チツプ・セレクトの出力が下が
り、読出し／書込み端子Ｒ／Ｗの電圧は下がるか
上がるかのどちらかである。
解するため、第２図に示されるパルス・プログラ
ムを参照する。時刻t0において、システムはビツ
ト／センス線BL１とBL０との間に差動的な電圧
ΔVがある待機状態にある。すなわち、ビツト／
センス線BL１上の電圧VBL1からビツト／センス
線BL０上の電圧VBL0を引いた値は、−0.5ミリボ
ルト以下に等しい。この時、128の全てのセル１
２Ａ乃至１２Ｎは２進値０を記憶していると仮定
してよい。待機状態の間において、ワード線WL
１の電圧が2.2ボルトに下がり、節Ａの電圧が2.5
ボルトに上がり、チツプ・セレクトの出力が下が
り、読出し／書込み端子Ｒ／Ｗの電圧は下がるか
上がるかのどちらかである。
１つのセル、例えばセル１２Ａに２進値１の情
報を書込むため、読取り／書込みパルスＲ／Ｗは
高くなり、時刻t1にチツプ・セレクト電圧が高く
なり、ビツト・デコーダ２４から制御トランジス
タ２０のベースの電圧を上昇させる。時刻t2にお
いて、節Ａの電圧は減少して1.8ボルトの値にな
り、第１及び第２トランジスタ１６及び１８を遮
断するとともに、ワード線WL１上の電圧を2.2ボ
ルトから2.5ボルトに増大させる。端子Ｒ／Ｗの
電圧及び第１ワード線WL１の電圧が高いため、
第１及び第２ビツト／センス線BL０及びBL１の
間の電圧差ΔVは約−250ミリボルトまで大きく
なり、他のセルを元の状態に持続させたままで、
セル１２Ａを２進値０の記憶から２進値１の記憶
へ切換える。セル１２Ａに２進値１が記憶された
後、時刻t3において、チツプ・セレクト電圧は遮
断され、そして時刻t4に節Ａの電圧は上昇し始
め、一方、ワード線WL１の電圧は2.2ボルトへ低
下し始める。時刻t5において、節Ａの電圧が2.5
ボルトになり、第１及び第２トランジスタ１６及
び１８が導通状態になると、第１ビツト／センス
線BL０の高電圧は第１トランジスタ１６の第２
エミツタTE２から第２ビツト／センス線BL１に
放電され始め、一方、同時に第１ビツト／センス
線BL０から電荷が第２トランジスタ１８の第１
エミツタTE３を介して散逸される。時刻t5から
わずか約20ナノ秒後の時刻t6において、第１及び
第２ビツト／センス線BL０／BL１の間の電圧差
ΔVは大よそ−0.5ミリボルトへ減少している。こ
の復帰時間は、従来のバイポーラ電圧平衡回路に
おける復帰時間より３乃至４倍早い。
報を書込むため、読取り／書込みパルスＲ／Ｗは
高くなり、時刻t1にチツプ・セレクト電圧が高く
なり、ビツト・デコーダ２４から制御トランジス
タ２０のベースの電圧を上昇させる。時刻t2にお
いて、節Ａの電圧は減少して1.8ボルトの値にな
り、第１及び第２トランジスタ１６及び１８を遮
断するとともに、ワード線WL１上の電圧を2.2ボ
ルトから2.5ボルトに増大させる。端子Ｒ／Ｗの
電圧及び第１ワード線WL１の電圧が高いため、
第１及び第２ビツト／センス線BL０及びBL１の
間の電圧差ΔVは約−250ミリボルトまで大きく
なり、他のセルを元の状態に持続させたままで、
セル１２Ａを２進値０の記憶から２進値１の記憶
へ切換える。セル１２Ａに２進値１が記憶された
後、時刻t3において、チツプ・セレクト電圧は遮
断され、そして時刻t4に節Ａの電圧は上昇し始
め、一方、ワード線WL１の電圧は2.2ボルトへ低
下し始める。時刻t5において、節Ａの電圧が2.5
ボルトになり、第１及び第２トランジスタ１６及
び１８が導通状態になると、第１ビツト／センス
線BL０の高電圧は第１トランジスタ１６の第２
エミツタTE２から第２ビツト／センス線BL１に
放電され始め、一方、同時に第１ビツト／センス
線BL０から電荷が第２トランジスタ１８の第１
エミツタTE３を介して散逸される。時刻t5から
わずか約20ナノ秒後の時刻t6において、第１及び
第２ビツト／センス線BL０／BL１の間の電圧差
ΔVは大よそ−0.5ミリボルトへ減少している。こ
の復帰時間は、従来のバイポーラ電圧平衡回路に
おける復帰時間より３乃至４倍早い。
この復帰時間のすぐ後の時刻t7において、セル
１２Ａに記憶されたデータを読出すため、アクセ
ス・サイクルの読出し部分がチツプ・セレクト２
６の出力を高電圧にして開始されてもよい。時刻
t8において、ワード線WL１の電圧が上昇し、節
Ａの電圧が低下し、第１及び第２トランジスタ１
６及び１８を遮断する。トランジスタ１６及び１
８が遮断され、読出し／書込み端子Ｒ／Ｗが低い
ため、第１及び第２ビツト／センス線BL０及び
BL１の間の電圧差ΔVは、正の方向に増加し、
時刻t9又はもつと早くに、差動センス増幅回路１
４により２進値１の情報として検出される＋50ミ
リボルトの大きさに到達する。データが読出され
た後、時刻t9においてチツプ・セレクト２６の出
力の電圧は減少して時刻t10において第１及び第
２トランジスタ１６及び１８を導通するために節
Ａの電圧を増大し始める。トランジスタ１６及び
１８が導通し、ワード線WL１の電圧が今低レベ
ルにあるので、第２ビツト／センス線BL１の高
電圧は第２トランジスタ１８の第１エミツタTE
３を介して第１ビツト／センス線BL０に放電し
始める。同時に、第２ビツト／センス線BL１か
らの電荷は第１トランジスタ１６の第２エミツタ
TE２を介して散逸される。時刻t10から実質的に
20ナノ秒以下の後の時刻t11において、第１及び
第２ビツト／センス線BL０及びBL１の間の電圧
差ΔVは再び大よそ−0.5ミリボルトに減少する。
１２Ａに記憶されたデータを読出すため、アクセ
ス・サイクルの読出し部分がチツプ・セレクト２
６の出力を高電圧にして開始されてもよい。時刻
t8において、ワード線WL１の電圧が上昇し、節
Ａの電圧が低下し、第１及び第２トランジスタ１
６及び１８を遮断する。トランジスタ１６及び１
８が遮断され、読出し／書込み端子Ｒ／Ｗが低い
ため、第１及び第２ビツト／センス線BL０及び
BL１の間の電圧差ΔVは、正の方向に増加し、
時刻t9又はもつと早くに、差動センス増幅回路１
４により２進値１の情報として検出される＋50ミ
リボルトの大きさに到達する。データが読出され
た後、時刻t9においてチツプ・セレクト２６の出
力の電圧は減少して時刻t10において第１及び第
２トランジスタ１６及び１８を導通するために節
Ａの電圧を増大し始める。トランジスタ１６及び
１８が導通し、ワード線WL１の電圧が今低レベ
ルにあるので、第２ビツト／センス線BL１の高
電圧は第２トランジスタ１８の第１エミツタTE
３を介して第１ビツト／センス線BL０に放電し
始める。同時に、第２ビツト／センス線BL１か
らの電荷は第１トランジスタ１６の第２エミツタ
TE２を介して散逸される。時刻t10から実質的に
20ナノ秒以下の後の時刻t11において、第１及び
第２ビツト／センス線BL０及びBL１の間の電圧
差ΔVは再び大よそ−0.5ミリボルトに減少する。
ビツト／センス線BL０及びBL１に接続された
127のセルがある２進値を記憶しており、単に１
つのセルが２進値を記憶しているという最悪の状
態について記述してきたことに注意すべきであ
る。もし、大よそ半分のセルがある２進値を記憶
していて、残りの半分のセルが他の２進値を記憶
している場合には、たとえビツト／センス線BL
０とBL１との間に電圧の不平衡があつてもそれ
は小さく、したがつて、復帰はずつと早いであろ
う。この発明の電圧平衡回路は、微小信号源にか
かわりなく、数ミリボルト程度の大変小さな電圧
または信号が検出されるような場合のいかなる対
の線の電圧を平衡にするのに用いて特に有用であ
る。
127のセルがある２進値を記憶しており、単に１
つのセルが２進値を記憶しているという最悪の状
態について記述してきたことに注意すべきであ
る。もし、大よそ半分のセルがある２進値を記憶
していて、残りの半分のセルが他の２進値を記憶
している場合には、たとえビツト／センス線BL
０とBL１との間に電圧の不平衡があつてもそれ
は小さく、したがつて、復帰はずつと早いであろ
う。この発明の電圧平衡回路は、微小信号源にか
かわりなく、数ミリボルト程度の大変小さな電圧
または信号が検出されるような場合のいかなる対
の線の電圧を平衡にするのに用いて特に有用であ
る。
このシステムは時刻t0において128のセル１２
Ａ乃至１２Ｎの全てに２進値０の情報が記憶され
ていると仮定したけれども、時刻t0に128のセル
１２Ａ乃至１２Ｎの全てに２進値１の情報が記憶
されていて、その後、セル１２Ａに２進値０が記
憶されて読出される場合でも、このシステムは同
様に有効であるということが理解されるであろ
う。
Ａ乃至１２Ｎの全てに２進値０の情報が記憶され
ていると仮定したけれども、時刻t0に128のセル
１２Ａ乃至１２Ｎの全てに２進値１の情報が記憶
されていて、その後、セル１２Ａに２進値０が記
憶されて読出される場合でも、このシステムは同
様に有効であるということが理解されるであろ
う。
第１及び第２トランジスタ１６及び１８は、そ
れぞれ、複数のエミツタTE１及びTE２と、TE
３及びTE４を有するトランジスタであるとして
記述したが、しかし所望ならば、第１トランジス
タの代りに２つの分離されたNPNトランジスタ
を利用して、１つのトランジスタを第１ビツト／
センス線BL０とビツト線基準電圧端子VRとの
間に接続し、他のトランジスタを第１及び第２ビ
ツト／センス線BL０及びBL１の間に接続し、第
２トランジスタ１８の代りに２つの分離された
NPNトランジスタを利用して、１つのトランジ
スタを第２ビツト／センス線BL１とビツト線基
準電圧端子VRとの間に接続し、他のトランジス
タを第１及び第２ビツト／センス線BL０及びBL
１の間に接続させてトランジスタ１６及び１８の
接続と同じ構成を作つてもよい。しかし、第１図
のマルチ・エミツタ・トランジスタ１６及び１８
は大変高い密度で配列することができるため好ま
れる。
れぞれ、複数のエミツタTE１及びTE２と、TE
３及びTE４を有するトランジスタであるとして
記述したが、しかし所望ならば、第１トランジス
タの代りに２つの分離されたNPNトランジスタ
を利用して、１つのトランジスタを第１ビツト／
センス線BL０とビツト線基準電圧端子VRとの
間に接続し、他のトランジスタを第１及び第２ビ
ツト／センス線BL０及びBL１の間に接続し、第
２トランジスタ１８の代りに２つの分離された
NPNトランジスタを利用して、１つのトランジ
スタを第２ビツト／センス線BL１とビツト線基
準電圧端子VRとの間に接続し、他のトランジス
タを第１及び第２ビツト／センス線BL０及びBL
１の間に接続させてトランジスタ１６及び１８の
接続と同じ構成を作つてもよい。しかし、第１図
のマルチ・エミツタ・トランジスタ１６及び１８
は大変高い密度で配列することができるため好ま
れる。
この発明によれば、メモリ・システムに特に有
用な電圧平衡バイポーラ回路が提供される。この
電圧平衡回路は、大よそ20ナノ秒の復帰又は回復
時間内で大よそ10対１の電流流量比により生ずる
２つの導線間の大よそ250ミリボルトから0.5ミリ
ボルト以下への正又は負の直流電流オフセツト電
圧を減少することができる。一方、従来において
はこのような復帰に対しては60ナノ秒を必要とし
ていた。
用な電圧平衡バイポーラ回路が提供される。この
電圧平衡回路は、大よそ20ナノ秒の復帰又は回復
時間内で大よそ10対１の電流流量比により生ずる
２つの導線間の大よそ250ミリボルトから0.5ミリ
ボルト以下への正又は負の直流電流オフセツト電
圧を減少することができる。一方、従来において
はこのような復帰に対しては60ナノ秒を必要とし
ていた。
簡潔のために一対のビツト／センス線のみを持
つメモリ・アレイを示したが、メモリ・アレイは
多くのビツト／センス線の対、例えば128対と、
128個のセルに接続された各ワード線とを有して
もよい。
つメモリ・アレイを示したが、メモリ・アレイは
多くのビツト／センス線の対、例えば128対と、
128個のセルに接続された各ワード線とを有して
もよい。
第１図はバイポーラ・メモリ・システムに用い
られるこの発明の一実施例による電圧平衡回路を
示す回路図、第２図は第１図のシステムの動作に
用いられるパルス・プログラム図である。 １０……電圧平衡回路、BL０……第１ビツ
ト／センス線、BL１……第２ビツト／センス線、
VR……ビツト／センス線基準電圧、１６……第
１トランジスタ、１８……第２トランジスタ、２
０……制御トランジスタ、Ｒ１……第１抵抗、Ｒ
２……第２抵抗、２２……待機電流源。
られるこの発明の一実施例による電圧平衡回路を
示す回路図、第２図は第１図のシステムの動作に
用いられるパルス・プログラム図である。 １０……電圧平衡回路、BL０……第１ビツ
ト／センス線、BL１……第２ビツト／センス線、
VR……ビツト／センス線基準電圧、１６……第
１トランジスタ、１８……第２トランジスタ、２
０……制御トランジスタ、Ｒ１……第１抵抗、Ｒ
２……第２抵抗、２２……待機電流源。
Claims (1)
- 【特許請求の範囲】 １ 第１および第２導線と、 基準電位点と、 前記第１導線と前記基準電位点との間にコレク
タからエミツタに至る経路を接続すると共に前記
第１導線と前記第２導線との間にも同様にコレク
タからエミツタに至る経路を接続した第１トラン
ジスタ構成と、 前記第２導線と前記基準電位点との間にコレク
タからエミツタに至る経路を接続すると共に前記
第２導線と前記第１導線との間にも同様にコレク
タからエミツタに至る経路を接続した第２トラン
ジスタ構成と、 前記第１および第２トランジスタ構成の各々の
ベース・エミツタ間に実質的に等しい制御信号を
加える手段とを有することを特徴とする電圧平衡
回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/369,970 US4555776A (en) | 1982-04-19 | 1982-04-19 | Voltage balancing circuit for memory systems |
| US369970 | 1989-06-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58188934A JPS58188934A (ja) | 1983-11-04 |
| JPH0378714B2 true JPH0378714B2 (ja) | 1991-12-16 |
Family
ID=23457700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58019017A Granted JPS58188934A (ja) | 1982-04-19 | 1983-02-09 | 電圧平衡回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4555776A (ja) |
| EP (1) | EP0092062B1 (ja) |
| JP (1) | JPS58188934A (ja) |
| DE (1) | DE3378703D1 (ja) |
| PH (1) | PH20134A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5093654A (en) * | 1989-05-17 | 1992-03-03 | Eldec Corporation | Thin-film electroluminescent display power supply system for providing regulated write voltages |
| US5297089A (en) * | 1992-02-27 | 1994-03-22 | International Business Machines Corporation | Balanced bit line pull up circuitry for random access memories |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3786442A (en) * | 1972-02-24 | 1974-01-15 | Cogar Corp | Rapid recovery circuit for capacitively loaded bit lines |
| US3949385A (en) * | 1974-12-23 | 1976-04-06 | Ibm Corporation | D.C. Stable semiconductor memory cell |
| US3936810A (en) * | 1975-01-20 | 1976-02-03 | Semi, Inc. | Sense line balancing circuit |
| FR2304991A1 (fr) * | 1975-03-15 | 1976-10-15 | Ibm | Agencement de circuits pour memoire semi-conductrice et son procede de fonctionnement |
| JPS538528A (en) * | 1976-07-12 | 1978-01-26 | Nec Corp | Memory circuit |
| DE2738678C3 (de) * | 1977-08-27 | 1982-03-04 | Ibm Deutschland Gmbh, 7000 Stuttgart | Monolithisch integrierte Speicherzelle |
| US4272834A (en) * | 1978-10-06 | 1981-06-09 | Hitachi, Ltd. | Data line potential setting circuit and MIS memory circuit using the same |
| DE2855866C3 (de) * | 1978-12-22 | 1981-10-29 | Ibm Deutschland Gmbh, 7000 Stuttgart | Verfahren und Schaltungsanordnung zum Betreiben eines integrierten Halbleiterspeichers |
| US4302823A (en) * | 1979-12-27 | 1981-11-24 | International Business Machines Corp. | Differential charge sensing system |
| US4404662A (en) * | 1981-07-06 | 1983-09-13 | International Business Machines Corporation | Method and circuit for accessing an integrated semiconductor memory |
-
1982
- 1982-04-19 US US06/369,970 patent/US4555776A/en not_active Expired - Fee Related
-
1983
- 1983-02-09 JP JP58019017A patent/JPS58188934A/ja active Granted
- 1983-03-22 DE DE8383102806T patent/DE3378703D1/de not_active Expired
- 1983-03-22 EP EP83102806A patent/EP0092062B1/en not_active Expired
- 1983-04-11 PH PH28760A patent/PH20134A/en unknown
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58188934A (ja) | 1983-11-04 |
| EP0092062B1 (en) | 1988-12-14 |
| EP0092062A2 (en) | 1983-10-26 |
| DE3378703D1 (en) | 1989-01-19 |
| EP0092062A3 (en) | 1986-12-10 |
| US4555776A (en) | 1985-11-26 |
| PH20134A (en) | 1986-10-02 |
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