JPH022239B2 - - Google Patents
Info
- Publication number
- JPH022239B2 JPH022239B2 JP57182212A JP18221282A JPH022239B2 JP H022239 B2 JPH022239 B2 JP H022239B2 JP 57182212 A JP57182212 A JP 57182212A JP 18221282 A JP18221282 A JP 18221282A JP H022239 B2 JPH022239 B2 JP H022239B2
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- collector
- transistors
- base
- word line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 230000004888 barrier function Effects 0.000 claims description 25
- 230000008859 change Effects 0.000 claims description 3
- 230000008878 coupling Effects 0.000 claims description 3
- 238000010168 coupling process Methods 0.000 claims description 3
- 238000005859 coupling reaction Methods 0.000 claims description 3
- 210000004027 cell Anatomy 0.000 description 84
- 238000010586 diagram Methods 0.000 description 10
- 238000003491 array Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 4
- 210000000352 storage cell Anatomy 0.000 description 4
- 230000009471 action Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 230000006872 improvement Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000006880 cross-coupling reaction Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 230000035939 shock Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/416—Read-write [R-W] circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/411—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only
- G11C11/4113—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using bipolar transistors only with at least one cell access to base or collector of at least one of said transistors, e.g. via access diodes, access transistors
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/414—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the bipolar type
- G11C11/415—Address circuits
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
この発明はランダム・アクセス・メモリ・アレ
イに関する。さらに詳細には、高速、高安定で、
低い供給電力電圧で動作するシヨツトキ・バリ
ア・ダイオードが結合されたバイポーラ・トラン
ジスタ・セルを備えるランダム・アクセス・メモ
リ・アレイに関する。
イに関する。さらに詳細には、高速、高安定で、
低い供給電力電圧で動作するシヨツトキ・バリ
ア・ダイオードが結合されたバイポーラ・トラン
ジスタ・セルを備えるランダム・アクセス・メモ
リ・アレイに関する。
メモリ・セルとして交差的に結合された２つの
バイポーラ・トランジスタを有するメモリ・アレ
イが非常によく知られている。このメモリ・セル
は、フリツプ・フロツプ・セルと称されるもの
で、このメモリ・セルの２進値の状態は、交差的
に結合された２つのバイポーラ・トランジスタの
いずれかが電流を通すことにより決定される。
バイポーラ・トランジスタを有するメモリ・アレ
イが非常によく知られている。このメモリ・セル
は、フリツプ・フロツプ・セルと称されるもの
で、このメモリ・セルの２進値の状態は、交差的
に結合された２つのバイポーラ・トランジスタの
いずれかが電流を通すことにより決定される。
フリツプ・フロツプ・セルの１つのタイプとし
て、ダイオードが結合されたバイポーラ・トラン
ジスタ・セルが、IBMテクニカルデイスクロー
ジヤブリテン、1970年８月、ページ616−617に
Wiedmannによつて開示されている。このメモ
リ・セルでは、ダイオードが各ビツト線を各記憶
節点に結合するのに用いられている。負荷抵抗が
各記憶節点を上方の固定電位に接続している。１
本のワード線が、交差的に結合されたトランジス
タのエミツタに接続している。メモリ・アレイ内
でのこのメモリ・セルの動作は、IEEEJ.ソリツ
ドステートサーキツト、Vol.SC−５、ページ186
−191、1970年10月にLynes等により詳細に説明
されている。
て、ダイオードが結合されたバイポーラ・トラン
ジスタ・セルが、IBMテクニカルデイスクロー
ジヤブリテン、1970年８月、ページ616−617に
Wiedmannによつて開示されている。このメモ
リ・セルでは、ダイオードが各ビツト線を各記憶
節点に結合するのに用いられている。負荷抵抗が
各記憶節点を上方の固定電位に接続している。１
本のワード線が、交差的に結合されたトランジス
タのエミツタに接続している。メモリ・アレイ内
でのこのメモリ・セルの動作は、IEEEJ.ソリツ
ドステートサーキツト、Vol.SC−５、ページ186
−191、1970年10月にLynes等により詳細に説明
されている。
このダイオードが結合されたメモリ・セルの改
良が、例えば、IBMテクニカルデイスクロージ
ヤブリテン、1974年５月、ページ3965−3967に
Berger等により開示されている。これによれば、
シヨツトキ・バリヤ・ダイオードが、普通のダイ
オードの代りに、ビツト線と対応する記憶節点と
の間の入力／出力装置として用いられている。ま
た、PNP負荷デバイスが従来の負荷抵抗の代り
に用いられている。
良が、例えば、IBMテクニカルデイスクロージ
ヤブリテン、1974年５月、ページ3965−3967に
Berger等により開示されている。これによれば、
シヨツトキ・バリヤ・ダイオードが、普通のダイ
オードの代りに、ビツト線と対応する記憶節点と
の間の入力／出力装置として用いられている。ま
た、PNP負荷デバイスが従来の負荷抵抗の代り
に用いられている。
このダイオードが結合されたフリツプ−フロツ
プ・セルをさらに改良したものとして、米国特許
第3969707号に開示されるようなシヨツトキ・バ
リア・ダイオードを不飽和デバイスとして付加し
たものがある。この米国特許第3969707号に示さ
れるメモリ・セルは、ダイオードが結合されたフ
リツプ−フロツプ・セルの有利な特徴を全て具体
化している。さらに、シヨツトキ・バリヤ・ダイ
オードは、入力／出力カツプリング・ダイオード
としてのみ用いられるのではなく、不飽和デバイ
スとしても用いられている。各記憶節点に結合さ
れる10キロオームの簡潔な負荷抵抗も開示されて
いる。このメモリ・セルは、ランダム・アクセ
ス・メモリ内でよりも、むしろ、連想記憶装置の
周辺回路内で使用されるもので、この目的のた
め、ランダム・アクセス・メモリにとつては好ま
しくない付加的な結合が記憶節点に設けられてい
る。また、交差的に結合されたトランジスタのエ
ミツタに接続した１本のワード線が、１行のメモ
リ・セルにアクセスするのに用いられている。負
荷デバイスの一端は、固定電位（接地電位）に共
通に接続されている。また、4.25ボルトの電位差
（接地電位から−4.25ボルト）を持つ電力供給源
が開示されている。このメモリ・セルは、後述す
るこの発明のメモリ・アレイが持つのと同程度の
回路素子総数とそれによつて生ずるコンパクトさ
を有するものであるが、高電位差の電力供給源を
有するとともにスイツチ動作が可能な上側ワード
線を持たないため、後述するこの発明が有する高
速度でかつ高い安定性の動作と低い供給電力で動
作するという優れた性能を持つていない。
プ・セルをさらに改良したものとして、米国特許
第3969707号に開示されるようなシヨツトキ・バ
リア・ダイオードを不飽和デバイスとして付加し
たものがある。この米国特許第3969707号に示さ
れるメモリ・セルは、ダイオードが結合されたフ
リツプ−フロツプ・セルの有利な特徴を全て具体
化している。さらに、シヨツトキ・バリヤ・ダイ
オードは、入力／出力カツプリング・ダイオード
としてのみ用いられるのではなく、不飽和デバイ
スとしても用いられている。各記憶節点に結合さ
れる10キロオームの簡潔な負荷抵抗も開示されて
いる。このメモリ・セルは、ランダム・アクセ
ス・メモリ内でよりも、むしろ、連想記憶装置の
周辺回路内で使用されるもので、この目的のた
め、ランダム・アクセス・メモリにとつては好ま
しくない付加的な結合が記憶節点に設けられてい
る。また、交差的に結合されたトランジスタのエ
ミツタに接続した１本のワード線が、１行のメモ
リ・セルにアクセスするのに用いられている。負
荷デバイスの一端は、固定電位（接地電位）に共
通に接続されている。また、4.25ボルトの電位差
（接地電位から−4.25ボルト）を持つ電力供給源
が開示されている。このメモリ・セルは、後述す
るこの発明のメモリ・アレイが持つのと同程度の
回路素子総数とそれによつて生ずるコンパクトさ
を有するものであるが、高電位差の電力供給源を
有するとともにスイツチ動作が可能な上側ワード
線を持たないため、後述するこの発明が有する高
速度でかつ高い安定性の動作と低い供給電力で動
作するという優れた性能を持つていない。
したがつて、この発明の第１の目的は、ダイオ
ードが結合されたフリツプ・フロツプ・セルを有
するランダム・アクセス・メモリ・アレイの安定
性および動作速度を改良することである。
ードが結合されたフリツプ・フロツプ・セルを有
するランダム・アクセス・メモリ・アレイの安定
性および動作速度を改良することである。
この発明の第２の目的は、ダイオードが結合さ
れたフリツプ・フロツプ・セルを最小の電力供給
電圧でもつて動作することである。
れたフリツプ・フロツプ・セルを最小の電力供給
電圧でもつて動作することである。
この発明の第３の目的は、低コストで高密度の
モノリシツク集積回路の製造を可能にする最小の
素子総数から構成されるダイオードが結合された
フリツプ・フロツプ・セルを有する改良されたラ
ンダム・アクセス・メモリ・アレイを提供するこ
とである。
モノリシツク集積回路の製造を可能にする最小の
素子総数から構成されるダイオードが結合された
フリツプ・フロツプ・セルを有する改良されたラ
ンダム・アクセス・メモリ・アレイを提供するこ
とである。
この発明のこれらの目的および他の目的は、従
来の下側ワード線に加えて上側ワード線を設け
て、各メモリ・セルが２つのワード線と２つのビ
ツト線を含む４つのスイツチ動作可能な線により
アクセスできるようにすることにより達成され
る。電流ミラーは、トランジスタが接続された電
流スイツチにより、所望の上側および下側ワード
線に選択的に切換えられる一定な読取りおよび書
込み電流を供給する。電流スイツチは、非常に高
速度のスイツチング動作を与えることが知られて
いる。電流スイツチの動作の第２レベルは、メモ
リ・セル自身により与えられる。
来の下側ワード線に加えて上側ワード線を設け
て、各メモリ・セルが２つのワード線と２つのビ
ツト線を含む４つのスイツチ動作可能な線により
アクセスできるようにすることにより達成され
る。電流ミラーは、トランジスタが接続された電
流スイツチにより、所望の上側および下側ワード
線に選択的に切換えられる一定な読取りおよび書
込み電流を供給する。電流スイツチは、非常に高
速度のスイツチング動作を与えることが知られて
いる。電流スイツチの動作の第２レベルは、メモ
リ・セル自身により与えられる。
センス増幅器の特別な配置により、センス増幅
器の出力節点からビツト線の容量を隔離し、逆
に、ビツト線から出力節点の容量を隔離して、高
速度の検知を可能にしている。センス増幅器は、
入力、すなわち、ビツト線の電流差に応答して、
センス出力に相補的な電圧を供給する。
器の出力節点からビツト線の容量を隔離し、逆
に、ビツト線から出力節点の容量を隔離して、高
速度の検知を可能にしている。センス増幅器は、
入力、すなわち、ビツト線の電流差に応答して、
センス出力に相補的な電圧を供給する。
以下、この発明を図示の実施例に基いて説明す
る。
る。
第１図ないし第４図は、この発明の一実施例を
示すものである。
示すものである。
まず、第１図を参照してこの実施例を説明す
る。メモリ・セル１０は詳細に示されているけれ
ども、メモリ・セル１２，１４，１６はブロツク
により示されている。しかし、メモリ・アレイ内
のすべてのメモリ・セルは同一であり、メモリ・
セル１０に詳細に示される回路要素を有する。４
つのメモリ・セルの行列が示されているけれど
も、ビツト線の各対に沿つて、すなわち列には、
64またはそれ以上のメモリ・セルが配置されてお
り、また、ワード線の各対に沿つて、すなわち行
には、32またはそれ以上のメモリ・セルが配置さ
れている。メモリ・セル１０に示すように、メモ
リ・アレイ内の各メモリ・セルは第１トランジス
タとしてのバイポーラ・トランジスタＴ１および
第２トランジスタとしてのバイポーラ・トランジ
スタＴ２を有する。これらのトランジスタＴ１お
よびＴ２は、ベースとコレクタが普通の交差結合
により相互に連結されている。トランジスタＴ１
およびＴ２のベースとコレクタとの間に接続され
ている第１クランピング・ダイオードおよび第２
クランピング・ダイオードとしてのシヨツトキ・
ダイオードＤ１およびＤ２は、それぞれ、普通の
態様でもつて不飽和デバイスとして機能し、ベー
ス領域内の少数キヤリアの蓄積を減少することに
より、メモリ・セルのスイツチング速度を高め
る。シヨツトキ・バリア・ダイオードの従来型ダ
イオードに対する優越性は、半導体の設計者には
よく知られている。しかし、他の低障壁のダイオ
ードのタイプもここに用いて適切であることは明
らかである。
る。メモリ・セル１０は詳細に示されているけれ
ども、メモリ・セル１２，１４，１６はブロツク
により示されている。しかし、メモリ・アレイ内
のすべてのメモリ・セルは同一であり、メモリ・
セル１０に詳細に示される回路要素を有する。４
つのメモリ・セルの行列が示されているけれど
も、ビツト線の各対に沿つて、すなわち列には、
64またはそれ以上のメモリ・セルが配置されてお
り、また、ワード線の各対に沿つて、すなわち行
には、32またはそれ以上のメモリ・セルが配置さ
れている。メモリ・セル１０に示すように、メモ
リ・アレイ内の各メモリ・セルは第１トランジス
タとしてのバイポーラ・トランジスタＴ１および
第２トランジスタとしてのバイポーラ・トランジ
スタＴ２を有する。これらのトランジスタＴ１お
よびＴ２は、ベースとコレクタが普通の交差結合
により相互に連結されている。トランジスタＴ１
およびＴ２のベースとコレクタとの間に接続され
ている第１クランピング・ダイオードおよび第２
クランピング・ダイオードとしてのシヨツトキ・
ダイオードＤ１およびＤ２は、それぞれ、普通の
態様でもつて不飽和デバイスとして機能し、ベー
ス領域内の少数キヤリアの蓄積を減少することに
より、メモリ・セルのスイツチング速度を高め
る。シヨツトキ・バリア・ダイオードの従来型ダ
イオードに対する優越性は、半導体の設計者には
よく知られている。しかし、他の低障壁のダイオ
ードのタイプもここに用いて適切であることは明
らかである。
各メモリ・セルは、図示するように、１対の第
１および第２入力／出力装置としての第１シヨツ
トキ・バリア・ダイオードＤ３および第２シヨツ
トキ・バリア・ダイオードＤ４も有する。そし
て、各メモリ・セルは、図示するように、１対の
第１負荷抵抗Ｒ１および第２負荷抵抗Ｒ２を有す
る。第１記憶節点Ｎ０が、トランジスタＴ１のコ
レクタと、ダイオードＤ１およびＤ３のカソード
と、負荷抵抗Ｒ１の一端との共通連結点に形成さ
れている。第２記憶節点Ｎ１が、トランジスタＴ
２のコレクタと、ダイオードＤ２およびＤ４のカ
ソードと、負荷抵抗Ｒ２の一端との共通連結点に
形成されている。以上説明した要素の各々は、こ
のメモリ・アレイの本来の動作にとつて必須であ
る。付加的な要素は、各メモリ・セルの複雑さと
大きさとを不必要に増加し、その結果、メモリ・
アレイ全体の複雑さと大きさとを不必要に増加す
るであろう。
１および第２入力／出力装置としての第１シヨツ
トキ・バリア・ダイオードＤ３および第２シヨツ
トキ・バリア・ダイオードＤ４も有する。そし
て、各メモリ・セルは、図示するように、１対の
第１負荷抵抗Ｒ１および第２負荷抵抗Ｒ２を有す
る。第１記憶節点Ｎ０が、トランジスタＴ１のコ
レクタと、ダイオードＤ１およびＤ３のカソード
と、負荷抵抗Ｒ１の一端との共通連結点に形成さ
れている。第２記憶節点Ｎ１が、トランジスタＴ
２のコレクタと、ダイオードＤ２およびＤ４のカ
ソードと、負荷抵抗Ｒ２の一端との共通連結点に
形成されている。以上説明した要素の各々は、こ
のメモリ・アレイの本来の動作にとつて必須であ
る。付加的な要素は、各メモリ・セルの複雑さと
大きさとを不必要に増加し、その結果、メモリ・
アレイ全体の複雑さと大きさとを不必要に増加す
るであろう。
各メモリ・セルは、２つのワード線と２つのビ
ツト線から与えられる４つのアクセス・ポイント
を必要とする。従来において、この種のダイオー
ドが結合されたメモリ・セルは、２つのビツト線
と１つのワード線からアクセスされるようになつ
ており、上側ワード線がなかつた。従来では、上
側ワード線の代りに、固定の電位が負荷抵抗Ｒ１
およびＲ２に印加されていた。
ツト線から与えられる４つのアクセス・ポイント
を必要とする。従来において、この種のダイオー
ドが結合されたメモリ・セルは、２つのビツト線
と１つのワード線からアクセスされるようになつ
ており、上側ワード線がなかつた。従来では、上
側ワード線の代りに、固定の電位が負荷抵抗Ｒ１
およびＲ２に印加されていた。
この発明によれば、上側ワード線WUが導電的
に接続されていて、負荷抵抗Ｒ１およびＲ２と共
通の接続点を形成している。下側ワード線WLが
導電的にトランジスタＴ１およびトランジスタＴ
２のエミツタに接続されていて、トランジスタＴ
１およびＴ２のエミツタと共通の接続点を形成し
ている。シヨツトキ・バリア・ダイオードＤ３
は、第１ビツト線としての左ビツト線Ｂ０を第１
記憶節点Ｎ０に結合する第１入力／出力装置を形
成している。シヨツトキ・バリア・ダイオードＤ
４は、第２ビツト線としての右ビツト線Ｂ１を第
２記憶節点Ｎ１に結合する第２入力／出力装置を
形成している。他のメモリ・セル１２，１４，１
６のそれぞれは、図示しない他の付加的なメモ
リ・セルと同じく、１対のビツト線と１対のワー
ド線とに、メモリ・セル１０と同様の態様で接続
されている。
に接続されていて、負荷抵抗Ｒ１およびＲ２と共
通の接続点を形成している。下側ワード線WLが
導電的にトランジスタＴ１およびトランジスタＴ
２のエミツタに接続されていて、トランジスタＴ
１およびＴ２のエミツタと共通の接続点を形成し
ている。シヨツトキ・バリア・ダイオードＤ３
は、第１ビツト線としての左ビツト線Ｂ０を第１
記憶節点Ｎ０に結合する第１入力／出力装置を形
成している。シヨツトキ・バリア・ダイオードＤ
４は、第２ビツト線としての右ビツト線Ｂ１を第
２記憶節点Ｎ１に結合する第２入力／出力装置を
形成している。他のメモリ・セル１２，１４，１
６のそれぞれは、図示しない他の付加的なメモ
リ・セルと同じく、１対のビツト線と１対のワー
ド線とに、メモリ・セル１０と同様の態様で接続
されている。
ランダム・アクセス・メモリ・アレイは、よく
知られているように、アレイ内の特別のメモリ・
セルにアクセスして、このセル内に情報を書込ん
だり、このセル内の情報を読取る目的のために、
ワード・デコーダ、ビツト・デコーダおよびセン
ス増幅器を必要とする。これらを以下に説明す
る。以下の説明から理解されるように、これらの
回路素子の配置およびこれらの回路素子同士の共
同動作およびこれらの回路素子と記憶セルとの共
同動作は、メモリ・アレイの高速で安定な動作が
できるように構成されている。これに関して、ワ
ード・デコーダをまず説明する。
知られているように、アレイ内の特別のメモリ・
セルにアクセスして、このセル内に情報を書込ん
だり、このセル内の情報を読取る目的のために、
ワード・デコーダ、ビツト・デコーダおよびセン
ス増幅器を必要とする。これらを以下に説明す
る。以下の説明から理解されるように、これらの
回路素子の配置およびこれらの回路素子同士の共
同動作およびこれらの回路素子と記憶セルとの共
同動作は、メモリ・アレイの高速で安定な動作が
できるように構成されている。これに関して、ワ
ード・デコーダをまず説明する。
ワード・デコーダ２０は、図示のように、通常
のTTLの様に接続されたマルチ・エミツタ・ト
ランジスタＴ３を有する。トランジスタＴ３のコ
レクタとベースには、不飽和クランプとしてのシ
ヨツトキ・バリア・ダイオードＤ５が接続してい
る。抵抗Ｒ３が、トランジスタＴ３のベースと接
地電位との間に接続されている。トランジスタＴ
３のコレクタは、シヨツトキ・バリア・ダイオー
ドＤ６とトランジスタＴ４の直列接続を経て、電
位VEE（−2.2ボルト）に結合されている。上述の
構成の代りに、トランジスタＴ４（他のワード・
デコーダ内の対応する全てのトランジスタを含
む）のエミツタを−1.6ボルトに接続することに
より、シヨツトキ・バリア・ダイオードＤ６を省
略することができる。トランジスタＴ３のコレク
タは、抵抗Ｒ４を経て接地電位に接続されてい
る。デコーダ信号としてのワード・デコーダ２０
の出力は、節点３に接続されたトランジスタＴ３
のコレクタに供給され、トランジスタＴ５および
第３トランジスタとしてのトランジスタＴ６のベ
ースに供給される。トランジスタＴ５のコレクタ
は、下側ワード線WLに接続されており、トラン
ジスタＴ５のエミツタはワード選択線WSに接続
されている。トランジスタＴ６のコレクタは上側
ワード線WUに接続されており、トランジスタＴ
６のエミツタは読取り／書込み選択線RWに接続
されている。以降の説明から明らかとなるよう
に、トランジスタＴ６は書込みサイクル中にのみ
導電状態となるが、トランジスタＴ５は、接続さ
れている行が選択されている時には、読取りと書
込みの両方のサイクル中に導電状態となる。下側
ワード線WLに沿つた各々のメモリ・セル内のト
ランジスタＴ１およびＴ２のどちらかは、常時電
流を流しているため、トランジスタＴ５は相対的
に大きい電流を受容するために十分大きくなけれ
ばならない。たとえば、ワード線に沿つて32の記
憶セルが置かれているとすると、トランジスタＴ
５は１つのメモリ・セルを通つて流れる電流の32
倍を運ばなければならない。ワード・デコーダ
は、たとえば、チツプの真中に沿つて１列に配す
ることができる。もし、１行に64個のメモリ・セ
ルが設けられているとすると、ワード・デコーダ
の両側に32個のメモリ・セルが配される。このよ
うにすると、２つのトランジスタＴ５が必要とな
り、各トランジスタＴ５はそれぞれ32個のメモ
リ・セルに流れる電流を流す。一方、トランジス
タＴ６には小電流しか流れないため、64個の全部
のメモリ・セルに対して、１つのトランジスタＴ
６のみを、上側ワード線WUの切換えのために用
いることができる。
のTTLの様に接続されたマルチ・エミツタ・ト
ランジスタＴ３を有する。トランジスタＴ３のコ
レクタとベースには、不飽和クランプとしてのシ
ヨツトキ・バリア・ダイオードＤ５が接続してい
る。抵抗Ｒ３が、トランジスタＴ３のベースと接
地電位との間に接続されている。トランジスタＴ
３のコレクタは、シヨツトキ・バリア・ダイオー
ドＤ６とトランジスタＴ４の直列接続を経て、電
位VEE（−2.2ボルト）に結合されている。上述の
構成の代りに、トランジスタＴ４（他のワード・
デコーダ内の対応する全てのトランジスタを含
む）のエミツタを−1.6ボルトに接続することに
より、シヨツトキ・バリア・ダイオードＤ６を省
略することができる。トランジスタＴ３のコレク
タは、抵抗Ｒ４を経て接地電位に接続されてい
る。デコーダ信号としてのワード・デコーダ２０
の出力は、節点３に接続されたトランジスタＴ３
のコレクタに供給され、トランジスタＴ５および
第３トランジスタとしてのトランジスタＴ６のベ
ースに供給される。トランジスタＴ５のコレクタ
は、下側ワード線WLに接続されており、トラン
ジスタＴ５のエミツタはワード選択線WSに接続
されている。トランジスタＴ６のコレクタは上側
ワード線WUに接続されており、トランジスタＴ
６のエミツタは読取り／書込み選択線RWに接続
されている。以降の説明から明らかとなるよう
に、トランジスタＴ６は書込みサイクル中にのみ
導電状態となるが、トランジスタＴ５は、接続さ
れている行が選択されている時には、読取りと書
込みの両方のサイクル中に導電状態となる。下側
ワード線WLに沿つた各々のメモリ・セル内のト
ランジスタＴ１およびＴ２のどちらかは、常時電
流を流しているため、トランジスタＴ５は相対的
に大きい電流を受容するために十分大きくなけれ
ばならない。たとえば、ワード線に沿つて32の記
憶セルが置かれているとすると、トランジスタＴ
５は１つのメモリ・セルを通つて流れる電流の32
倍を運ばなければならない。ワード・デコーダ
は、たとえば、チツプの真中に沿つて１列に配す
ることができる。もし、１行に64個のメモリ・セ
ルが設けられているとすると、ワード・デコーダ
の両側に32個のメモリ・セルが配される。このよ
うにすると、２つのトランジスタＴ５が必要とな
り、各トランジスタＴ５はそれぞれ32個のメモ
リ・セルに流れる電流を流す。一方、トランジス
タＴ６には小電流しか流れないため、64個の全部
のメモリ・セルに対して、１つのトランジスタＴ
６のみを、上側ワード線WUの切換えのために用
いることができる。
上側および下側ワード線の各対に対して１つの
独立なワード・デコーダが与えられる。したがつ
て、メモリ・セル１４，１６、等を含む行に対し
ては、もう１つのワード・デコーダが、トランジ
スタＴ５′およびＴ６′のベース電極に接続した節
点３′に出力を与える。左ビツト線Ｂ０と右ビツ
ト線Ｂ１とを有する図示の列に沿つて64個のメモ
リ・セルが配置されている場合には、64個の対応
するトランジスタＴ５およびＴ６と共に64個のワ
ード・デコーダが必要とされる。
独立なワード・デコーダが与えられる。したがつ
て、メモリ・セル１４，１６、等を含む行に対し
ては、もう１つのワード・デコーダが、トランジ
スタＴ５′およびＴ６′のベース電極に接続した節
点３′に出力を与える。左ビツト線Ｂ０と右ビツ
ト線Ｂ１とを有する図示の列に沿つて64個のメモ
リ・セルが配置されている場合には、64個の対応
するトランジスタＴ５およびＴ６と共に64個のワ
ード・デコーダが必要とされる。
このメモリ・アレイの全体的な動作において、
一定な読取り電流Irおよび書込み電流Iwを供給
する定電流源が必要である。この定電流源は、ト
ランジスタＴ７，Ｔ８，Ｔ９および抵抗Ｒ５から
なる電流ミラーにより与えられる。トランジスタ
Ｔ７のコレクタとベースは、一端が接地電位に接
続された抵抗Ｒ７の他端に一緒に接続されてい
る。トランジスタＴ８のコレクタはワード選択線
WSに接続されており、一方、トランジスタＴ９
のコレクタは読取り／書込み選択線RWに接続さ
れている。３つのトランジスタＴ７，Ｔ８，Ｔ９
のベース電極とエミツタ電極とはそれぞれ共通に
連結されており、エミツタ電極は全て電位VEE
（−2.2ボルト）の端子に接続されている。これら
３つのトランジスタＴ７，Ｔ８，Ｔ９は集積回路
形態内に同一のトランジスタとして製作される。
抵抗Ｒ５を流れる電流は、トランジスタＴ７を順
方向にバイアスし、そして、同じベース−バイア
ス電圧をトランジスタＴ８およびトランジスタＴ
９に印加して、３つのトランジスタＴ７，Ｔ８，
Ｔ９の全部に同じ電流を流す。読取り／書込み選
択線RWには、コレクタ電位VCC（＋1.4ボルト）
の端子に接続された第４トランジスタとしてのト
ランジスタＴ１０のエミツタが接続されている。
トランジスタＴ１０は、ベース端子に制御信号と
しての読取り／書込みクロツク信号を受け、これ
により読取りまたは書込み操作のどちらかを行う
ことを決定する。
一定な読取り電流Irおよび書込み電流Iwを供給
する定電流源が必要である。この定電流源は、ト
ランジスタＴ７，Ｔ８，Ｔ９および抵抗Ｒ５から
なる電流ミラーにより与えられる。トランジスタ
Ｔ７のコレクタとベースは、一端が接地電位に接
続された抵抗Ｒ７の他端に一緒に接続されてい
る。トランジスタＴ８のコレクタはワード選択線
WSに接続されており、一方、トランジスタＴ９
のコレクタは読取り／書込み選択線RWに接続さ
れている。３つのトランジスタＴ７，Ｔ８，Ｔ９
のベース電極とエミツタ電極とはそれぞれ共通に
連結されており、エミツタ電極は全て電位VEE
（−2.2ボルト）の端子に接続されている。これら
３つのトランジスタＴ７，Ｔ８，Ｔ９は集積回路
形態内に同一のトランジスタとして製作される。
抵抗Ｒ５を流れる電流は、トランジスタＴ７を順
方向にバイアスし、そして、同じベース−バイア
ス電圧をトランジスタＴ８およびトランジスタＴ
９に印加して、３つのトランジスタＴ７，Ｔ８，
Ｔ９の全部に同じ電流を流す。読取り／書込み選
択線RWには、コレクタ電位VCC（＋1.4ボルト）
の端子に接続された第４トランジスタとしてのト
ランジスタＴ１０のエミツタが接続されている。
トランジスタＴ１０は、ベース端子に制御信号と
しての読取り／書込みクロツク信号を受け、これ
により読取りまたは書込み操作のどちらかを行う
ことを決定する。
上側ワード線WUの各々は、抵抗的に正電圧電
源VCC（＋1.4ボルト）の端子に結合されている。
第１図においては、抵抗Ｒ６、抵抗Ｒ７およびト
ランジスタＴ１１を有する特別な回路が示されて
いる。この回路は、非線形インピーダンスを与え
る。非線形インピーダンスを有する他のタイプの
回路、または、単一の抵抗のように線形インピー
ダンスを有する回路を用いて、上側ワード線WU
のそれぞれを電位VCC（＋1.4ボルト）の端子に接
続することができる。
源VCC（＋1.4ボルト）の端子に結合されている。
第１図においては、抵抗Ｒ６、抵抗Ｒ７およびト
ランジスタＴ１１を有する特別な回路が示されて
いる。この回路は、非線形インピーダンスを与え
る。非線形インピーダンスを有する他のタイプの
回路、または、単一の抵抗のように線形インピー
ダンスを有する回路を用いて、上側ワード線WU
のそれぞれを電位VCC（＋1.4ボルト）の端子に接
続することができる。
メモリ・アレイ内でのもう１つの必須の要素と
して、センス増幅器３０がある。ビツト線Ｂ０お
よびＢ１の各対に対して１つのセンス増幅器３０
が設けられている。したがつて、１本のワード線
に沿つて32個のメモリ・セルが１行を形成してい
るとすると、32個のセンス増幅器が必要である。
前述したようにワード・デコーダの両側に32個の
記憶セルが配置される場合は、64個のセンス増幅
器が必要である。図示のセンス増幅器３０はベー
ス接地設計である。これは、トランジスタＴ１２
およびＴ１３のベース電極が共通に接続されて、
AC接地を形成していることを意味している。ト
ランジスタＴ１２のエミツタは、左ビツト線Ｂ０
と抵抗Ｒ８に接続されている。抵抗Ｒ８は電位
VT（−0.7ボルト）の端子に接続されている。こ
の端子は、約−0.7ボルトの電位源であるが、−
2.2ボルトのVEE電圧供給源に接続することもで
きる。トランジスタＴ１３のエミツタは、右ビツ
ト線Ｂ１と抵抗Ｒ９に接続している。抵抗Ｒ９
は、その一端が抵抗Ｒ８と同じ電位VT（−0.7ボ
ルト）の端子に接続している。トランジスタＴ１
２およびＴ１３の共通に接続されたベース電極
は、ダイオード接続型トランジスタＴ１４のコレ
クタに接続している。トランジスタＴ１４のエミ
ツタは接地電位に接続されている。接地電位は、
基準電位VRとして用いられる。トランジスタＴ
１２およびＴ１３のベース・コレクタ接合は、そ
れぞれ不飽和クランプとして機能するシヨツト
キ・バリア・ダイオードＤ７およびＤ８により、
連結されている。トランジスタＴ１２、Ｔ１３、
Ｔ１４のコレクタは、それぞれ、負荷抵抗Ｒ１
０，Ｒ１１，Ｒ１２を経て、VCC電位源（＋1.4
ボルト）に抵抗的に接続されている。
して、センス増幅器３０がある。ビツト線Ｂ０お
よびＢ１の各対に対して１つのセンス増幅器３０
が設けられている。したがつて、１本のワード線
に沿つて32個のメモリ・セルが１行を形成してい
るとすると、32個のセンス増幅器が必要である。
前述したようにワード・デコーダの両側に32個の
記憶セルが配置される場合は、64個のセンス増幅
器が必要である。図示のセンス増幅器３０はベー
ス接地設計である。これは、トランジスタＴ１２
およびＴ１３のベース電極が共通に接続されて、
AC接地を形成していることを意味している。ト
ランジスタＴ１２のエミツタは、左ビツト線Ｂ０
と抵抗Ｒ８に接続されている。抵抗Ｒ８は電位
VT（−0.7ボルト）の端子に接続されている。こ
の端子は、約−0.7ボルトの電位源であるが、−
2.2ボルトのVEE電圧供給源に接続することもで
きる。トランジスタＴ１３のエミツタは、右ビツ
ト線Ｂ１と抵抗Ｒ９に接続している。抵抗Ｒ９
は、その一端が抵抗Ｒ８と同じ電位VT（−0.7ボ
ルト）の端子に接続している。トランジスタＴ１
２およびＴ１３の共通に接続されたベース電極
は、ダイオード接続型トランジスタＴ１４のコレ
クタに接続している。トランジスタＴ１４のエミ
ツタは接地電位に接続されている。接地電位は、
基準電位VRとして用いられる。トランジスタＴ
１２およびＴ１３のベース・コレクタ接合は、そ
れぞれ不飽和クランプとして機能するシヨツト
キ・バリア・ダイオードＤ７およびＤ８により、
連結されている。トランジスタＴ１２、Ｔ１３、
Ｔ１４のコレクタは、それぞれ、負荷抵抗Ｒ１
０，Ｒ１１，Ｒ１２を経て、VCC電位源（＋1.4
ボルト）に抵抗的に接続されている。
最後に、待機時において、下側ワード線WLが
電位VEEに結合されている必要がある。メモ
リ・セル１０，１２等の行の下側ワード線WLに
対しては、トランジスタＴ１５，Ｔ１６および抵
抗Ｒ１３，Ｒ１４，Ｒ１５を有する回路が図示の
ように接続されることにより、電位VEEへ結合
させている。トランジスタＴ１５のコレクタは下
側ワード線WLに接続されており、ベースはトラ
ンジスタＴ１６のベースに接続されている。トラ
ンジスタＴ１６はベースとコレクタが結合してい
て、抵抗Ｒ１５を介して接地電位に接続されてい
る。トランジスタＴ１５のエミツタは抵抗Ｒ１３
に接続されている。トランジスタＴ１６のエミツ
タは抵抗Ｒ１４に接続されている。抵抗１３およ
び１４の他端は共通に電位VEE（−2.2ボルト）に
接続されている。メモリ・セル１４，１６等の行
の下側ワード線WLには、対応する回路素子がダ
ツシユを付けて示される同様の回路に接続されて
いる。
電位VEEに結合されている必要がある。メモ
リ・セル１０，１２等の行の下側ワード線WLに
対しては、トランジスタＴ１５，Ｔ１６および抵
抗Ｒ１３，Ｒ１４，Ｒ１５を有する回路が図示の
ように接続されることにより、電位VEEへ結合
させている。トランジスタＴ１５のコレクタは下
側ワード線WLに接続されており、ベースはトラ
ンジスタＴ１６のベースに接続されている。トラ
ンジスタＴ１６はベースとコレクタが結合してい
て、抵抗Ｒ１５を介して接地電位に接続されてい
る。トランジスタＴ１５のエミツタは抵抗Ｒ１３
に接続されている。トランジスタＴ１６のエミツ
タは抵抗Ｒ１４に接続されている。抵抗１３およ
び１４の他端は共通に電位VEE（−2.2ボルト）に
接続されている。メモリ・セル１４，１６等の行
の下側ワード線WLには、対応する回路素子がダ
ツシユを付けて示される同様の回路に接続されて
いる。
次に、第２図を参照してビツト選択回路を説明
する。ビツト選択回路は、２進法の「１」または
「０」が書込まれるべきかどうか、あるいは、読
取り操作が行なわれているかどうかに応じて、左
側ビツト線Ｂ０または右側ビツト線Ｂ１に適当な
入力を供給する。同じく第２図の回路は、図示し
ない周知のビツト・スイツチ・トランジスタに制
御信号を与えて、第１図中のセンス増幅器３０の
真出力および（または）相補出力の開閉を行う。
する。ビツト選択回路は、２進法の「１」または
「０」が書込まれるべきかどうか、あるいは、読
取り操作が行なわれているかどうかに応じて、左
側ビツト線Ｂ０または右側ビツト線Ｂ１に適当な
入力を供給する。同じく第２図の回路は、図示し
ない周知のビツト・スイツチ・トランジスタに制
御信号を与えて、第１図中のセンス増幅器３０の
真出力および（または）相補出力の開閉を行う。
左側ビツト線Ｂ０と右側ビツト線Ｂ１の適当な
対を選択するため、ビツト・デコーダが必要であ
る。この発明のメモリ・アレイに用いるのにふさ
わしいビツト・デコーダ４０は、第１図において
説明したワード・デコーダ２０に類似したもので
ある。このため、第２図の回路中の対応する回路
素子は説明の便宜上、ダツシユを付けた符号によ
り表示する。４つのエミツタを有するマルチ・エ
ミツタ・トランジスタＴ３′が、６つのエミツタ
を有するマルチ・エミツタ・トランジスタＴ３の
代りに示されている。当業者に知られているよう
に、このようなマルチ・エミツタ・トランジスタ
の数は、デコードされるビツト数に依存して設計
される。
対を選択するため、ビツト・デコーダが必要であ
る。この発明のメモリ・アレイに用いるのにふさ
わしいビツト・デコーダ４０は、第１図において
説明したワード・デコーダ２０に類似したもので
ある。このため、第２図の回路中の対応する回路
素子は説明の便宜上、ダツシユを付けた符号によ
り表示する。４つのエミツタを有するマルチ・エ
ミツタ・トランジスタＴ３′が、６つのエミツタ
を有するマルチ・エミツタ・トランジスタＴ３の
代りに示されている。当業者に知られているよう
に、このようなマルチ・エミツタ・トランジスタ
の数は、デコードされるビツト数に依存して設計
される。
第２図のビツト選択回路は、また、第１図中で
使用された電流源と同じ電流ミラーを使用してい
る。同じタイプの電流ミラーを使用しているた
め、再び対応する回路素子は説明の便宜上、ダツ
シユを付けた符号で表示する。抵抗Ｒ５′は接地
されているけれども、他の正電位、例えば電位
VCC（＋1.4ボルト）に接続されていても所望の定
電流を供給することができる。トランジスタＴ
９′を通じて導出された定電流は、複数のトラン
ジスタＴ１０１、トランジスタＴ１０２等に接続
されている。これらのトランジスタの数は、メモ
リ・アレイの大きさにより決まる。トランジスタ
Ｔ１０１のベース電極は、前述のビツト・デコー
ダ４０の出力端（内部節点４０′）であるトラン
ジスタＴ３′のコレクタに接続されている。図示
しないもう１つのビツト・デコーダの出力が、ト
ランジスタＴ１０２のベースに接続されている。
以下同様である。そして、トランジスタＴ１０
１、トランジスタＴ１０２等の内の１つが、トラ
ンジスタＴ１０１、トランジスタＴ１０２等の残
りが遮断状態にある時、常時導電状態にあるよう
になつている。トランジスタＴ１０１のコレクタ
が、トランジスタＴ１０３、トランジスタＴ１０
４およびトランジスタＴ１０５の共通に接続され
たエミツタに接続されている。これらトランジス
タＴ１０３、トランジスタＴ１０４およびトラン
ジスタＴ１０５の共通に接続されたエミツタは、
また、接地電位に接続された抵抗Ｒ１０１に接続
されている。トランジスタＴ１０３のベースは
W0端子に接続されており、トランジスタＴ１０
４のベースはW1端子に接続されている。２進法
の「０」または「１」が書かれるかどうかに応じ
て、トランジスタＴ１０３およびＴ１０４のベー
ス電極の一方、または、他方が活性化される。読
取り操作に対しては、W0端子およびW1端子の両
方が低レベルに保たれる。トランジスタＴ１０５
のベースは接地電位に接続されている。トランジ
スタＴ１０３のコレクタは、左ビツト線Ｂ０を駆
動するために、駆動能力を高めるビツト・ドライ
バに接続されている。左ビツト線Ｂ０のビツト・
ドライバは、図示のように接続された反転トラン
ジスタＴ１１０とエミツタ・フオロワ・トランジ
スタＴ１１２とを有する。トランジスタＴ１１０
は、そのベースとコレクタとがシヨツトキ・ダイ
オードＤ１１０によりクランプされている。抵抗
Ｒ１１０はトランジスタＴ１１０のコレクタ負荷
であり、抵抗Ｒ１１２はトランジスタＴ１１０の
エミツタと電位VT（−0.7ボルト）の端子との間
に接続されている。当業者に知られているよう
に、他の種々のインバータやエミツタ・フオロワ
回路が所望の機能を実行できるであろう。トラン
ジスタＴ１０４のコレクタは、右ビツト線Ｂ１の
対応する反転ドライバに同様に接続されている。
対応する回路素子が、対応符号にダツシユを付け
て示されている。
使用された電流源と同じ電流ミラーを使用してい
る。同じタイプの電流ミラーを使用しているた
め、再び対応する回路素子は説明の便宜上、ダツ
シユを付けた符号で表示する。抵抗Ｒ５′は接地
されているけれども、他の正電位、例えば電位
VCC（＋1.4ボルト）に接続されていても所望の定
電流を供給することができる。トランジスタＴ
９′を通じて導出された定電流は、複数のトラン
ジスタＴ１０１、トランジスタＴ１０２等に接続
されている。これらのトランジスタの数は、メモ
リ・アレイの大きさにより決まる。トランジスタ
Ｔ１０１のベース電極は、前述のビツト・デコー
ダ４０の出力端（内部節点４０′）であるトラン
ジスタＴ３′のコレクタに接続されている。図示
しないもう１つのビツト・デコーダの出力が、ト
ランジスタＴ１０２のベースに接続されている。
以下同様である。そして、トランジスタＴ１０
１、トランジスタＴ１０２等の内の１つが、トラ
ンジスタＴ１０１、トランジスタＴ１０２等の残
りが遮断状態にある時、常時導電状態にあるよう
になつている。トランジスタＴ１０１のコレクタ
が、トランジスタＴ１０３、トランジスタＴ１０
４およびトランジスタＴ１０５の共通に接続され
たエミツタに接続されている。これらトランジス
タＴ１０３、トランジスタＴ１０４およびトラン
ジスタＴ１０５の共通に接続されたエミツタは、
また、接地電位に接続された抵抗Ｒ１０１に接続
されている。トランジスタＴ１０３のベースは
W0端子に接続されており、トランジスタＴ１０
４のベースはW1端子に接続されている。２進法
の「０」または「１」が書かれるかどうかに応じ
て、トランジスタＴ１０３およびＴ１０４のベー
ス電極の一方、または、他方が活性化される。読
取り操作に対しては、W0端子およびW1端子の両
方が低レベルに保たれる。トランジスタＴ１０５
のベースは接地電位に接続されている。トランジ
スタＴ１０３のコレクタは、左ビツト線Ｂ０を駆
動するために、駆動能力を高めるビツト・ドライ
バに接続されている。左ビツト線Ｂ０のビツト・
ドライバは、図示のように接続された反転トラン
ジスタＴ１１０とエミツタ・フオロワ・トランジ
スタＴ１１２とを有する。トランジスタＴ１１０
は、そのベースとコレクタとがシヨツトキ・ダイ
オードＤ１１０によりクランプされている。抵抗
Ｒ１１０はトランジスタＴ１１０のコレクタ負荷
であり、抵抗Ｒ１１２はトランジスタＴ１１０の
エミツタと電位VT（−0.7ボルト）の端子との間
に接続されている。当業者に知られているよう
に、他の種々のインバータやエミツタ・フオロワ
回路が所望の機能を実行できるであろう。トラン
ジスタＴ１０４のコレクタは、右ビツト線Ｂ１の
対応する反転ドライバに同様に接続されている。
対応する回路素子が、対応符号にダツシユを付け
て示されている。
トランジスタＴ１０３のコレクタ、また、抵抗
Ｒ１０３に接続されており、一方、トランジスタ
Ｔ１０４のコレクタは負荷抵抗Ｒ１０４に接続さ
れている。抵抗Ｒ１０３および抵抗Ｒ１０４の他
端は互いに共通に接続されていて、そして、抵抗
Ｒ１０５とトランジスタＴ１０６のエミツタとに
接続されている。トランジスタＴ１０６はダイオ
ード接続型トランジスタであり、そのコレクタが
電位VCC（＋1.4ボルト）の端子に接続されてい
る。抵抗Ｒ１０５の他端は、接地電位に接続され
ている。トランジスタＴ１０６と抵抗Ｒ１０５の
機能は、抵抗Ｒ１０３と抵抗Ｒ１０４の共通結合
点を、１ベース−エミツタ電圧降下分だけ電位
VCCより低い電位レベルに設定するものである。
しかし、トランジスタＴ１０６と抵抗Ｒ１０５を
なくして、抵抗Ｒ１０３と抵抗Ｒ１０４の共通結
合点を直接に電位VCCへ接続することができる。
Ｒ１０３に接続されており、一方、トランジスタ
Ｔ１０４のコレクタは負荷抵抗Ｒ１０４に接続さ
れている。抵抗Ｒ１０３および抵抗Ｒ１０４の他
端は互いに共通に接続されていて、そして、抵抗
Ｒ１０５とトランジスタＴ１０６のエミツタとに
接続されている。トランジスタＴ１０６はダイオ
ード接続型トランジスタであり、そのコレクタが
電位VCC（＋1.4ボルト）の端子に接続されてい
る。抵抗Ｒ１０５の他端は、接地電位に接続され
ている。トランジスタＴ１０６と抵抗Ｒ１０５の
機能は、抵抗Ｒ１０３と抵抗Ｒ１０４の共通結合
点を、１ベース−エミツタ電圧降下分だけ電位
VCCより低い電位レベルに設定するものである。
しかし、トランジスタＴ１０６と抵抗Ｒ１０５を
なくして、抵抗Ｒ１０３と抵抗Ｒ１０４の共通結
合点を直接に電位VCCへ接続することができる。
トランジスタＴ１０５の負荷抵抗は抵抗Ｒ１０
８であり、抵抗Ｒ１０８の他端は電位VCC（＋1.4
ボルト）に接続されている。トランジスタＴ１０
５のベース電極は基準電位としての接地電位に接
続されており、したがつて、トランジスタＴ１０
３およびＴ１０４と共に電流スイツチ回路を形成
している。以降の説明から明らかになるように、
トランジスタＴ１０１が導電状態になる時はいつ
でも、定電流を流すためにトランジスタＴ１０５
または、トランジスタＴ１０３およびＴ１０４の
１つの内のどちらかが導電状態となる。トランジ
スタＴ１０５のコレクタは図示しないビツト・ス
イツチに出力を供給する。トランジスタＴ１０５
のコレクタは、抵抗Ｒ１０７が直列接続されたダ
イオード接続型トランジスタＴ１０７により接地
電位に接続されている。以上、この発明の構成を
説明した。以下、作用を説明する。
８であり、抵抗Ｒ１０８の他端は電位VCC（＋1.4
ボルト）に接続されている。トランジスタＴ１０
５のベース電極は基準電位としての接地電位に接
続されており、したがつて、トランジスタＴ１０
３およびＴ１０４と共に電流スイツチ回路を形成
している。以降の説明から明らかになるように、
トランジスタＴ１０１が導電状態になる時はいつ
でも、定電流を流すためにトランジスタＴ１０５
または、トランジスタＴ１０３およびＴ１０４の
１つの内のどちらかが導電状態となる。トランジ
スタＴ１０５のコレクタは図示しないビツト・ス
イツチに出力を供給する。トランジスタＴ１０５
のコレクタは、抵抗Ｒ１０７が直列接続されたダ
イオード接続型トランジスタＴ１０７により接地
電位に接続されている。以上、この発明の構成を
説明した。以下、作用を説明する。
この発明によるメモリ・アレイの作用を、第１
図および第２図に加えて、第３図および第４図の
波形図を参照して説明する。読取りおよび書込み
操作を順次に説明して行く。波形の振幅に相応し
て、全ての端子および接地点に、前述したような
大きさの電位VCC，VEE，VTまたは基準電位が
供給されている。
図および第２図に加えて、第３図および第４図の
波形図を参照して説明する。読取りおよび書込み
操作を順次に説明して行く。波形の振幅に相応し
て、全ての端子および接地点に、前述したような
大きさの電位VCC，VEE，VTまたは基準電位が
供給されている。
最初に、読取り操作を説明する。第１図中のメ
モリ・セル１０にアクセスするためには、トラン
ジスタＴ３のエミツタ端子のすべては高レベルに
持ち上げられなければならない。トランジスタＴ
３のエミツタへの入力は、図示しないチツプ・ア
ドレス受信回路より受信される。典型的には、ト
ランジスタＴ３のエミツタでの高レベル入力は、
−0.5V付近であり、一方、低レベル入力は−
1.5V付近である。したがつて、第１図中に示さ
れる特別なワード・デコーダ２０を選ぶために
は、トランジスタＴ３の全てのエミツタは高レベ
ルに持ち上げられなければならない。これによ
り、節点３の電位が、第３図に示すように、−1.2
ボルトの低レベルから−0.75ボルトの高レベルに
上昇する。この高レベルは、電位VEEに接続し
たシヨツトキ・バリア・ダイオードＤ６が直列に
接続されたダイオード接続型トランジスタＴ４に
よりクランプされる。節点３のこの高レベルは、
トランジスタＴ６のベースのトランジスタＴ５の
ベースとに加えられる。
モリ・セル１０にアクセスするためには、トラン
ジスタＴ３のエミツタ端子のすべては高レベルに
持ち上げられなければならない。トランジスタＴ
３のエミツタへの入力は、図示しないチツプ・ア
ドレス受信回路より受信される。典型的には、ト
ランジスタＴ３のエミツタでの高レベル入力は、
−0.5V付近であり、一方、低レベル入力は−
1.5V付近である。したがつて、第１図中に示さ
れる特別なワード・デコーダ２０を選ぶために
は、トランジスタＴ３の全てのエミツタは高レベ
ルに持ち上げられなければならない。これによ
り、節点３の電位が、第３図に示すように、−1.2
ボルトの低レベルから−0.75ボルトの高レベルに
上昇する。この高レベルは、電位VEEに接続し
たシヨツトキ・バリア・ダイオードＤ６が直列に
接続されたダイオード接続型トランジスタＴ４に
よりクランプされる。節点３のこの高レベルは、
トランジスタＴ６のベースのトランジスタＴ５の
ベースとに加えられる。
トランジスタＴ６は、その列に沿つたトランジ
スタＴ６′および他の図示しないトランジスタ
（例えば、全部で64個ある）と共に電流スイツチ
の配置構成で、定電流源のトランジスタＴ９に接
続されている。しかし、トランジスタＴ６は、ま
た、トランジスタＴ６′等と同じように、トラン
ジスタＴ１０と共に電流スイツチの配置構成で、
定電流源を形成するトランジスタＴ９に接続され
ているため、トランジスタＴ６は、そのベース電
位がトランジスタＴ１０のベース電位よりも高い
電位にある時にのみ導電状態となる。読取り操作
中、トランジスタＴ１０のベースはかなり高レベ
ル（例えば、−0.3ボルト）にあり、このため、ト
ランジスタＴ１０は、トランジスタＴ６のベース
が高レベルにあるか低レベルにあるかにかかわら
ず、導電状態を続ける。したがつて、読取り中は
トランジスタＴ６，Ｔ６′等は１つも導電状態と
ならない。しかし、トランジスタＴ５は、他のト
ランジスタＴ５′等と共に電流スイツチ結合して
いるため、トランジスタＴ５，Ｔ５′等の１つは、
トランジスタＴ８から導出される定電流を流すた
めに導電状態にならなければならない（この定電
流の実際の値は、トランジスタＴ７，Ｔ８，Ｔ９
を順方向にバイアスする電位を決定する抵抗Ｒ５
の大きさにより決まり、これら３つのトランジス
タＴ７，Ｔ８，Ｔ９は同じ大きさの電流を流す）。
この例では、トランジスタＴ５のベースが高レベ
ルに持ち上げられるため、トランジスタＴ５は導
電状態となり、下側ワード線WLを大よそ−0.35
ボルトから−1.0ボルトへ下降させる。トランジ
スタＴ１およびＴ２（このワード線に沿つた例え
ば32個の他のメモリ・セルも同じ）のエミツタは
−1.0ボルトの電位となる。これは、メモリ・セ
ルを通る電流を増大させ、上側ワード線WUを＋
0.5ボルトから＋0.2ボルトへ下降させる。
スタＴ６′および他の図示しないトランジスタ
（例えば、全部で64個ある）と共に電流スイツチ
の配置構成で、定電流源のトランジスタＴ９に接
続されている。しかし、トランジスタＴ６は、ま
た、トランジスタＴ６′等と同じように、トラン
ジスタＴ１０と共に電流スイツチの配置構成で、
定電流源を形成するトランジスタＴ９に接続され
ているため、トランジスタＴ６は、そのベース電
位がトランジスタＴ１０のベース電位よりも高い
電位にある時にのみ導電状態となる。読取り操作
中、トランジスタＴ１０のベースはかなり高レベ
ル（例えば、−0.3ボルト）にあり、このため、ト
ランジスタＴ１０は、トランジスタＴ６のベース
が高レベルにあるか低レベルにあるかにかかわら
ず、導電状態を続ける。したがつて、読取り中は
トランジスタＴ６，Ｔ６′等は１つも導電状態と
ならない。しかし、トランジスタＴ５は、他のト
ランジスタＴ５′等と共に電流スイツチ結合して
いるため、トランジスタＴ５，Ｔ５′等の１つは、
トランジスタＴ８から導出される定電流を流すた
めに導電状態にならなければならない（この定電
流の実際の値は、トランジスタＴ７，Ｔ８，Ｔ９
を順方向にバイアスする電位を決定する抵抗Ｒ５
の大きさにより決まり、これら３つのトランジス
タＴ７，Ｔ８，Ｔ９は同じ大きさの電流を流す）。
この例では、トランジスタＴ５のベースが高レベ
ルに持ち上げられるため、トランジスタＴ５は導
電状態となり、下側ワード線WLを大よそ−0.35
ボルトから−1.0ボルトへ下降させる。トランジ
スタＴ１およびＴ２（このワード線に沿つた例え
ば32個の他のメモリ・セルも同じ）のエミツタは
−1.0ボルトの電位となる。これは、メモリ・セ
ルを通る電流を増大させ、上側ワード線WUを＋
0.5ボルトから＋0.2ボルトへ下降させる。
この発明の説明全体中において、全ての電圧お
よび電流値は、説明のために与えられているので
あり、この発明の限定を意味するものではない。
さらに、例示のため、待機状態にあるようなメモ
リ・セルの２進値状態は、第１記憶節点Ｎ０が＋
0.4ボルトにあり、第２記憶節点Ｎ１が−0.15ボ
ルトにあると仮定する。これら待機状態における
電圧値は、抵抗Ｒ１３，Ｒ１４，Ｒ１５の大きさ
およびトランジスタＴ１５，Ｔ１６により決定さ
れる。この回路は、待機状態における下側ワード
線WLの電位を設定する。
よび電流値は、説明のために与えられているので
あり、この発明の限定を意味するものではない。
さらに、例示のため、待機状態にあるようなメモ
リ・セルの２進値状態は、第１記憶節点Ｎ０が＋
0.4ボルトにあり、第２記憶節点Ｎ１が−0.15ボ
ルトにあると仮定する。これら待機状態における
電圧値は、抵抗Ｒ１３，Ｒ１４，Ｒ１５の大きさ
およびトランジスタＴ１５，Ｔ１６により決定さ
れる。この回路は、待機状態における下側ワード
線WLの電位を設定する。
このように仮定された例において、記憶された
２進ビツトは、トランジスタＴ２を導電状態に
し、トランジスタＴ１を遮断状態にした状態に、
メモリ・セル１０を置く（したがつて、待機状態
中、第２記憶節点Ｎ１が−0.15ボルトにあり、第
１記憶節点Ｎ０が＋0.4ボルトにある。下側ワー
ド線WLの電位が下降されると、そのワード線に
沿つたメモリ・セルは導電状態がより激しくな
り、一方のトランジスタは十分に遮断状態となつ
たまま、他方のトランジスタが全電流を流す。）。
この例において、トランジスタＴ２は、トランジ
スタＴ８の定電流の一部分を、ダイオードＤ４を
経てより多く流すようになる。これにより、トラ
ンジスタＴ１３から増加の電流が導出される。ト
ランジスタＴ１３から導出された増加の電流は、
出力節点１１の電位を、待機状態の大よそ＋0.75
ボルトから読取り操作中に＋0.45ボルトへ下降さ
せる。同時に、トランジスタＴ１２はより少ない
電流を流すようになり、そのコレクタの相補出力
を＋0.75ボルトまで下昇させる。抵抗Ｒ８および
Ｒ９は、メモリ・セル１０（または、同じ列上の
選択された他のメモリ・セル）の状態にかかわら
ず、ブリーダ電流を負荷抵抗Ｒ１０およびＲ１１
をそれぞれ経て流し、トランジスタＴ１２および
Ｔ１３を常にバイアスする。このブリーダ電流
は、トランジスタＴ１２およびＴ１３を高速線形
差動増幅器として動作させ、また、節点９（また
は節点１１）の高レベル電位（＋0.75ボルト）の
大きさを決定する。常に列内の１つのメモリ・セ
ルが選択されているため、増加のセンス電流が常
にトランジスタＴ１３（またはトランジスタＴ１
２）を通じて流れ、したがつて、節点１１（また
は節点９）の低レベル電位（＋0.45ボルト）の大
きさを決定する。
２進ビツトは、トランジスタＴ２を導電状態に
し、トランジスタＴ１を遮断状態にした状態に、
メモリ・セル１０を置く（したがつて、待機状態
中、第２記憶節点Ｎ１が−0.15ボルトにあり、第
１記憶節点Ｎ０が＋0.4ボルトにある。下側ワー
ド線WLの電位が下降されると、そのワード線に
沿つたメモリ・セルは導電状態がより激しくな
り、一方のトランジスタは十分に遮断状態となつ
たまま、他方のトランジスタが全電流を流す。）。
この例において、トランジスタＴ２は、トランジ
スタＴ８の定電流の一部分を、ダイオードＤ４を
経てより多く流すようになる。これにより、トラ
ンジスタＴ１３から増加の電流が導出される。ト
ランジスタＴ１３から導出された増加の電流は、
出力節点１１の電位を、待機状態の大よそ＋0.75
ボルトから読取り操作中に＋0.45ボルトへ下降さ
せる。同時に、トランジスタＴ１２はより少ない
電流を流すようになり、そのコレクタの相補出力
を＋0.75ボルトまで下昇させる。抵抗Ｒ８および
Ｒ９は、メモリ・セル１０（または、同じ列上の
選択された他のメモリ・セル）の状態にかかわら
ず、ブリーダ電流を負荷抵抗Ｒ１０およびＲ１１
をそれぞれ経て流し、トランジスタＴ１２および
Ｔ１３を常にバイアスする。このブリーダ電流
は、トランジスタＴ１２およびＴ１３を高速線形
差動増幅器として動作させ、また、節点９（また
は節点１１）の高レベル電位（＋0.75ボルト）の
大きさを決定する。常に列内の１つのメモリ・セ
ルが選択されているため、増加のセンス電流が常
にトランジスタＴ１３（またはトランジスタＴ１
２）を通じて流れ、したがつて、節点１１（また
は節点９）の低レベル電位（＋0.45ボルト）の大
きさを決定する。
読取り操作前のセンス増幅器の状態は、前に読
取り操作が行なわれたメモリ・セルの状態に依存
することに留意すべきである。第３図において示
される波形図中において、変化のタイミングを見
ることができるように、現在検出されているもの
と異なる２進数のビツトが前に検出されていたと
仮定している。もちろん、もし、メモリ・セル１
０内から検出された２進数が同じ列内で前に検出
された２進数と同じものであるならば、トランジ
スタＴ１２およびＴ１３のコレクタにおける真出
力および相補出力の高レベルおよび低レベルの相
対的変化は生じないことが理解される。この読取
り操作において、トランジスタＴ２が導電状態に
あつたメモリ・セル１０は、２進数の「１」を記
憶していたものと仮定している。したがつて、第
１記憶節点Ｎ０は、下側ワード線WLより１ベー
ス・エミツタ電圧降下分だけ高い電圧にあつて、
一方、第２記憶節点Ｎ１は１ベース・エミツタ電
圧降下分から１シヨツトキ・バリア・ダイオード
電圧降下分を引いた電圧分だけ下側ワード線WL
より高い電圧にあつた。換言すれば、選択前に
は、第１記憶節点Ｎ０は大よそ＋0.4ボルトであ
つて、一方、第２記憶節点Ｎ１は大よそ−0.15ボ
ルトであつた。２つの記憶節点間のこの550ミリ
ボルトの電圧差は、非常に安定したDCステーブ
ル・メモリ・セルを生ずる。第３図中の波形図か
ら理解することができるように、この電圧差は読
取り操作中維持され、そして、600ミリボルト
（−0.1ボルトと−0.7ボルトとの間の電圧差）の
電圧差となり、読取り操作を通じて非常に高い安
定性を生ずる。
取り操作が行なわれたメモリ・セルの状態に依存
することに留意すべきである。第３図において示
される波形図中において、変化のタイミングを見
ることができるように、現在検出されているもの
と異なる２進数のビツトが前に検出されていたと
仮定している。もちろん、もし、メモリ・セル１
０内から検出された２進数が同じ列内で前に検出
された２進数と同じものであるならば、トランジ
スタＴ１２およびＴ１３のコレクタにおける真出
力および相補出力の高レベルおよび低レベルの相
対的変化は生じないことが理解される。この読取
り操作において、トランジスタＴ２が導電状態に
あつたメモリ・セル１０は、２進数の「１」を記
憶していたものと仮定している。したがつて、第
１記憶節点Ｎ０は、下側ワード線WLより１ベー
ス・エミツタ電圧降下分だけ高い電圧にあつて、
一方、第２記憶節点Ｎ１は１ベース・エミツタ電
圧降下分から１シヨツトキ・バリア・ダイオード
電圧降下分を引いた電圧分だけ下側ワード線WL
より高い電圧にあつた。換言すれば、選択前に
は、第１記憶節点Ｎ０は大よそ＋0.4ボルトであ
つて、一方、第２記憶節点Ｎ１は大よそ−0.15ボ
ルトであつた。２つの記憶節点間のこの550ミリ
ボルトの電圧差は、非常に安定したDCステーブ
ル・メモリ・セルを生ずる。第３図中の波形図か
ら理解することができるように、この電圧差は読
取り操作中維持され、そして、600ミリボルト
（−0.1ボルトと−0.7ボルトとの間の電圧差）の
電圧差となり、読取り操作を通じて非常に高い安
定性を生ずる。
この高い安定性に加えて、高速読取りが電流切
り換え操作の２つのレベルによつて達成される。
電流切り換えの第１のレベルは、トランジスタＴ
５の選択により、トランジスタＴ８から導出され
た定電流が、他の下側ワード線から選択された下
側ワード線へ切り換えられることにより行なわれ
る。電流切り換えの第２のレベルは、メモリ・セ
ル内において、定電流の一部分が交差的に結合さ
れた２つのトランジスタ内の導電状態にある１つ
のトランジスタに切換えられることにより生じ、
この定電流は対応する入力／出力装置としてのシ
ヨツトキ・バリア・ダイオードおよびセンス増幅
器の対応する半分を通じて流れる。ワード選択線
WS上の単一の電流源は、所望の下側ワード線を
選択することと、この下側ワード線に沿つたメモ
リ・セルから情報を読取ることとの両方に用いら
れていることに留意すべきである。周知のよう
に、節点９および１１におけるセンス増幅器３０
の出力は、図示しないビツト・スイツチにさらに
供給され、選択されたワード線に沿つた１つのメ
モリ・セルの内容を読取る。
り換え操作の２つのレベルによつて達成される。
電流切り換えの第１のレベルは、トランジスタＴ
５の選択により、トランジスタＴ８から導出され
た定電流が、他の下側ワード線から選択された下
側ワード線へ切り換えられることにより行なわれ
る。電流切り換えの第２のレベルは、メモリ・セ
ル内において、定電流の一部分が交差的に結合さ
れた２つのトランジスタ内の導電状態にある１つ
のトランジスタに切換えられることにより生じ、
この定電流は対応する入力／出力装置としてのシ
ヨツトキ・バリア・ダイオードおよびセンス増幅
器の対応する半分を通じて流れる。ワード選択線
WS上の単一の電流源は、所望の下側ワード線を
選択することと、この下側ワード線に沿つたメモ
リ・セルから情報を読取ることとの両方に用いら
れていることに留意すべきである。周知のよう
に、節点９および１１におけるセンス増幅器３０
の出力は、図示しないビツト・スイツチにさらに
供給され、選択されたワード線に沿つた１つのメ
モリ・セルの内容を読取る。
前述の読取り操作中、ビツト線Ｂ０およびＢ１
は、センス増幅器３０によつて与えられるバイア
スにより、接地電位に保たれている。しかし、書
込み操作中、ビツト線の１つは、第２図に示す回
路により高レベルに維持される。第２図の回路
は、前述したようなビツト・デコーダと、電流ミ
ラーによつて形成される定電流源とを有する。こ
の特別のビツト・デコーダ２０が選択されたと仮
定すると、トランジスタＴ３′のエミツタ端子の
全ての入力が高レベルに持ち上げられ、トランジ
スタＴ３′のコレクタが高レベルに持ち上げられ
る。これは、トランジスタＴ１０１を導電状態に
し、一方、他の全ての同様に結合されたトランジ
スタＴ１０２等を遮断状態にする。トランジスタ
Ｔ１０１は、トランジスタＴ１０２等と共に電流
スイツチを構成しているので、電流ミラーから供
給された定電流は全てトランジスタＴ１０１を流
れるように切換えられる。この定電流は、トラン
ジスタＴ１０３，Ｔ１０４またはＴ１０５の１つ
を経て導出され、そして、最後に抵抗Ｒ１０３，
Ｒ１０４またはＲ１０８により、「１」の書込み
信号または「０」の書込み信号またはビツト・ス
イツチング・ゲーテイング信号を発生する。
は、センス増幅器３０によつて与えられるバイア
スにより、接地電位に保たれている。しかし、書
込み操作中、ビツト線の１つは、第２図に示す回
路により高レベルに維持される。第２図の回路
は、前述したようなビツト・デコーダと、電流ミ
ラーによつて形成される定電流源とを有する。こ
の特別のビツト・デコーダ２０が選択されたと仮
定すると、トランジスタＴ３′のエミツタ端子の
全ての入力が高レベルに持ち上げられ、トランジ
スタＴ３′のコレクタが高レベルに持ち上げられ
る。これは、トランジスタＴ１０１を導電状態に
し、一方、他の全ての同様に結合されたトランジ
スタＴ１０２等を遮断状態にする。トランジスタ
Ｔ１０１は、トランジスタＴ１０２等と共に電流
スイツチを構成しているので、電流ミラーから供
給された定電流は全てトランジスタＴ１０１を流
れるように切換えられる。この定電流は、トラン
ジスタＴ１０３，Ｔ１０４またはＴ１０５の１つ
を経て導出され、そして、最後に抵抗Ｒ１０３，
Ｒ１０４またはＲ１０８により、「１」の書込み
信号または「０」の書込み信号またはビツト・ス
イツチング・ゲーテイング信号を発生する。
したがつて、読取り操作中、W0端子およびW1
端子は低レベルに維持される。これはトランジス
タＴ１０５を導電状態にし、読取り操作を実行す
るために適当なビツト・スイツチに低レベルのゲ
ーテイング信号を与える。また、W0端子および
W1端子が低レベルにあると、トランジスタＴ１
０３およびトランジスタＴ１０４が遮断状態にあ
り、トランジスタＴ１１２およびトランジスタＴ
１１２′を遮断状態に維持する。これにより、ビ
ツト線Ｂ０およびビツト線Ｂ１を、センス増幅器
３０により接地電位付近にバイアスされるように
し、選択されたメモリ・セルにより切り換えられ
るようにする。
端子は低レベルに維持される。これはトランジス
タＴ１０５を導電状態にし、読取り操作を実行す
るために適当なビツト・スイツチに低レベルのゲ
ーテイング信号を与える。また、W0端子および
W1端子が低レベルにあると、トランジスタＴ１
０３およびトランジスタＴ１０４が遮断状態にあ
り、トランジスタＴ１１２およびトランジスタＴ
１１２′を遮断状態に維持する。これにより、ビ
ツト線Ｂ０およびビツト線Ｂ１を、センス増幅器
３０により接地電位付近にバイアスされるように
し、選択されたメモリ・セルにより切り換えられ
るようにする。
ビツト・デコーダ４０は典型的なTTL回路で
ある。電位VEEの端子に直列接続されたNPNト
ランジスタＴ４′とシヨツトキ・バリア・ダイオ
ードＤ６′はデコーダ４０の内部節点４０′を高レ
ベルに設定するためのクランプを形成する。
ある。電位VEEの端子に直列接続されたNPNト
ランジスタＴ４′とシヨツトキ・バリア・ダイオ
ードＤ６′はデコーダ４０の内部節点４０′を高レ
ベルに設定するためのクランプを形成する。
第１図に関して述べたように、第２図に示す回
路の代りに、トランジスタＴ４′のエミツタを−
1.6ボルトに接続し、各ビツト・デコーダからシ
ヨツトキ・バリア・ダイオードＤ６′を取り外す
ことができる。全ての入力が高レベルであるデコ
ーダ４０が選択され、内部節点４０′が高レベル
になり、トランジスタＴ１０１を導電状態にす
る。他の全てのビツト・デコーダは１つ又はそれ
以上の入力が低レベルとなり、内部節点（４０′
に対応する）が放電されるようにし、低レベルの
状態になり、トランジスタＴ１０２等を遮断状態
にする。
路の代りに、トランジスタＴ４′のエミツタを−
1.6ボルトに接続し、各ビツト・デコーダからシ
ヨツトキ・バリア・ダイオードＤ６′を取り外す
ことができる。全ての入力が高レベルであるデコ
ーダ４０が選択され、内部節点４０′が高レベル
になり、トランジスタＴ１０１を導電状態にす
る。他の全てのビツト・デコーダは１つ又はそれ
以上の入力が低レベルとなり、内部節点（４０′
に対応する）が放電されるようにし、低レベルの
状態になり、トランジスタＴ１０２等を遮断状態
にする。
抵抗Ｒ１０１は大きな値の抵抗であり、トラン
ジスタＴ１０３，Ｔ１０４およびＴ１０５のエミ
ツタの共通接続点を、選択されていない全てのビ
ツトに対して接地電位に維持する。これは、W0
端子の接続線またはW1端子の接続線が高レベル
になる時、容量性電流（トランジスタＴ１０３，
Ｔ１０４およびＴ１０５のエミツタの共通接続点
を充電する）により、選択されていないビツトの
トランジスタＴ１０４のコレクタまたはトランジ
スタＴ１０３のコレクタのどちらかに誤動作を、
W0端子の接続線またはW1端子の接続線が生ずる
のを防止する。トランジスタＴ１０７と抵抗Ｒ１
０７の回路は、トランジスタＴ１０７のコレクタ
を所望の電圧の高レベルに設定するクランプを形
成する。
ジスタＴ１０３，Ｔ１０４およびＴ１０５のエミ
ツタの共通接続点を、選択されていない全てのビ
ツトに対して接地電位に維持する。これは、W0
端子の接続線またはW1端子の接続線が高レベル
になる時、容量性電流（トランジスタＴ１０３，
Ｔ１０４およびＴ１０５のエミツタの共通接続点
を充電する）により、選択されていないビツトの
トランジスタＴ１０４のコレクタまたはトランジ
スタＴ１０３のコレクタのどちらかに誤動作を、
W0端子の接続線またはW1端子の接続線が生ずる
のを防止する。トランジスタＴ１０７と抵抗Ｒ１
０７の回路は、トランジスタＴ１０７のコレクタ
を所望の電圧の高レベルに設定するクランプを形
成する。
読取り操作の説明中においては、トランジスタ
Ｔ１０３およびトランジスタＴ１０４を共に遮断
状態にするために低レベルに共に保たれている
W0端子およびW1端子により、ビツト線Ｂ０およ
びＢ１は接地電位に保たれていて、ビツト線Ｂ０
およびＢ１のレベルはセンス増幅器により設定す
ることができた。書込み操作を実行するために
は、W0端子およびW1端子の１つは高レベルに持
ち上げられなければならない。W0端子またはW1
端子のどちらか一方が高レベルに持ち上げられる
と、トランジスタＴ１０５は、図示しないビツ
ト・スイツチに負のゲーテイング信号を供給しな
いように遮断される。W0端子が高レベルに持ち
上げられたと仮定すると、トランジスタＴ１０３
は導電状態となり、トランジスタＴ１１０を遮断
状態にする。このため、トランジスタＴ１１０の
コレクタは、電位VCC（＋1.4ボルト）まで上昇す
る。これは、トランジスタＴ１１２を導電状態に
し、左ビツト線Ｂ０を大よそ１ベース・エミツタ
電圧降下分だけ電圧VCCより低い約＋0.5ボルト
の高レベルに持ち上げる。右ビツト線Ｂ１に対す
る書込み操作は、左ビツト線Ｂ０の書込み操作と
同じであり、W1端子が高レベルに持ち上げられ
る一方、W0端子が低レベルに維持される。
Ｔ１０３およびトランジスタＴ１０４を共に遮断
状態にするために低レベルに共に保たれている
W0端子およびW1端子により、ビツト線Ｂ０およ
びＢ１は接地電位に保たれていて、ビツト線Ｂ０
およびＢ１のレベルはセンス増幅器により設定す
ることができた。書込み操作を実行するために
は、W0端子およびW1端子の１つは高レベルに持
ち上げられなければならない。W0端子またはW1
端子のどちらか一方が高レベルに持ち上げられる
と、トランジスタＴ１０５は、図示しないビツ
ト・スイツチに負のゲーテイング信号を供給しな
いように遮断される。W0端子が高レベルに持ち
上げられたと仮定すると、トランジスタＴ１０３
は導電状態となり、トランジスタＴ１１０を遮断
状態にする。このため、トランジスタＴ１１０の
コレクタは、電位VCC（＋1.4ボルト）まで上昇す
る。これは、トランジスタＴ１１２を導電状態に
し、左ビツト線Ｂ０を大よそ１ベース・エミツタ
電圧降下分だけ電圧VCCより低い約＋0.5ボルト
の高レベルに持ち上げる。右ビツト線Ｂ１に対す
る書込み操作は、左ビツト線Ｂ０の書込み操作と
同じであり、W1端子が高レベルに持ち上げられ
る一方、W0端子が低レベルに維持される。
書込み操作中、節点３（第１図中のトランジス
タＴ５およびＴ６のベース）の信号が、書込み操
作中においても前述の読取り操作中と同様になる
ように、適切なワード・デコーダが再び選択され
なければならない。トランジスタＴ５は、前述の
読取り操作中と同様に書込み操作中、導電状態と
なり、選択された下側ワード線に電流を切り換
え、下側ワード線WLの電圧を−0.35ボルトから
−1.0ボルトへ減ずる。第４図の波形図に示され
るように、これにより、上側ワード線WUが＋
0.2ボルトになり、メモリ・セルの第１記憶節点
Ｎ０が−0.1ボルトになり、メモリ・セルの第２
記憶節点Ｎ１が−0.7ボルトになり、そして、こ
の時点までは、回路はあたかも読取り操作を実行
する場合と同じである。しかし、この時点で、ト
ランジスタＴ１０のベースの低レベルの書込み信
号入力が、書込み操作が行なわれることを知らせ
る。トランジスタＴ１０のベースの低レベルの書
込み信号は、トランジスタＴ１０のベースの電圧
をトランジスタＴ６のベースの電圧よりも低くす
る。前述したように、トランジスタＴ６とトラン
ジスタＴ１０とは電流スイツチの配置構成で連結
されているため、トランジスタＴ９の定電流が、
遮断状態となるトランジスタＴ１０から導電状態
となるトランジスタＴ６へ切り換り、上側ワード
線WUを急激に−0.4ボルトまで下降させる。同
時に、第２図の回路で決められるように、左ビツ
ト線Ｂ０を零ボルトに維持したまま、右ビツト線
Ｂ１を＋0.5ボルトまで上昇させる。このため、
メモリ・セル１０の第２記憶節点Ｎ１はシヨツト
キ・バリア・ダイオードＤ４を経て充電され、一
方、メモリ・セル１０の第１記憶節点Ｎ０は抵抗
Ｒ１を経てゆつくりと放電される（事実、上側ワ
ード線WUは、今、メモリ・セルの第１記憶節点
Ｎ０よりも低い電位にある）。臨界点（大よそ、−
0.3ボルト）になると、メモリ・セルの第２記憶
節点Ｎ１の電位が第１記憶節点Ｎ０の電位を越え
始め、そして、メモリ・セルの状態が切り換つた
と考えられる。トランジスタＴ１が導電状態にな
ると、電流がシヨツトキ・バリア・ダイオードＤ
３を経て導出され、トランジスタＴ１２は出力節
点９の電圧を降下させる。トランジスタＴ１が導
電状態になることにより、メモリ・セルの第１記
憶節点Ｎ０の電圧が−0.7V以下に下降し、セン
ス増幅器３０の節点９の電圧が＋0.25Vに下降す
る。これは、トランジスタＴ１２の飽和を発生す
るが、シヨツトキ・バリア・ダイオードＤ７のク
ランプ作用により防止される。この時点で、トラ
ンジスタＴ１０の読取り／書込み信号は、高レベ
ルに戻り、トランジスタＴ１０を導通状態にし、
これにより、トランジスタＴ６を遮断状態にし、
上側ワード線WUの電位を＋0.2Vへ戻す。同時
に、ビツト回路は、トランジスタＴ１１２および
Ｔ１１２′のうちの導電状態にある方を遮断状態
にし、センス増幅器３０がビツト線Ｂ１のレベル
を零ボルトにし、メモリ・セル１０を読取りモー
ドへ戻す。後で、下側ワード線WLが解除される
と、メモリ・セルは、第３図の波形図の始めに説
明したような待機状態へ戻る。
タＴ５およびＴ６のベース）の信号が、書込み操
作中においても前述の読取り操作中と同様になる
ように、適切なワード・デコーダが再び選択され
なければならない。トランジスタＴ５は、前述の
読取り操作中と同様に書込み操作中、導電状態と
なり、選択された下側ワード線に電流を切り換
え、下側ワード線WLの電圧を−0.35ボルトから
−1.0ボルトへ減ずる。第４図の波形図に示され
るように、これにより、上側ワード線WUが＋
0.2ボルトになり、メモリ・セルの第１記憶節点
Ｎ０が−0.1ボルトになり、メモリ・セルの第２
記憶節点Ｎ１が−0.7ボルトになり、そして、こ
の時点までは、回路はあたかも読取り操作を実行
する場合と同じである。しかし、この時点で、ト
ランジスタＴ１０のベースの低レベルの書込み信
号入力が、書込み操作が行なわれることを知らせ
る。トランジスタＴ１０のベースの低レベルの書
込み信号は、トランジスタＴ１０のベースの電圧
をトランジスタＴ６のベースの電圧よりも低くす
る。前述したように、トランジスタＴ６とトラン
ジスタＴ１０とは電流スイツチの配置構成で連結
されているため、トランジスタＴ９の定電流が、
遮断状態となるトランジスタＴ１０から導電状態
となるトランジスタＴ６へ切り換り、上側ワード
線WUを急激に−0.4ボルトまで下降させる。同
時に、第２図の回路で決められるように、左ビツ
ト線Ｂ０を零ボルトに維持したまま、右ビツト線
Ｂ１を＋0.5ボルトまで上昇させる。このため、
メモリ・セル１０の第２記憶節点Ｎ１はシヨツト
キ・バリア・ダイオードＤ４を経て充電され、一
方、メモリ・セル１０の第１記憶節点Ｎ０は抵抗
Ｒ１を経てゆつくりと放電される（事実、上側ワ
ード線WUは、今、メモリ・セルの第１記憶節点
Ｎ０よりも低い電位にある）。臨界点（大よそ、−
0.3ボルト）になると、メモリ・セルの第２記憶
節点Ｎ１の電位が第１記憶節点Ｎ０の電位を越え
始め、そして、メモリ・セルの状態が切り換つた
と考えられる。トランジスタＴ１が導電状態にな
ると、電流がシヨツトキ・バリア・ダイオードＤ
３を経て導出され、トランジスタＴ１２は出力節
点９の電圧を降下させる。トランジスタＴ１が導
電状態になることにより、メモリ・セルの第１記
憶節点Ｎ０の電圧が−0.7V以下に下降し、セン
ス増幅器３０の節点９の電圧が＋0.25Vに下降す
る。これは、トランジスタＴ１２の飽和を発生す
るが、シヨツトキ・バリア・ダイオードＤ７のク
ランプ作用により防止される。この時点で、トラ
ンジスタＴ１０の読取り／書込み信号は、高レベ
ルに戻り、トランジスタＴ１０を導通状態にし、
これにより、トランジスタＴ６を遮断状態にし、
上側ワード線WUの電位を＋0.2Vへ戻す。同時
に、ビツト回路は、トランジスタＴ１１２および
Ｔ１１２′のうちの導電状態にある方を遮断状態
にし、センス増幅器３０がビツト線Ｂ１のレベル
を零ボルトにし、メモリ・セル１０を読取りモー
ドへ戻す。後で、下側ワード線WLが解除される
と、メモリ・セルは、第３図の波形図の始めに説
明したような待機状態へ戻る。
以上説明されたものは、シヨツトキ結合された
フリツプ・フロツプ・メモリ・セルを有する高速
度・高安定なメモリ・アレイである。このメモ
リ・アレイは、電流スイツチ操作のいくつかのレ
ベル（大変速いものと知られている）と、メモ
リ・セル、センス増幅器、他の周辺回路の全体構
成の関係により特徴づけられている。これらの要
素の結合は、高速度の動作を可能にし、相対的に
低い電力供給電位を可能にしている。
フリツプ・フロツプ・メモリ・セルを有する高速
度・高安定なメモリ・アレイである。このメモ
リ・アレイは、電流スイツチ操作のいくつかのレ
ベル（大変速いものと知られている）と、メモ
リ・セル、センス増幅器、他の周辺回路の全体構
成の関係により特徴づけられている。これらの要
素の結合は、高速度の動作を可能にし、相対的に
低い電力供給電位を可能にしている。
この発明を、その好ましい一実施例に関して詳
細に説明してきたが、当業者に理解されるよう
に、この発明の精神を逸脱しない範囲で、種々の
変形、変更が可能である。例えば、回路内のトラ
ンジスタの導電型は、バイアスの配置を適当に変
えて、反対導電型にすることができる。トランジ
スタ、ダイオードおよびその他の要素は、記憶セ
ル内の種々の信号レベルを変えることを所望する
場合、変更することができる。
細に説明してきたが、当業者に理解されるよう
に、この発明の精神を逸脱しない範囲で、種々の
変形、変更が可能である。例えば、回路内のトラ
ンジスタの導電型は、バイアスの配置を適当に変
えて、反対導電型にすることができる。トランジ
スタ、ダイオードおよびその他の要素は、記憶セ
ル内の種々の信号レベルを変えることを所望する
場合、変更することができる。
第１図はこの発明の一実施例によるランダム・
アクセス・メモリ・アレイの回路図、第２図は第
１図のランダム・アクセス・メモリ・アレイのた
めのビツト選択回路の回路図、第３図は第１図の
ランダム・アクセス・メモリ・アレイの読取り操
作を表した波形図、第４図は第１図のランダム・
アクセス・メモリ・アレイの書込み操作を表した
波形図である。 １０，１２，１４，１６……メモリ・セル、２
０……ワード・デコーダ、３０……センス増幅
器、４０……ビツト・デコーダ、Ｔ１……第１ト
ランジスタ、Ｔ２……第２トランジスタ、Ｄ１…
…第１クランピング・ダイオード、Ｄ２……第２
クランピング・ダイオード、Ｄ３……第１シヨツ
トキ・バリア・ダイオード、Ｄ４……第２シヨツ
トキ・バリア・ダイオード、Ｒ１……第１負荷抵
抗、Ｒ２……第２負荷抵抗、Ｎ０……第１記憶節
点、Ｎ１……第２記憶節点、WU……上側ワード
線、WL……下側ワード線、Ｂ０……第１ビツト
線、Ｂ１……第２ビツト線、Ｔ６……第３トラン
ジスタ、Ｔ１０……第４トランジスタ。
アクセス・メモリ・アレイの回路図、第２図は第
１図のランダム・アクセス・メモリ・アレイのた
めのビツト選択回路の回路図、第３図は第１図の
ランダム・アクセス・メモリ・アレイの読取り操
作を表した波形図、第４図は第１図のランダム・
アクセス・メモリ・アレイの書込み操作を表した
波形図である。 １０，１２，１４，１６……メモリ・セル、２
０……ワード・デコーダ、３０……センス増幅
器、４０……ビツト・デコーダ、Ｔ１……第１ト
ランジスタ、Ｔ２……第２トランジスタ、Ｄ１…
…第１クランピング・ダイオード、Ｄ２……第２
クランピング・ダイオード、Ｄ３……第１シヨツ
トキ・バリア・ダイオード、Ｄ４……第２シヨツ
トキ・バリア・ダイオード、Ｒ１……第１負荷抵
抗、Ｒ２……第２負荷抵抗、Ｎ０……第１記憶節
点、Ｎ１……第２記憶節点、WU……上側ワード
線、WL……下側ワード線、Ｂ０……第１ビツト
線、Ｂ１……第２ビツト線、Ｔ６……第３トラン
ジスタ、Ｔ１０……第４トランジスタ。
Claims (1)
- 【特許請求の範囲】 １ 交差的に結合された第１トランジスタおよび
第２トランジスタと、前記第１トランジスタおよ
び前記第２トランジスタのそれぞれのコレクタと
ベースとを連結する第１クランピング・ダイオー
ドおよび第２クランピング・ダイオードと、前記
第１トランジスタのコレクタに一端が接続された
第１負荷抵抗と、前記第２トランジスタのコレク
タに一端が接続された第２負荷抵抗と、下側ワー
ド線に共通に接続された第１トランジスタおよび
第２トランジスタのエミツタと、第１ビツト線を
前記第１トランジスタのコレクタに接続する第１
入力／出力装置を形成する第１シヨツトキ・バリ
ア・ダイオードと、第２ビツト線を第２トランジ
スタのコレクタに接続する第２入力／出力装置を
形成する第２シヨツトキ・バリア・ダイオードと
からなる複数のメモリ・セルを有するランダム・
アクセス・メモリ・アレイにおいて、 前記第１負荷抵抗および前記第２負荷抵抗の共
通に連結された他端に接続された上側ワード線
と、 コレクタ、ベースおよびエミツタを有し、コレ
クタが前記上側ワード線に導電的に接続され、ベ
ースにデコーダ信号が入力される第３トランジス
タと、 コレクタ、ベースおよびエミツタを有し、ベー
スに制御信号が入力される第４トランジスタとを
備え、 前記第３トランジスタが前記第４トランジスタ
と共に電流スイツチを形成し、前記デコーダ信号
の電位レベルが前記制御信号の電位レベルを越え
る時、前記第３トランジスタが導電状態となつて
前記上側ワード線の電位レベルを変えるようにし
たことを特徴とするランダム・アクセス・メモ
リ・アレイ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US336004 | 1981-12-30 | ||
| US06/336,004 US4460984A (en) | 1981-12-30 | 1981-12-30 | Memory array with switchable upper and lower word lines |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58118088A JPS58118088A (ja) | 1983-07-13 |
| JPH022239B2 true JPH022239B2 (ja) | 1990-01-17 |
Family
ID=23314169
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57182212A Granted JPS58118088A (ja) | 1981-12-30 | 1982-10-19 | ランダム・アクセス・メモリ・アレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4460984A (ja) |
| EP (1) | EP0082961B1 (ja) |
| JP (1) | JPS58118088A (ja) |
| DE (1) | DE3279139D1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570090A (en) * | 1983-06-30 | 1986-02-11 | International Business Machines Corporation | High-speed sense amplifier circuit with inhibit capability |
| EP0139803B1 (fr) * | 1983-10-28 | 1987-10-14 | International Business Machines Corporation | Procédé de reconstitution d'informations perdues dans un système de transmission numérique de la voix et système de transmission utilisant ledit procédé |
| JPS61104394A (ja) * | 1984-10-22 | 1986-05-22 | Mitsubishi Electric Corp | 半導体記憶装置 |
| US4663742A (en) * | 1984-10-30 | 1987-05-05 | International Business Machines Corporation | Directory memory system having simultaneous write, compare and bypass capabilites |
| US4635228A (en) * | 1984-12-17 | 1987-01-06 | International Business Machines Corporation | Random access memory employing unclamped complementary transistor switch (CTS) memory cells and utilizing word to drain line diode shunts |
| US4654824A (en) * | 1984-12-18 | 1987-03-31 | Advanced Micro Devices, Inc. | Emitter coupled logic bipolar memory cell |
| US4635230A (en) * | 1984-12-18 | 1987-01-06 | Advanced Micro Devices, Inc. | Emitter coupled logic bipolar memory cell |
| US4730275A (en) * | 1985-11-22 | 1988-03-08 | Motorola, Inc. | Circuit for reducing the row select voltage swing in a memory array |
| US5276638A (en) * | 1991-07-31 | 1994-01-04 | International Business Machines Corporation | Bipolar memory cell with isolated PNP load |
| US20120327714A1 (en) * | 2011-06-23 | 2012-12-27 | Macronix International Co., Ltd. | Memory Architecture of 3D Array With Diode in Memory String |
| US9214351B2 (en) | 2013-03-12 | 2015-12-15 | Macronix International Co., Ltd. | Memory architecture of thin film 3D array |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3736574A (en) * | 1971-12-30 | 1973-05-29 | Ibm | Pseudo-hierarchy memory system |
| US3969707A (en) * | 1975-03-27 | 1976-07-13 | International Business Machines Corporation | Content-Addressable Memory capable of a high speed search |
| JPS5375828A (en) * | 1976-12-17 | 1978-07-05 | Hitachi Ltd | Semiconductor circuit |
| US4193127A (en) * | 1979-01-02 | 1980-03-11 | International Business Machines Corporation | Simultaneous read/write cell |
-
1981
- 1981-12-30 US US06/336,004 patent/US4460984A/en not_active Expired - Fee Related
-
1982
- 1982-10-19 JP JP57182212A patent/JPS58118088A/ja active Granted
- 1982-11-26 DE DE8282110933T patent/DE3279139D1/de not_active Expired
- 1982-11-26 EP EP82110933A patent/EP0082961B1/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| US4460984A (en) | 1984-07-17 |
| EP0082961B1 (en) | 1988-10-19 |
| DE3279139D1 (en) | 1988-11-24 |
| EP0082961A3 (en) | 1986-02-19 |
| EP0082961A2 (en) | 1983-07-06 |
| JPS58118088A (ja) | 1983-07-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4125877A (en) | Dual port random access memory storage cell | |
| US4156941A (en) | High speed semiconductor memory | |
| US5058067A (en) | Individual bit line recovery circuits | |
| EP0023792B1 (en) | Semiconductor memory device including integrated injection logic memory cells | |
| JPH022239B2 (ja) | ||
| JPS5833634B2 (ja) | メモリセルアレイの駆動方式 | |
| US4280198A (en) | Method and circuit arrangement for controlling an integrated semiconductor memory | |
| US4295210A (en) | Power supply system for monolithic cells | |
| JPS5838870B2 (ja) | デコ−ダ回路 | |
| JP2657590B2 (ja) | 自己ブースト耐性を有するｂｉｃｍｏｓ論理回路および方法 | |
| US4404662A (en) | Method and circuit for accessing an integrated semiconductor memory | |
| US3821719A (en) | Semiconductor memory | |
| US4298961A (en) | Bipolar memory circuit | |
| EP0418794A2 (en) | Semiconductor memory device | |
| US4456979A (en) | Static semiconductor memory device | |
| JPS618794A (ja) | ランダムアクセスメモリ | |
| EP0092062B1 (en) | Voltage balancing circuit for memory systems | |
| US4853898A (en) | Bipolar ram having state dependent write current | |
| JPH0152834B2 (ja) | ||
| JPS595992B2 (ja) | 記億装置 | |
| JPS5845115B2 (ja) | 半導体メモリ書込回路 | |
| JPS6228515B2 (ja) | ||
| JPS6245635B2 (ja) | ||
| JPS60237698A (ja) | 半導体回路 | |
| JPS62140295A (ja) | バイポーラｒａｍセル |