JPH0378788B2 - - Google Patents
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- JPH0378788B2 JPH0378788B2 JP19131888A JP19131888A JPH0378788B2 JP H0378788 B2 JPH0378788 B2 JP H0378788B2 JP 19131888 A JP19131888 A JP 19131888A JP 19131888 A JP19131888 A JP 19131888A JP H0378788 B2 JPH0378788 B2 JP H0378788B2
- Authority
- JP
- Japan
- Prior art keywords
- type
- gaas
- region
- layer
- substrate
- Prior art date
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- Expired - Lifetime
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- Junction Field-Effect Transistors (AREA)
- Led Devices (AREA)
- Light Receiving Elements (AREA)
- Bipolar Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は倒立型GaAs静電誘導トランジスタを
用いた半導体集積回路に関する。
用いた半導体集積回路に関する。
倒立型静電誘導トランジスタ（以下SITと称
す。）を用いたI2L型論理回路（以下SITLと称
す。）はすでに本発明者の一人により、特許第
1208034号（特公昭58−38938号）「半導体集積回
路」に開示し、Siで試作され最小遅延時間
3.5nsec、電力遅延積で2fJの値が得られている。
勿論、大規模集積回路（LSI）を構成するには材
料の豊富さ、製造プロセスの完成度等考えると、
今後ともSITLはSiで構成されることになる。し
かし、非常に高速度の論理演算等を要求される場
合には、キヤリアの移動度の大きい材料による
SITLの構成が要求されるようになる。Siを除い
て、比較的安定して良質な材料が得られかつ製造
プロセスもある程度現存し、電子の移動度の大き
い材料はGaAsである。GaAsを用いたI2L回路
は、すでに本発明者のうちの１人により可能性が
示され（特開昭53−18392号）他にもいくつかの
提案がなされている。しかし、インジエクタトラ
ンジスタのエミツタ領域及び駆動用SITのゲート
領域が共通ソース領域と接触していないために、
少数キヤリアの蓄積効果が存在し、高速動作には
限界があつた。
す。）を用いたI2L型論理回路（以下SITLと称
す。）はすでに本発明者の一人により、特許第
1208034号（特公昭58−38938号）「半導体集積回
路」に開示し、Siで試作され最小遅延時間
3.5nsec、電力遅延積で2fJの値が得られている。
勿論、大規模集積回路（LSI）を構成するには材
料の豊富さ、製造プロセスの完成度等考えると、
今後ともSITLはSiで構成されることになる。し
かし、非常に高速度の論理演算等を要求される場
合には、キヤリアの移動度の大きい材料による
SITLの構成が要求されるようになる。Siを除い
て、比較的安定して良質な材料が得られかつ製造
プロセスもある程度現存し、電子の移動度の大き
い材料はGaAsである。GaAsを用いたI2L回路
は、すでに本発明者のうちの１人により可能性が
示され（特開昭53−18392号）他にもいくつかの
提案がなされている。しかし、インジエクタトラ
ンジスタのエミツタ領域及び駆動用SITのゲート
領域が共通ソース領域と接触していないために、
少数キヤリアの蓄積効果が存在し、高速動作には
限界があつた。
本発明の目的は、非常に高速度で動作する
GaAs静電誘導トランジスタ集積回路に関し、信
号の入出力部に、電気←→光の変換素子を持つた集
積回路を提供することにある。
GaAs静電誘導トランジスタ集積回路に関し、信
号の入出力部に、電気←→光の変換素子を持つた集
積回路を提供することにある。
以下図面を参照して本発明を詳細に説明する。
第１図ａは、駆動用トランジスタにSIT、負荷
用トランジスタにバイポーラトランジスタを用い
た一入力二出力のI2L型SITLインバータ回路であ
る。
用トランジスタにバイポーラトランジスタを用い
た一入力二出力のI2L型SITLインバータ回路であ
る。
第１図ｂ，ｃは第１図ａのインバータ回路の一
具体例の平面図及びＡ−A′線に沿う断面図であ
る。n+領域１１は基板、n-領域１２はエピタキ
シヤル成長層、表面のn+領域もエピタキシヤル
成長層である。すなわち、n+GaAs基板上に所定
の厚さ及び不純物密度のn-層及びn+層を連続し
てエピタキシヤル成長させたウエハの所定の位置
にp+領域１３，１４を拡散やイオン注入等によ
り形成した構成になつている。n+領域１１は駆
動用SITのソース、n-領域１２は、駆動用SITの
チヤンネルや負荷用バイポーラトランジスタ（以
下BJTと称す。）のベースになつている。p+領域
１３は、負荷用BJTのエミツタ、p+領域１４は
負荷用BJTのコレクタであると同時に駆動用SIT
のゲートである。n+領域１５−１，１５−２は
それぞれ駆動用SITのドレインである。１１′，
１３′，１４′，１５−１′，１５−２′はそれぞれ
電極である。p+領域のオーミツク電極はInAg、
AgZn等、n+領域のオーミツク電極はAuGe、
AuGeNi等で形成される。さらにその上に他の金
属を重ねて設けてもよい。１６は絶縁層であり、
たとえばスパツタがCVDによるSiO2やSi3N4、ス
パツタによるAl2O3、CVDによるGaOxNy等もし
くはこれらを複数個重ねた複合絶縁膜でもよい。
とくに表面準位の少ない絶縁層が必要なときに
は、GaOxNyでＯとＮの比の小さいものを表面近
傍に設け、表面から離れるにつれて、ＯとＮの比
を大きくしていけばよい。駆動用SITのチヤンネ
ル幅及び不純物密度は、ゲートとチヤンネル間の
拡散電位だけでチヤンネルが完全にピンチオフ
し、SITが遮断状態にあるように選定される。p+
領域の不純物密度を1018〜1020cm-3程度とすると
空乏層はn-チヤンネル領域側だけにほとんど延
びる。n-領域の不純物密度が１×1014cm-3、１×
1015cm-3のときの拡散電位はGaAsでは、1.2V及
び1.27V程度である。
具体例の平面図及びＡ−A′線に沿う断面図であ
る。n+領域１１は基板、n-領域１２はエピタキ
シヤル成長層、表面のn+領域もエピタキシヤル
成長層である。すなわち、n+GaAs基板上に所定
の厚さ及び不純物密度のn-層及びn+層を連続し
てエピタキシヤル成長させたウエハの所定の位置
にp+領域１３，１４を拡散やイオン注入等によ
り形成した構成になつている。n+領域１１は駆
動用SITのソース、n-領域１２は、駆動用SITの
チヤンネルや負荷用バイポーラトランジスタ（以
下BJTと称す。）のベースになつている。p+領域
１３は、負荷用BJTのエミツタ、p+領域１４は
負荷用BJTのコレクタであると同時に駆動用SIT
のゲートである。n+領域１５−１，１５−２は
それぞれ駆動用SITのドレインである。１１′，
１３′，１４′，１５−１′，１５−２′はそれぞれ
電極である。p+領域のオーミツク電極はInAg、
AgZn等、n+領域のオーミツク電極はAuGe、
AuGeNi等で形成される。さらにその上に他の金
属を重ねて設けてもよい。１６は絶縁層であり、
たとえばスパツタがCVDによるSiO2やSi3N4、ス
パツタによるAl2O3、CVDによるGaOxNy等もし
くはこれらを複数個重ねた複合絶縁膜でもよい。
とくに表面準位の少ない絶縁層が必要なときに
は、GaOxNyでＯとＮの比の小さいものを表面近
傍に設け、表面から離れるにつれて、ＯとＮの比
を大きくしていけばよい。駆動用SITのチヤンネ
ル幅及び不純物密度は、ゲートとチヤンネル間の
拡散電位だけでチヤンネルが完全にピンチオフ
し、SITが遮断状態にあるように選定される。p+
領域の不純物密度を1018〜1020cm-3程度とすると
空乏層はn-チヤンネル領域側だけにほとんど延
びる。n-領域の不純物密度が１×1014cm-3、１×
1015cm-3のときの拡散電位はGaAsでは、1.2V及
び1.27V程度である。
従つて、チヤンネルの不純物密度をたとえば１
×1014cm-3、１×1015cm-3とすれば、チヤンネル
幅はそれぞれ少なくとも5.7μm、1.8μm程度以下
にすれば、零ゲートバイアスで遮断状態にある。
すなわちノーマリオフSITが実現される。不純物
密度NDチヤンネル幅２ａとすると、ND（2a）2が
2.5×1015cm-3以下になるように選べばよい。ただ
し、2aはμm単位である。ソース・ドレイン間長
さが短くなるにつれて、ND（2a）2の値は上述した
値より次第に小さくする必要がある。ソース・ド
レイン間隔ｌがチヤンネル幅２ａにくらべて短く
なり過ぎると、如何に不純物密度を低くしても、
遮断状態を実現できなくなる。ある程度のドレイ
ン電圧が印加されても電流が流れないように、あ
る程度の高さの電位障壁が生じているためには、
ｌ／2aは少なくとも0.5より大きくなければなら
ない。p+領域１３及び１４の間隔は、エミツタ
から注入されたホールがベース内で再結合により
消滅しない程度の長さにすることが望ましい。す
なわち、空乏層とならないで、電子が存在する領
域の長さが、ホールの拡散距離以下になるように
することが望ましい。GaAs中におけるホールの
拡散距離ldは、例えばホール移動度400cm2／Ｖ・
sec、寿命時間10nsecとすれば、3μm程度である。
したがつて、p+領域１３と１４の間隔は、 程度もしくはそれ以下に選定される。ただし、
NDはn-領域の不純物密度ｅは単位電荷、εは誘
導率、ldは拡散長である。
×1014cm-3、１×1015cm-3とすれば、チヤンネル
幅はそれぞれ少なくとも5.7μm、1.8μm程度以下
にすれば、零ゲートバイアスで遮断状態にある。
すなわちノーマリオフSITが実現される。不純物
密度NDチヤンネル幅２ａとすると、ND（2a）2が
2.5×1015cm-3以下になるように選べばよい。ただ
し、2aはμm単位である。ソース・ドレイン間長
さが短くなるにつれて、ND（2a）2の値は上述した
値より次第に小さくする必要がある。ソース・ド
レイン間隔ｌがチヤンネル幅２ａにくらべて短く
なり過ぎると、如何に不純物密度を低くしても、
遮断状態を実現できなくなる。ある程度のドレイ
ン電圧が印加されても電流が流れないように、あ
る程度の高さの電位障壁が生じているためには、
ｌ／2aは少なくとも0.5より大きくなければなら
ない。p+領域１３及び１４の間隔は、エミツタ
から注入されたホールがベース内で再結合により
消滅しない程度の長さにすることが望ましい。す
なわち、空乏層とならないで、電子が存在する領
域の長さが、ホールの拡散距離以下になるように
することが望ましい。GaAs中におけるホールの
拡散距離ldは、例えばホール移動度400cm2／Ｖ・
sec、寿命時間10nsecとすれば、3μm程度である。
したがつて、p+領域１３と１４の間隔は、 程度もしくはそれ以下に選定される。ただし、
NDはn-領域の不純物密度ｅは単位電荷、εは誘
導率、ldは拡散長である。
NDがたとえば、１×1014cm-3、１×1015cm-3で
あれば、その値は8.7μm、4.8μm程度あるいはそ
れ以下である。もちろんパンチングスルー状態に
なつてもよい。
あれば、その値は8.7μm、4.8μm程度あるいはそ
れ以下である。もちろんパンチングスルー状態に
なつてもよい。
VEEは電源電圧、Vioは入力電力、Vput1、Vput2
はそれぞれ出力電圧である。VEEは当然、p+領域
１３とn+領域１１の間に直接順方向電流が流れ
ないような値に選ばれる。n+領域１１の不純物
密度は通常１×1018cm-3程度あるいはそれ以上で
あるから、p+領域１３及びn+領域１１両者間の
拡散電位は1.4〜1.5V程度である。従つて、VEEは
たとえば1.0〜1.3V程度に選ばれる。もちろん、
これより低くてもよい。ゲートへの入力電圧Vio
が低レベル（たとえば、0.1〜0.3V）にあると、
駆動用SITは遮断状態にある。したがつて、出力
電圧Vputは高レベル（たとえば0.8〜1.2V程度）
にある。負荷用BJTから供給される電流は前段
のSITのドレインに流れている。入力電圧が高レ
ベルに変わると、駆動用SITは導通し、出力電圧
は低レベルに遷移する。すなわち、インバータ動
作する。ゲート電圧が高レベルに変わると、チヤ
ンネル中に生じていた電位障壁が引き下げられた
りあるいは消滅したりすると同時に、ゲートから
注入されたホールの空間電荷効果によりソースか
らの電子の注入を促進し、小さなチヤンネル面積
でも大きなドレイン電流を流せることになり、高
速化の原因となつている。
はそれぞれ出力電圧である。VEEは当然、p+領域
１３とn+領域１１の間に直接順方向電流が流れ
ないような値に選ばれる。n+領域１１の不純物
密度は通常１×1018cm-3程度あるいはそれ以上で
あるから、p+領域１３及びn+領域１１両者間の
拡散電位は1.4〜1.5V程度である。従つて、VEEは
たとえば1.0〜1.3V程度に選ばれる。もちろん、
これより低くてもよい。ゲートへの入力電圧Vio
が低レベル（たとえば、0.1〜0.3V）にあると、
駆動用SITは遮断状態にある。したがつて、出力
電圧Vputは高レベル（たとえば0.8〜1.2V程度）
にある。負荷用BJTから供給される電流は前段
のSITのドレインに流れている。入力電圧が高レ
ベルに変わると、駆動用SITは導通し、出力電圧
は低レベルに遷移する。すなわち、インバータ動
作する。ゲート電圧が高レベルに変わると、チヤ
ンネル中に生じていた電位障壁が引き下げられた
りあるいは消滅したりすると同時に、ゲートから
注入されたホールの空間電荷効果によりソースか
らの電子の注入を促進し、小さなチヤンネル面積
でも大きなドレイン電流を流せることになり、高
速化の原因となつている。
また、GaAsの電子の移動度は、Si中の電子の
移動度に比べて５倍程度大きい。
移動度に比べて５倍程度大きい。
従つて、ソース・ドレイン間に同一電圧が加わ
つて、同一キヤリア数存在しても、GaAsにおけ
る方が移動度が大きい分だけ電流は大きくなる。
即ち、小さなチヤンネル面積で同一の電流が流せ
るから、ゲートの静電容量などが減少して高速動
作が行なえる。導通状態にあるときのSITを遮断
するには、ゲートを低レベルに変えるわけである
が、その時チヤンネルに注入された少数キヤリ
ア、即ちホールの蓄積時間が速度を制限する。
GaAsSITの場合には、GaAsが直接遷移形結晶で
あるところから、電子、ホールの再結合時間に短
く、その蓄積時間は短くなるからきわめて高速度
の動作が行える。
つて、同一キヤリア数存在しても、GaAsにおけ
る方が移動度が大きい分だけ電流は大きくなる。
即ち、小さなチヤンネル面積で同一の電流が流せ
るから、ゲートの静電容量などが減少して高速動
作が行なえる。導通状態にあるときのSITを遮断
するには、ゲートを低レベルに変えるわけである
が、その時チヤンネルに注入された少数キヤリ
ア、即ちホールの蓄積時間が速度を制限する。
GaAsSITの場合には、GaAsが直接遷移形結晶で
あるところから、電子、ホールの再結合時間に短
く、その蓄積時間は短くなるからきわめて高速度
の動作が行える。
駆動用SITのドレインとなるべき所を除けば、
表面に存在するn+層は積極的な意味を持たず存
在しなくともよいわけである。その部分を除去し
て、一入力二出力のSITLインバータを構成した
例を第２図に示す。同じく表面のn+層を除去し
た構造において、負荷用トランジスタを
MOSFETにした例を第３図に示す。電極１４′
とn-領域１２の間に介在する絶縁層が薄く形成
されて表面に反転層が生じるようになされてい
る。GaAsMOSFETとするときの、ゲート絶縁
膜には、表面準位の少ないことが要求される。し
たがつて。CVD法によるGaOxNy膜がすぐれてい
る。Ｏ／Ｎ比が0.1から0.2程度のGaOxNy膜を表
面に直接接触して設け表面から離れるにつれて漸
次Ｏ／Ｎ比を増加させると膜の強度も向上して、
望ましい。この例ではゲートとドレインが直結さ
れている。勿論、ゲートをソースに直結したりあ
るいは所定の電位を与えて動作させることもあ
る。
表面に存在するn+層は積極的な意味を持たず存
在しなくともよいわけである。その部分を除去し
て、一入力二出力のSITLインバータを構成した
例を第２図に示す。同じく表面のn+層を除去し
た構造において、負荷用トランジスタを
MOSFETにした例を第３図に示す。電極１４′
とn-領域１２の間に介在する絶縁層が薄く形成
されて表面に反転層が生じるようになされてい
る。GaAsMOSFETとするときの、ゲート絶縁
膜には、表面準位の少ないことが要求される。し
たがつて。CVD法によるGaOxNy膜がすぐれてい
る。Ｏ／Ｎ比が0.1から0.2程度のGaOxNy膜を表
面に直接接触して設け表面から離れるにつれて漸
次Ｏ／Ｎ比を増加させると膜の強度も向上して、
望ましい。この例ではゲートとドレインが直結さ
れている。勿論、ゲートをソースに直結したりあ
るいは所定の電位を与えて動作させることもあ
る。
第１図乃至第３図でp+領域はちようどn+領域
１１に到達している時の例を示したが、必らずし
もこうする必要はなく、n+領域に到達していな
くても、またn+領域に十分到達していてもよい。
GaAsの製造プロセスは未だ十分ではない。しか
し、多層エピタキシヤル成長は、気相成長でも液
相成長でもかなり再現性よく厚さ、不純物密度が
制御されるようになつている。したがつて、たと
えば５×1013〜５×1015cm-3程度の不純物密度の
n-層をn+基板上にたとえば0.5〜2μm程度成長し、
更に1017〜1018cm-3程度の不純物密度のn+層をた
とえば0.2〜0.5μm程度成長させることは容易であ
る。各層の厚さ及び不純物密度の値はこれらの値
に限られないことは勿論である。p+領域を形成
するのはZn拡散による。この為、n+領域の不純
物密度はp+領域よりも低くしておく。現在GaAs
ではZnによる拡散のみが安定して行なわれるほ
ど唯一の拡散工程である。Zn拡散時に、GaAs結
晶中のAsが抜け出して結晶性を悪くするような
時には、Asの抜け出しを抑えるために同時にAs
の蒸気圧を加えておけば、結晶性を損わずにZn
拡散が行える。p+形成はCdがBeなどのイオン注
入によつてもよい。表面n+層の形成は場合によ
つてはＳ、Se、Te等のイオン注入、拡散によつ
て作つてもよい。たとえばSeのイオン注入を用
いてp+領域となるべき部分以外に選択的に不純
物濃度約1018cm-3、厚さ0.1〜0.2μmのn+層を形成
してもよい。良好な拡散マスクとなる絶縁層が存
在しない現状では、p+領域はイオン注入の方が
より精度高く行えよう。絶縁層については、Siに
おける熱酸化のような工程は今のところ無理なの
で、スパツタやCVD法で、SiO2、Si3N4、
Al2O3、AlNあるいはGaOxNyを設ければよい。
従つて、n+−GaAs基板上のn-、n+二層エピタキ
シヤル成長及び、p+選択Zn拡散という比較的簡
単なプロセスにより、第１図及至第３図に示した
構造のものは十分実現出来る。
１１に到達している時の例を示したが、必らずし
もこうする必要はなく、n+領域に到達していな
くても、またn+領域に十分到達していてもよい。
GaAsの製造プロセスは未だ十分ではない。しか
し、多層エピタキシヤル成長は、気相成長でも液
相成長でもかなり再現性よく厚さ、不純物密度が
制御されるようになつている。したがつて、たと
えば５×1013〜５×1015cm-3程度の不純物密度の
n-層をn+基板上にたとえば0.5〜2μm程度成長し、
更に1017〜1018cm-3程度の不純物密度のn+層をた
とえば0.2〜0.5μm程度成長させることは容易であ
る。各層の厚さ及び不純物密度の値はこれらの値
に限られないことは勿論である。p+領域を形成
するのはZn拡散による。この為、n+領域の不純
物密度はp+領域よりも低くしておく。現在GaAs
ではZnによる拡散のみが安定して行なわれるほ
ど唯一の拡散工程である。Zn拡散時に、GaAs結
晶中のAsが抜け出して結晶性を悪くするような
時には、Asの抜け出しを抑えるために同時にAs
の蒸気圧を加えておけば、結晶性を損わずにZn
拡散が行える。p+形成はCdがBeなどのイオン注
入によつてもよい。表面n+層の形成は場合によ
つてはＳ、Se、Te等のイオン注入、拡散によつ
て作つてもよい。たとえばSeのイオン注入を用
いてp+領域となるべき部分以外に選択的に不純
物濃度約1018cm-3、厚さ0.1〜0.2μmのn+層を形成
してもよい。良好な拡散マスクとなる絶縁層が存
在しない現状では、p+領域はイオン注入の方が
より精度高く行えよう。絶縁層については、Siに
おける熱酸化のような工程は今のところ無理なの
で、スパツタやCVD法で、SiO2、Si3N4、
Al2O3、AlNあるいはGaOxNyを設ければよい。
従つて、n+−GaAs基板上のn-、n+二層エピタキ
シヤル成長及び、p+選択Zn拡散という比較的簡
単なプロセスにより、第１図及至第３図に示した
構造のものは十分実現出来る。
集積回路の規模が大きくなつてくると当然のこ
とながら、チツプへの入力端子数及び出力端子数
が非常に多くなる。現在は、ボンデイングパツド
をチツプ周辺部に設けて金属線もしくは金属テー
プによつて外部に取り出しているが、入出力端子
数が多くなるとそのための面積が大きくなつて集
積度の向上を妨げること、またボンデイング部の
数が多くなると歩留り、信頼性を低下させる原因
にもなつてくる。GaAsは直接遷移型の結晶であ
るから、きわめて効率の良い発光ダイオードにな
る。入出力端子部分になる所定の場所に所定の大
きさの薄いp+領域を形成して、順方向にバイア
スして電流を流せばきわめて効率のよい発光ダイ
オードになり、また逆方向にバイアスすれば光検
出用のフオトダイオードとなる。すなわち、チツ
プとチツプの間の情報の伝達を金属ワイヤによる
電気によつてではなく光で行うことができるよう
になるわけである。外部への光の取り出し効率を
向上させ、光を他のチツプの所定の個所に集光す
るにはGaAs表面にSiO2、SiO、Si3N4、GaAlO、
Al2O3、GaOxNyまたはこれらの混合物をレンズ
作用を持たせるように発光ダイオードやフオトダ
イオード上に設けることも有効である。もちろ
ん、オプテイカルフアイバにより所定の２個所間
を多数並列に接続することも有効である。光によ
る結合は、必ずしもチツプの周辺で行う必要はな
く、もつとも効率のよい最適の個所に入出力端子
を設ければよいのである。多くのチツプを接続す
るには、１つのチツプの出力端子となる発光ダイ
オードに対応する部分に、受光用のフオトダイオ
ードを配置したチツプを対応させる位置に配置す
る。たとえば、チツプを上向き下向きに交互に位
置をずらして配置することにより、多くのチツプ
を光結合により動作させることができる。発光ダ
イオードを用いた出力端子部及びフオトダイオー
ドを用いた入力端子部の一実施例を第４図及び第
５図に示す。第４図で、T1，T2はそれぞれ負荷
用バイポーラトランジスタ、T3は駆動用SIT、
Ｄは発光ダイオードである。T3が遮断状態にあ
るとき、T3のドレインは高レベルにあるから、
負荷トランジスタT2を流れる電流は発光ダイオ
ードＤを流れて、光を外部に放射する。T3が導
通状態にあるときは、T3の出力端子が低レベル
になるからダイオードＤには電流が流れず光は放
射されない。すなわち、出力高レベルのとき光出
力があり、出力低レベルのとき光出力なしという
ことになる。６１：n+基板、６２：n-エピ成長
層、６３：T2のエミツタ、６４：T2のコレクタ、
６５：T3のゲート、６６：T3のドレイン、６
７：発光ダイオードＤのp+領域、６８：絶縁層、
６３′：エミツタ電極、６５′：SITのゲート電
極、６６′：ドレイン電極である。p+領域６４は
ドレイン領域６６と電極で接続されている。p+
領域６３とn+領域６１の間には殆んど順方向電
流が流れず、p+６７−n-６２−n+６１に電流が
流れるのはp+n-の拡散電位差が小さいからであ
る。発光ダイオード部に電流をさらに流れ易くす
るには、p+領域６７とn+領域６１にはさまれる
領域の不純物密度をより低くすればよい。GaAs
のように、電子とホールの移動度に大きな差があ
る物質では、移動度の大きい、電子が注入の主役
になる。したがつて、p+領域６７とn+領域６１
の間の領域はｐ形の高抵抗領域であることが望ま
しい。もちろん出力段の所だけ、電源電圧を他よ
り少し高くしておいて、電流が流れ易くすること
も有効である。出力部が発光ダイオードでなく、
半導体レーザでもよいことはもちろんである。
とながら、チツプへの入力端子数及び出力端子数
が非常に多くなる。現在は、ボンデイングパツド
をチツプ周辺部に設けて金属線もしくは金属テー
プによつて外部に取り出しているが、入出力端子
数が多くなるとそのための面積が大きくなつて集
積度の向上を妨げること、またボンデイング部の
数が多くなると歩留り、信頼性を低下させる原因
にもなつてくる。GaAsは直接遷移型の結晶であ
るから、きわめて効率の良い発光ダイオードにな
る。入出力端子部分になる所定の場所に所定の大
きさの薄いp+領域を形成して、順方向にバイア
スして電流を流せばきわめて効率のよい発光ダイ
オードになり、また逆方向にバイアスすれば光検
出用のフオトダイオードとなる。すなわち、チツ
プとチツプの間の情報の伝達を金属ワイヤによる
電気によつてではなく光で行うことができるよう
になるわけである。外部への光の取り出し効率を
向上させ、光を他のチツプの所定の個所に集光す
るにはGaAs表面にSiO2、SiO、Si3N4、GaAlO、
Al2O3、GaOxNyまたはこれらの混合物をレンズ
作用を持たせるように発光ダイオードやフオトダ
イオード上に設けることも有効である。もちろ
ん、オプテイカルフアイバにより所定の２個所間
を多数並列に接続することも有効である。光によ
る結合は、必ずしもチツプの周辺で行う必要はな
く、もつとも効率のよい最適の個所に入出力端子
を設ければよいのである。多くのチツプを接続す
るには、１つのチツプの出力端子となる発光ダイ
オードに対応する部分に、受光用のフオトダイオ
ードを配置したチツプを対応させる位置に配置す
る。たとえば、チツプを上向き下向きに交互に位
置をずらして配置することにより、多くのチツプ
を光結合により動作させることができる。発光ダ
イオードを用いた出力端子部及びフオトダイオー
ドを用いた入力端子部の一実施例を第４図及び第
５図に示す。第４図で、T1，T2はそれぞれ負荷
用バイポーラトランジスタ、T3は駆動用SIT、
Ｄは発光ダイオードである。T3が遮断状態にあ
るとき、T3のドレインは高レベルにあるから、
負荷トランジスタT2を流れる電流は発光ダイオ
ードＤを流れて、光を外部に放射する。T3が導
通状態にあるときは、T3の出力端子が低レベル
になるからダイオードＤには電流が流れず光は放
射されない。すなわち、出力高レベルのとき光出
力があり、出力低レベルのとき光出力なしという
ことになる。６１：n+基板、６２：n-エピ成長
層、６３：T2のエミツタ、６４：T2のコレクタ、
６５：T3のゲート、６６：T3のドレイン、６
７：発光ダイオードＤのp+領域、６８：絶縁層、
６３′：エミツタ電極、６５′：SITのゲート電
極、６６′：ドレイン電極である。p+領域６４は
ドレイン領域６６と電極で接続されている。p+
領域６３とn+領域６１の間には殆んど順方向電
流が流れず、p+６７−n-６２−n+６１に電流が
流れるのはp+n-の拡散電位差が小さいからであ
る。発光ダイオード部に電流をさらに流れ易くす
るには、p+領域６７とn+領域６１にはさまれる
領域の不純物密度をより低くすればよい。GaAs
のように、電子とホールの移動度に大きな差があ
る物質では、移動度の大きい、電子が注入の主役
になる。したがつて、p+領域６７とn+領域６１
の間の領域はｐ形の高抵抗領域であることが望ま
しい。もちろん出力段の所だけ、電源電圧を他よ
り少し高くしておいて、電流が流れ易くすること
も有効である。出力部が発光ダイオードでなく、
半導体レーザでもよいことはもちろんである。
第５図で、T4は駆動用SIT、T5は負荷用バイ
ポーラトランジスタ、D1はフオトダイオードで
ある。D1に光が入射しないときは、T4のゲート
は高レベルにあり、T4は導通状態にある。D1に
光が入射すると、D1の両端の電圧が低下して、
負荷トランジスタT5の電流は殆んどD1を流れる
ようになり、T4は遮断状態になる。第５図ｂは
平面図、ｃはＡ−A′線に沿う断面図、ｄはＢ−
B′線に沿う断面図である。７１：n+基板、７
２：n-エピ成長層、７３：負荷トランジスタの
エミツタ、７４：負荷トランジスタのコレクタで
あり駆動用SITの駆動ゲート、７５：駆動用SIT
の固定電位ゲート、７６−１，７６−２はSITの
ドレイン、７７：フオトダイオードのp+領域、
７８：絶縁層、７３′：エミツタ電極、７６−
１′，７６−２′：ドレイン電極である。p-領域
７９は、受光効率をよくするための高抵抗領域で
ある。第７図では、フオトダイオードを順方向に
接続したが逆方向に接続することももちろんでき
る。
ポーラトランジスタ、D1はフオトダイオードで
ある。D1に光が入射しないときは、T4のゲート
は高レベルにあり、T4は導通状態にある。D1に
光が入射すると、D1の両端の電圧が低下して、
負荷トランジスタT5の電流は殆んどD1を流れる
ようになり、T4は遮断状態になる。第５図ｂは
平面図、ｃはＡ−A′線に沿う断面図、ｄはＢ−
B′線に沿う断面図である。７１：n+基板、７
２：n-エピ成長層、７３：負荷トランジスタの
エミツタ、７４：負荷トランジスタのコレクタで
あり駆動用SITの駆動ゲート、７５：駆動用SIT
の固定電位ゲート、７６−１，７６−２はSITの
ドレイン、７７：フオトダイオードのp+領域、
７８：絶縁層、７３′：エミツタ電極、７６−
１′，７６−２′：ドレイン電極である。p-領域
７９は、受光効率をよくするための高抵抗領域で
ある。第７図では、フオトダイオードを順方向に
接続したが逆方向に接続することももちろんでき
る。
フオトダイオードを逆方向に接続して、光入力
部となした例を第６図に示す。負荷トランジスタ
をMOSFETとした例である。光入力Pioは、逆バ
イアスされたフオトダイオードに入射する。光入
射があるとフオトダイオードに電流が流れるか
ら、SITのゲートは所定の電位まで充電され、
SITは導通状態になる。光入射が無くなると、ゲ
ートに電流が流れ込まなくなり、ゲートの電位は
低レベルに戻つてSITは遮断状態になる。電源
VEE′は、フオトダイオードの特性によつて決め
る。通常VEE′はVEEより高い値になる。
部となした例を第６図に示す。負荷トランジスタ
をMOSFETとした例である。光入力Pioは、逆バ
イアスされたフオトダイオードに入射する。光入
射があるとフオトダイオードに電流が流れるか
ら、SITのゲートは所定の電位まで充電され、
SITは導通状態になる。光入射が無くなると、ゲ
ートに電流が流れ込まなくなり、ゲートの電位は
低レベルに戻つてSITは遮断状態になる。電源
VEE′は、フオトダイオードの特性によつて決め
る。通常VEE′はVEEより高い値になる。
インバータ動作するSITのゲート・ドレイン間
が、あまりに深く順方向にバイアスされると、や
はり動作速度が低下する。たとえば、ゲートが高
レベルで0.8〜1.1V、ドレインが低レベルで0.1〜
0.2Vというように、ゲート・ドレイン間があま
りに順方向に深くバイアスされることは、動作速
度を速くすることには不都合である。ゲート・ド
レイン間の電圧をあまり深くしないためには、第
７図に示すようにSITのゲート・ドレイン間にシ
ヨツトキダイオードD1、及びD2を挿入すればよ
い。この例では、負荷トランジスタをMOSFET
の例で示す。シヨツトキダイオードの順方向降下
電圧をVfとすると、電圧の高レベルと低レベル
の差は、Vf以上には大きくならない。シヨツト
キダイオードは、Al、Pt、Pdなどの金属の蒸着
やメツキなどで形成できる。インバータSITのp+
ゲート領域の表面の一部に、前記の金属によるる
シヨツトキダイオードを設けて、ドレインと電極
で直結すればよい。あるいは、SITのドレインの
一部に前記金属のシヨツトキダイオードを設け
て、ゲート領域と接続してもよい。通常、GaAs
ではｎ形領域のシヨツトキ接合の障壁高さは、ｐ
形領域のシヨツトキ接合障壁高さより高い。した
がつて、電圧の高レベル低レベル間の差を少なく
しようとするときは、p+ゲート領域にシヨツト
キ接合を設ければよいし、やや大きい差を望むと
きは、n+ドレイン領域にシヨツトキ接合を設け
ればよい。
が、あまりに深く順方向にバイアスされると、や
はり動作速度が低下する。たとえば、ゲートが高
レベルで0.8〜1.1V、ドレインが低レベルで0.1〜
0.2Vというように、ゲート・ドレイン間があま
りに順方向に深くバイアスされることは、動作速
度を速くすることには不都合である。ゲート・ド
レイン間の電圧をあまり深くしないためには、第
７図に示すようにSITのゲート・ドレイン間にシ
ヨツトキダイオードD1、及びD2を挿入すればよ
い。この例では、負荷トランジスタをMOSFET
の例で示す。シヨツトキダイオードの順方向降下
電圧をVfとすると、電圧の高レベルと低レベル
の差は、Vf以上には大きくならない。シヨツト
キダイオードは、Al、Pt、Pdなどの金属の蒸着
やメツキなどで形成できる。インバータSITのp+
ゲート領域の表面の一部に、前記の金属によるる
シヨツトキダイオードを設けて、ドレインと電極
で直結すればよい。あるいは、SITのドレインの
一部に前記金属のシヨツトキダイオードを設け
て、ゲート領域と接続してもよい。通常、GaAs
ではｎ形領域のシヨツトキ接合の障壁高さは、ｐ
形領域のシヨツトキ接合障壁高さより高い。した
がつて、電圧の高レベル低レベル間の差を少なく
しようとするときは、p+ゲート領域にシヨツト
キ接合を設ければよいし、やや大きい差を望むと
きは、n+ドレイン領域にシヨツトキ接合を設け
ればよい。
本発明の構造のGaAsSITを用いたI2L型SITL
は、GaAsの電子の移動度が大きく、かつ直接遷
移型結晶であることから、チヤンネルに注入され
た少数キヤリアの再結合が速くて蓄積効果が少な
いため横型のバイポーラトランジスタの電流到達
率が上昇し、とくに高速動作が要求される個所に
はきわめて有効であり又、GaAsはSiよりも拡散
電位が大きいのでSiよりも動作電圧を高くでき、
雑音余裕度が大きくなり、そして現在の製造技術
で十分製造できその工業的価値はきわめて高い。
は、GaAsの電子の移動度が大きく、かつ直接遷
移型結晶であることから、チヤンネルに注入され
た少数キヤリアの再結合が速くて蓄積効果が少な
いため横型のバイポーラトランジスタの電流到達
率が上昇し、とくに高速動作が要求される個所に
はきわめて有効であり又、GaAsはSiよりも拡散
電位が大きいのでSiよりも動作電圧を高くでき、
雑音余裕度が大きくなり、そして現在の製造技術
で十分製造できその工業的価値はきわめて高い。
第１図は、本発明に用いるI2L型GaAsSITイン
バータ（１入力２出力）の一実施例で、ａは等価
回路、ｂは平面図、ｃはｂ図中Ａ−A′線に沿う
断面図、第２図は本発明に用いるI2L型GaAsSIT
インバータの他の断面構造例、第３図は負荷を
IGFETにした本発明に用いるI2L型GaAsSITイ
ンバータの他の断面構造例、第４図は発光ダイオ
ードを出力部に設けた本発明の実施例でａは等価
回路、ｂは断面図、第５図はフオトダイオードを
入力部に設けた本発明の実施例で、ａは等価回
路、ｂは平面図、ｃはｂ図中Ａ−A′線に沿う断
面構造図、ｄはｂ図中Ｂ−B′線に沿う断面構造
図、第６図は光入力で動作する本発明の実施例、
第７図は本発明の実施例の等価回路図である。
バータ（１入力２出力）の一実施例で、ａは等価
回路、ｂは平面図、ｃはｂ図中Ａ−A′線に沿う
断面図、第２図は本発明に用いるI2L型GaAsSIT
インバータの他の断面構造例、第３図は負荷を
IGFETにした本発明に用いるI2L型GaAsSITイ
ンバータの他の断面構造例、第４図は発光ダイオ
ードを出力部に設けた本発明の実施例でａは等価
回路、ｂは断面図、第５図はフオトダイオードを
入力部に設けた本発明の実施例で、ａは等価回
路、ｂは平面図、ｃはｂ図中Ａ−A′線に沿う断
面構造図、ｄはｂ図中Ｂ−B′線に沿う断面構造
図、第６図は光入力で動作する本発明の実施例、
第７図は本発明の実施例の等価回路図である。
Claims (1)
- 【特許請求の範囲】 １ 低比抵抗のｎ型GaAs基板と、前記基板の第
一の主表面上に二層に成長した、比較的高比抵抗
な層と、低比抵抗のｎ型GaAs表面層を有し、前
記成長層を貫通し前記ｎ型基板に接触するように
形成された複数個の前記ｎ型GaAsよりも不純物
密度の高いｐ型領域と、前記複数個のｐ型領域が
１つの共通部分を有してかつ少なくとも隣接する
二対のｐ型領域を含み、前記二対のｐ型領域とそ
の間に存在する前記GaAs高比抵抗層とを利用し
て、第一及び第二の横型のバイポーラトランジス
タを形成し、前記ｐ型共通部分、前記基板、及び
ｎ型成長層により形成され、前記ｐ型層をゲート
とする第三の縦型の静電誘導トランジスタを形成
する部分を少なくとも備え、前記第一のバイポー
ラトランジスタのコレクタ領域が前記静電誘導ト
ランジスタのゲート領域と共通になるべく構成し
た部分を備え、前記第三の縦型の静電誘導トラン
ジスタのドレイン領域に隣接するように、電気信
号出力を光信号に変換する、発光ダイオードを設
けたことを特徴とするGaAs半導体装置。 ２ 前記第一及び第二の負荷トランジスタを、絶
縁電極型トランジスタにすることを特徴とする前
記特許請求の範囲第１項記載のGaAs半導体装
置。 ３ 低比抵抗のｎ型GaAs基板と、前記基板の第
一の主表面上に二層に成長した、比較的高比抵抗
な層と低比抵抗のｎ型GaAs表面層を有し、前記
成長層を貫通し、前記ｎ型基板に接触するように
形成された複数個の前記ｎ型GaAsよりも不純物
密度の高いｐ型領域と、前記複数個のｐ型領域が
少なくとも隣接する一対のｐ型領域を含み、前記
一対のｐ型領域とその間に存在する前記GaAs高
比抵抗層とを利用して第一の横型のバイポーラト
ランジスタを形成し、前記一対のｐ型領域の一方
と、前記基板、及びｎ型成長層により形成され、
前記ｐ型層をゲートとする第二の縦型の静電誘導
型トランジスタを形成する部分を備え、前記バイ
ポーラトランジスタのコレクタ領域が前記静電誘
導トランジスタのゲート領域と共通になるべく構
成した部分を備え、前記共通になるべく構成した
部分に接触するように構成された前記基板及び比
較的高比抵抗のｐ型領域及び、比較的低比抵抗の
ｐ型表面層から成る光入力信号を電気信号に変換
するフオトダイオードを備えたことを特徴とする
GaAs半導体装置。 ４ 前記第一の負荷トランジスタを絶縁電極型ト
ランジスタにすることを特徴とする前記特許請求
の範囲第３項記載のGaAs半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131888A JPS6453442A (en) | 1988-07-30 | 1988-07-30 | Gaas semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19131888A JPS6453442A (en) | 1988-07-30 | 1988-07-30 | Gaas semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6453442A JPS6453442A (en) | 1989-03-01 |
| JPH0378788B2 true JPH0378788B2 (ja) | 1991-12-16 |
Family
ID=16272562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19131888A Granted JPS6453442A (en) | 1988-07-30 | 1988-07-30 | Gaas semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6453442A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002076020A (ja) * | 2000-08-31 | 2002-03-15 | Sumitomo Electric Ind Ltd | 半導体装置 |
-
1988
- 1988-07-30 JP JP19131888A patent/JPS6453442A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6453442A (en) | 1989-03-01 |
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