JPS6232624B2 - - Google Patents
Info
- Publication number
- JPS6232624B2 JPS6232624B2 JP54013528A JP1352879A JPS6232624B2 JP S6232624 B2 JPS6232624 B2 JP S6232624B2 JP 54013528 A JP54013528 A JP 54013528A JP 1352879 A JP1352879 A JP 1352879A JP S6232624 B2 JPS6232624 B2 JP S6232624B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor region
- contact electrode
- ohmic contact
- region
- semiconductor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D89/00—Aspects of integrated devices not covered by groups H10D84/00 - H10D88/00
- H10D89/211—Design considerations for internal polarisation
- H10D89/213—Design considerations for internal polarisation in field-effect devices
- H10D89/217—Design considerations for internal polarisation in field-effect devices comprising arrangements for charge injection in static induction transistor logic [SITL] devices
Landscapes
- Junction Field-Effect Transistors (AREA)
- Electrodes Of Semiconductors (AREA)
Description
【発明の詳細な説明】
本発明は、きわめて高速の動作を行う静電誘導
トランジスタ集積回路の新規な構造に関する。
トランジスタ集積回路の新規な構造に関する。
インジエクタ（負荷）トランジスタにバイポー
ラトランジスタ（以下BJTと称す。）、ドライバト
ランジスタに静電誘導トランジスタ（以下SITと
称す。）を配置した集積回路は本願発明者の一人
により提案され特許第1181984号（特公昭58―
11102号）「半導体集積回路」）、低エネルギ・高
速・高密度の優れた特性が実現されている。高密
度低エネルギ動作の利点を保ちながら、さらに高
速動作が行える正立型SITを用いた集積回路が本
願発明者の一人により提案されている（特開昭55
―46548号「静電誘導集積回路装置）。
ラトランジスタ（以下BJTと称す。）、ドライバト
ランジスタに静電誘導トランジスタ（以下SITと
称す。）を配置した集積回路は本願発明者の一人
により提案され特許第1181984号（特公昭58―
11102号）「半導体集積回路」）、低エネルギ・高
速・高密度の優れた特性が実現されている。高密
度低エネルギ動作の利点を保ちながら、さらに高
速動作が行える正立型SITを用いた集積回路が本
願発明者の一人により提案されている（特開昭55
―46548号「静電誘導集積回路装置）。
ソース領域が表面に設けられて、埋込み領域を
ドレイン領域とした正立型SITは、変換コンダク
タンスgm、電流利得が大きく周波数特性が良好
できわめて高速の動作が行える。
ドレイン領域とした正立型SITは、変換コンダク
タンスgm、電流利得が大きく周波数特性が良好
できわめて高速の動作が行える。
正立型SITの電流利得が大きいことから、イン
ジエクタトランジスタの電流が大きく変化するこ
とが要請されて、インジエクタトランジスタがほ
ぼ一定の電流を供給するだけではなく、スイツチ
ングを行うことになる。すなわち、インジエクタ
トランジスタの周波数特性も動作速度に影響する
ことになつてしまう。あるいは、また不要な電流
がドライバSITのゲートから流れ込んで、少数キ
ヤリアの蓄積効果を大きくして、動作速度を低下
させる。
ジエクタトランジスタの電流が大きく変化するこ
とが要請されて、インジエクタトランジスタがほ
ぼ一定の電流を供給するだけではなく、スイツチ
ングを行うことになる。すなわち、インジエクタ
トランジスタの周波数特性も動作速度に影響する
ことになつてしまう。あるいは、また不要な電流
がドライバSITのゲートから流れ込んで、少数キ
ヤリアの蓄積効果を大きくして、動作速度を低下
させる。
本発明の目的は、叙上の従来の欠点を除去した
正立型SITをドライバトランジスタとした高速度
動作を行う半導体集積回路の構造を提供すること
にある。
正立型SITをドライバトランジスタとした高速度
動作を行う半導体集積回路の構造を提供すること
にある。
以下図面を参照して本発明を詳細に説明する。
第１図は本発明の半導体集積回路の一ユニツト
の構造例と等価回路を示している。第１図は、イ
ンジエクタ（負荷）トランジスタをラテラル
pnpBJT、ドライバトランジスタを正立型SITと
した１入力２出力の例である。第１図ａは、平面
図で表面の電極配線や絶縁層は除かれている。第
１図ｂは、第１図ａのＡ―A′線に沿つた断面構
造例である。第１図ｃは、第１図ａのＢ―B′線に
沿つた断面構造例である。第１図ｄは、等価回路
である。P-基板１１に、n+埋込みドレイン領域
１２、n-領域１３、n+領域１４，１５，１６及
びP+領域１７，１８が設けられている。領域１
９は、各ユニツトを分離するための分離領域であ
る。n+領域１４は正立型SITのソース領域、n+領
域１５はラテラルBJTのベース取り出し領域、n+
領域１６は正立型SITのドレイン取り出し領域で
ある。P+領域１７はラテラルBJTのエミツタ領
域、P+領域１８は正立型SITのゲート領域であ
る。P+領域１８のP+領域１７に対向する領域
は、ラテラルBJTのコレクタ領域になつている。
第１図ｄの等価回路に示すように、ドライバ
SITT2のゲート、ソース間には、シヨツトキダイ
オードD3が接続されている。同時にこの例は１
入力２出力の例であるので、出力端子にシヨツト
キダイオードD1、D2が設けられて、各出力間の
分離が行なわれている。
の構造例と等価回路を示している。第１図は、イ
ンジエクタ（負荷）トランジスタをラテラル
pnpBJT、ドライバトランジスタを正立型SITと
した１入力２出力の例である。第１図ａは、平面
図で表面の電極配線や絶縁層は除かれている。第
１図ｂは、第１図ａのＡ―A′線に沿つた断面構
造例である。第１図ｃは、第１図ａのＢ―B′線に
沿つた断面構造例である。第１図ｄは、等価回路
である。P-基板１１に、n+埋込みドレイン領域
１２、n-領域１３、n+領域１４，１５，１６及
びP+領域１７，１８が設けられている。領域１
９は、各ユニツトを分離するための分離領域であ
る。n+領域１４は正立型SITのソース領域、n+領
域１５はラテラルBJTのベース取り出し領域、n+
領域１６は正立型SITのドレイン取り出し領域で
ある。P+領域１７はラテラルBJTのエミツタ領
域、P+領域１８は正立型SITのゲート領域であ
る。P+領域１８のP+領域１７に対向する領域
は、ラテラルBJTのコレクタ領域になつている。
第１図ｄの等価回路に示すように、ドライバ
SITT2のゲート、ソース間には、シヨツトキダイ
オードD3が接続されている。同時にこの例は１
入力２出力の例であるので、出力端子にシヨツト
キダイオードD1、D2が設けられて、各出力間の
分離が行なわれている。
T1はラテラルPnPBJTである。第１図ｂで、電
極１５によりゲート領域１８とベース取り出し領
域１５の間は電極１５′により接続されている。
１５′とP+領域１８の間はオーミツク接触である
が、n+領域１５との間はシヨツトキ接触になつ
ており、ダイオードD3が形成される。電極１
６′とn+領域１６の間もシヨツトキ接触であり、
ダイオードD1が形成される。第１図ｃで、ソー
ス領域１４とベース取り出し領域１５とは電極で
接続されいずれもオーミツク接触となつている。
極１５によりゲート領域１８とベース取り出し領
域１５の間は電極１５′により接続されている。
１５′とP+領域１８の間はオーミツク接触である
が、n+領域１５との間はシヨツトキ接触になつ
ており、ダイオードD3が形成される。電極１
６′とn+領域１６の間もシヨツトキ接触であり、
ダイオードD1が形成される。第１図ｃで、ソー
ス領域１４とベース取り出し領域１５とは電極で
接続されいずれもオーミツク接触となつている。
電極１６″とn+領域１６の間はシヨツトキ接触
である。ダイオードD2が形成される。１７′はエ
ミツタ電極、１８′はゲート電極である。ＶEEは
電源、Vinは入力電圧、Voutは出力電圧を示して
いる。ソース領域は接地されている。２０は
SiO2、Si3N4、Al2O3、AlN等の絶縁層、あるいは
これらの複合絶縁層もしくは複層絶縁層である。
分離領域１９も同様の絶縁物で構成される。
である。ダイオードD2が形成される。１７′はエ
ミツタ電極、１８′はゲート電極である。ＶEEは
電源、Vinは入力電圧、Voutは出力電圧を示して
いる。ソース領域は接地されている。２０は
SiO2、Si3N4、Al2O3、AlN等の絶縁層、あるいは
これらの複合絶縁層もしくは複層絶縁層である。
分離領域１９も同様の絶縁物で構成される。
正立型SITの電流利得は、容易に100以上にな
る。低電流領域では数1000に達する場合もある。
したがつて、ダイオードD3が存在しないと、前
段が遮断状態になつてインジエクタT1の電流
は、殆んどドライバSITのゲートからチヤンネル
に流れ込んでしまう。ドライバSITの電流利得
が、たとえば100であるとすると、２出力を備え
たこの例では、ゲートに流れ込む電流は、ドレイ
ンから取り出される電流の1/50でよいわけであ
る。すなわち、インジエクタから供給される電流
（インジエクタトランジスタの電流がほぼ一定な
場合）のうち99％は最終的には不要なわけであ
る。この電流をバイパスして流すための手段がダ
イオードD3の導入である。すなわち、Vinが高レ
ベル、Siを用いた場合、たとえば0.7Vになつたと
きには、インジエクタから流れる電流の殆んど
は、ダイオードD3に流れるように、シヨツトキ
金属とその面積を選定するわけである。シヨツト
キ障壁を高くするには、Ni、Pd、Pt等を用いれ
ばよい。Alだとやや低いが、そのときには面積
を小さくすることで調整すればよい。こういう構
成では、インジエクタBJTT1の電流は殆んど一
定に保たれたままでよく、そのスイツチング特性
は殆んど動作に影響しない。インジエクタ電流
は、前段が導通状態にあるときは、前段のドレイ
ンに流れる。前段が遮断状態になると、ドライバ
SITのゲートに流れ込み、その電位を急激に上昇
させる。所定のゲート電位に到達したあとは、殆
んどのインジエクタ電流は、シヨツトキダイオー
ドD3を通つて流れることになる。シヨツトキダ
イオードD3は、電極１５′とn+領域１５の間に形
成される。流れる電流値は、障壁高さと面積で制
御すればよい。第１図では、２出力の例が示され
ているので、出力端子の分離のためにシヨツトキ
ダイオードD1、D2が設けられている。動作の雑
音余裕度を大きくするためには、D1，D2の障壁
高さは、逆方向に熱励起で電流が流れない範囲で
は、小さい程望ましい。たとえば、SiであればTi
を使えば順方向電圧降下0.25〜0.3V程度のものが
できる。Mgでも小さな順方向降下電圧が実現さ
れる。したがつて、D1，D2の順方向降下電圧は
できるだけ小さくなるように設計される。D1，
D2は電極１６′，１６″とn+領域１６との間で構
成される。n+領域１２と電極１６′，１６″の間
の抵抗が問題にならなければ、n+領域１６はな
くてもよい。より抵抗を小さくするためには、
n+領域１６をより深くすればよいし、n+領域１
２に接触させれば非常に小さくなるわけである。
D3の順方向降下電圧は、所望の高レベルとの関
係で決めればよい。このように構成することによ
り、インジエクタトランジスタの周波数特性が動
作に殆んど影響しなくなり、ドライバSITのゲー
ト電位はきわめて短時間で上昇するようになつ
て、不必要に多量な少数キヤリアがゲートからチ
ヤンネルに注入されることがなくなる。すなわ
ち、遮断時も少数キヤリアの蓄積効果が小さくな
つて、速度はきわめて速くなる。
る。低電流領域では数1000に達する場合もある。
したがつて、ダイオードD3が存在しないと、前
段が遮断状態になつてインジエクタT1の電流
は、殆んどドライバSITのゲートからチヤンネル
に流れ込んでしまう。ドライバSITの電流利得
が、たとえば100であるとすると、２出力を備え
たこの例では、ゲートに流れ込む電流は、ドレイ
ンから取り出される電流の1/50でよいわけであ
る。すなわち、インジエクタから供給される電流
（インジエクタトランジスタの電流がほぼ一定な
場合）のうち99％は最終的には不要なわけであ
る。この電流をバイパスして流すための手段がダ
イオードD3の導入である。すなわち、Vinが高レ
ベル、Siを用いた場合、たとえば0.7Vになつたと
きには、インジエクタから流れる電流の殆んど
は、ダイオードD3に流れるように、シヨツトキ
金属とその面積を選定するわけである。シヨツト
キ障壁を高くするには、Ni、Pd、Pt等を用いれ
ばよい。Alだとやや低いが、そのときには面積
を小さくすることで調整すればよい。こういう構
成では、インジエクタBJTT1の電流は殆んど一
定に保たれたままでよく、そのスイツチング特性
は殆んど動作に影響しない。インジエクタ電流
は、前段が導通状態にあるときは、前段のドレイ
ンに流れる。前段が遮断状態になると、ドライバ
SITのゲートに流れ込み、その電位を急激に上昇
させる。所定のゲート電位に到達したあとは、殆
んどのインジエクタ電流は、シヨツトキダイオー
ドD3を通つて流れることになる。シヨツトキダ
イオードD3は、電極１５′とn+領域１５の間に形
成される。流れる電流値は、障壁高さと面積で制
御すればよい。第１図では、２出力の例が示され
ているので、出力端子の分離のためにシヨツトキ
ダイオードD1、D2が設けられている。動作の雑
音余裕度を大きくするためには、D1，D2の障壁
高さは、逆方向に熱励起で電流が流れない範囲で
は、小さい程望ましい。たとえば、SiであればTi
を使えば順方向電圧降下0.25〜0.3V程度のものが
できる。Mgでも小さな順方向降下電圧が実現さ
れる。したがつて、D1，D2の順方向降下電圧は
できるだけ小さくなるように設計される。D1，
D2は電極１６′，１６″とn+領域１６との間で構
成される。n+領域１２と電極１６′，１６″の間
の抵抗が問題にならなければ、n+領域１６はな
くてもよい。より抵抗を小さくするためには、
n+領域１６をより深くすればよいし、n+領域１
２に接触させれば非常に小さくなるわけである。
D3の順方向降下電圧は、所望の高レベルとの関
係で決めればよい。このように構成することによ
り、インジエクタトランジスタの周波数特性が動
作に殆んど影響しなくなり、ドライバSITのゲー
ト電位はきわめて短時間で上昇するようになつ
て、不必要に多量な少数キヤリアがゲートからチ
ヤンネルに注入されることがなくなる。すなわ
ち、遮断時も少数キヤリアの蓄積効果が小さくな
つて、速度はきわめて速くなる。
ドライバSITのゲート・ドレイン間があまりに
深く、順方向にバイアスされるようになると、動
作速度は急激に遅くなる。たとえば、Siであれば
ゲート・ドレイン間が約0.4V以上に順方向バイ
アスされると速度は急激に遅くなる。この効果を
抑制するためには、第２図の等価回路に示すよう
に、SITのゲート・ドレイン間にシヨツトキダイ
オードD4を設ければよい。この構造では、ドラ
イバSITT2のゲート・ドレイン間の順方向バイア
ス深さは、D4の順方向降下電圧以下に制限され
る。ダイオードD1，D2，D3，D4の順方向降下電
圧をVf1，Vf2，Vf3，Vf4とする。一方、入力及び
出力の高レベルをＶH、低レベルをＶLとする。
深く、順方向にバイアスされるようになると、動
作速度は急激に遅くなる。たとえば、Siであれば
ゲート・ドレイン間が約0.4V以上に順方向バイ
アスされると速度は急激に遅くなる。この効果を
抑制するためには、第２図の等価回路に示すよう
に、SITのゲート・ドレイン間にシヨツトキダイ
オードD4を設ければよい。この構造では、ドラ
イバSITT2のゲート・ドレイン間の順方向バイア
ス深さは、D4の順方向降下電圧以下に制限され
る。ダイオードD1，D2，D3，D4の順方向降下電
圧をVf1，Vf2，Vf3，Vf4とする。一方、入力及び
出力の高レベルをＶH、低レベルをＶLとする。
ＶH≒ＶL＋Vf4−Vf1
ＶH≒Vf3
の関係がこれらの諸量の間には存在する。たとえ
ば、Siの場合であればＶH≒0.7V、ＶL≒0.5V、
Vf1≒0.2V、Vf4≒0.4V、Vf3≒0.7Vといつたよう
にである。この例では、SITT2の導通状態の電圧
降下は0.3Vとなり、ゲート・ドレイン間が0.1V
順方向バイアスされることになる。出力端子にシ
ヨツトキダイオードが挿入されているため、その
分だけ論理電圧振巾すなわち論理レベルの高低間
の差が減少している。論理振巾分だけ、ゲート・
ドレイン間が順方向にバイアスされるだけの方
が、速度を向上させるためには望ましい。この数
値例では、論理振巾は0.2Vである。
ば、Siの場合であればＶH≒0.7V、ＶL≒0.5V、
Vf1≒0.2V、Vf4≒0.4V、Vf3≒0.7Vといつたよう
にである。この例では、SITT2の導通状態の電圧
降下は0.3Vとなり、ゲート・ドレイン間が0.1V
順方向バイアスされることになる。出力端子にシ
ヨツトキダイオードが挿入されているため、その
分だけ論理電圧振巾すなわち論理レベルの高低間
の差が減少している。論理振巾分だけ、ゲート・
ドレイン間が順方向にバイアスされるだけの方
が、速度を向上させるためには望ましい。この数
値例では、論理振巾は0.2Vである。
論理振巾分だけのゲート・ドレイン間順方向バ
イアスにするには、出力端子のシヨツトキダイオ
ードを取り去ればよい。そのためには、１ユニツ
トの出力端子を１個に限ればよいわけである。そ
の例の等価回路を第３図に示す。シヨツトキダイ
オードD4の順方向降下電圧分だけで、SITのゲー
ト・ドレイン間の順方向バイアス値は決まる。た
とえば、Vf4を0.25V程度の値にすればよいわけで
ある。この例では、ＶH＝ＶL＋Vf4の関係が存在
する。論理振巾はVf4になるわけである。シヨツ
トキダイオードD4は、ゲート領域１８とn+領域
１６を電極で接続し、この電極とn+領域１６の
間をシヨツトキ接合にすればよい。面積及び金属
の種類を所望の値になるように選定すればよい。
イアスにするには、出力端子のシヨツトキダイオ
ードを取り去ればよい。そのためには、１ユニツ
トの出力端子を１個に限ればよいわけである。そ
の例の等価回路を第３図に示す。シヨツトキダイ
オードD4の順方向降下電圧分だけで、SITのゲー
ト・ドレイン間の順方向バイアス値は決まる。た
とえば、Vf4を0.25V程度の値にすればよいわけで
ある。この例では、ＶH＝ＶL＋Vf4の関係が存在
する。論理振巾はVf4になるわけである。シヨツ
トキダイオードD4は、ゲート領域１８とn+領域
１６を電極で接続し、この電極とn+領域１６の
間をシヨツトキ接合にすればよい。面積及び金属
の種類を所望の値になるように選定すればよい。
ドライバに使われるSITは、ノーマリオフ型に
なるように設計される。すなわち、ゲートが零電
圧のとき、ドレインに所定の電圧（高レベル電
圧）を加えても電流が流れないようになされてい
る。ゲートの実効的な間隔Ｗ、ゲートのソース・
ドレイン方向長さをｌとする。またチヤンネルの
不純物密度ＮDとすると、ＮDW2＜2.0×1015cm-3
（Ｗはμｍ単位）、ｌ／w20.7の条件に入るよう
に、寸法、不純物密度が選定されている。
なるように設計される。すなわち、ゲートが零電
圧のとき、ドレインに所定の電圧（高レベル電
圧）を加えても電流が流れないようになされてい
る。ゲートの実効的な間隔Ｗ、ゲートのソース・
ドレイン方向長さをｌとする。またチヤンネルの
不純物密度ＮDとすると、ＮDW2＜2.0×1015cm-3
（Ｗはμｍ単位）、ｌ／w20.7の条件に入るよう
に、寸法、不純物密度が選定されている。
これまで、おもにSiを用いた場合について述べ
た。GaAsを用いると、注入された少数キヤリア
の再結合時間が短く、ドライバSIT遮断時の速度
がきわめて速くなり、高速動作に適している。電
子の移動度が大きいことは、同一寸法でSiにくら
べてより多くの電流を流すことができてやはり高
速化を助長する。GaAsを用いた場合には、P-基
板11ではなく半絶縁性基板の上に各領域が構成さ
れる場合が多い。分離領域１９や絶縁層２０は前
述した絶縁物でもよいし、GaOxNyなどの絶縁物
でもよい。あるいは、分離領域１９は、GaAsを
プロトン照射して絶縁物化してもよい。シヨツト
キ金属には、Pt、Au、Be、Ag、Al、Ｗ、Ti等あ
るいはその他の金属を用いればよい。
た。GaAsを用いると、注入された少数キヤリア
の再結合時間が短く、ドライバSIT遮断時の速度
がきわめて速くなり、高速動作に適している。電
子の移動度が大きいことは、同一寸法でSiにくら
べてより多くの電流を流すことができてやはり高
速化を助長する。GaAsを用いた場合には、P-基
板11ではなく半絶縁性基板の上に各領域が構成さ
れる場合が多い。分離領域１９や絶縁層２０は前
述した絶縁物でもよいし、GaOxNyなどの絶縁物
でもよい。あるいは、分離領域１９は、GaAsを
プロトン照射して絶縁物化してもよい。シヨツト
キ金属には、Pt、Au、Be、Ag、Al、Ｗ、Ti等あ
るいはその他の金属を用いればよい。
本発明の半導体集積回路が、第１図の構造に限
らないことはもちろんである。導電型をまつたく
反転したものでもよいことはいうまでもない。た
だし、GaAsやInP等では、ホールの移動度が小
さいことから、ＰチヤンネルSITをドライバとし
たときは、あまり速度的には期待できないことに
なる。分離領域１９はもつと深くてもよい。シヨ
ツトキ電極の設け方も適宜、全体のレイアウトの
中で設け易いところに作つていけばよい。いずれ
にしても、正立型SITをドライバトランジスタと
した構造で、ドライバSITのゲートとソース間に
実効的にインジエクタ電流のバイパス用のシヨツ
トキダイオードが挿入するようになされていれば
よいわけである。インジエクタは、FETでもま
たMOSFETでもよい。
らないことはもちろんである。導電型をまつたく
反転したものでもよいことはいうまでもない。た
だし、GaAsやInP等では、ホールの移動度が小
さいことから、ＰチヤンネルSITをドライバとし
たときは、あまり速度的には期待できないことに
なる。分離領域１９はもつと深くてもよい。シヨ
ツトキ電極の設け方も適宜、全体のレイアウトの
中で設け易いところに作つていけばよい。いずれ
にしても、正立型SITをドライバトランジスタと
した構造で、ドライバSITのゲートとソース間に
実効的にインジエクタ電流のバイパス用のシヨツ
トキダイオードが挿入するようになされていれば
よいわけである。インジエクタは、FETでもま
たMOSFETでもよい。
本発明の半導体基積回路を用いればワイヤドロ
ジツクにより所望のすべての論理ゲートが実現さ
れる。
ジツクにより所望のすべての論理ゲートが実現さ
れる。
本発明の半導体集積回路は、従来公知の結晶技
術、結晶成長技術、酸化、拡散、イオン注入技
術、エツチング技術、フオトリソグラフイ技術、
微細加工技術、CVD技術、（配線技術）等により
容易に製造できる。
術、結晶成長技術、酸化、拡散、イオン注入技
術、エツチング技術、フオトリソグラフイ技術、
微細加工技術、CVD技術、（配線技術）等により
容易に製造できる。
本発明の正立型SITをドライバトランジスタと
なし、このSITのゲートとソース間にシヨツトキ
ダイオードが挿入するべくなされた半導体集積回
路は、不要なゲートからの少数キヤリア注入が抑
止され、正立型SITの高gm、高電流利得、良好
な周波数特性が生かされて、きわめて高速度の動
作が行え、集積度も高くその工業的価値は高い。
なし、このSITのゲートとソース間にシヨツトキ
ダイオードが挿入するべくなされた半導体集積回
路は、不要なゲートからの少数キヤリア注入が抑
止され、正立型SITの高gm、高電流利得、良好
な周波数特性が生かされて、きわめて高速度の動
作が行え、集積度も高くその工業的価値は高い。
第１図は本発明のSIT集積回路ユニツトでａは
平面図、ｂはAA′線に沿う断面図、ｃはBB′線に
沿う断面図、ｄは等価回路、第２図及び第３図は
本発明のSIT集積回路の他の実施例の等価回路で
ある。
平面図、ｂはAA′線に沿う断面図、ｃはBB′線に
沿う断面図、ｄは等価回路、第２図及び第３図は
本発明のSIT集積回路の他の実施例の等価回路で
ある。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板上の少なく共一部に形成された第
１導電型高不純物密度の第１の半導体領域と、前
記第１の半導体領域の上部に形成された第１導電
型低不純物密度の第２の半導体領域と、前記第２
の半導体領域の上部の一部に形成された第１導電
型高不純物密度の第３および第４の半導体領域
と、前記第２の半導体領域の上部で、少なく共一
部を前記第３および第４の半導体領域との中間部
に位置し、かつ前記第４の半導体領域の周辺を囲
うように形成された第２導電型高不純物密度の第
５の半導体領域と、前記第２の半導体領域の上部
の一部で、前記第３の半導体領域に関し、前記第
５の半導体領域と対向する位置に形成された第２
導電型高不純物密度の第６の半導体領域と、前記
第６の半導体領域の上部に形成された第１のオー
ミツク接触電極と、前記第５の半導体領域の上部
に形成された第２のオーミツク接触電極と、前記
第４の半導体領域の上部に形成された第３のオー
ミツク接触電極と、前記第３の半導体領域の上部
に形成された第１のシヨツトキー接触電極と、前
記第２の半導体領域の上部に形成された第２およ
び第３のシヨツトキー接触電極と前記第１のシヨ
ツトキー接触電極と、前記第２のオーミツク接触
電極とを電気的に接続する第１の配線層と前記第
１のシヨツトキー電極と前記第３のオーミツク電
極とを電気的に接続する第２の配線層とで構成
し、前記第１のオーミツク接触電極と、前記第２
の配線層との間に電源電圧を印加し、前記第２の
オーミツク電極に入力信号を印加し、前記第２の
シヨツトキー電極より出力信号を取り出すことを
特徴とする半導体集積回路。 ２ 前記第３のシヨツトキー接触電極と前記第２
のオーミツク接触電極とを電気的に接続したこと
を特徴とする前記特許請求の範囲第１項記載の半
導体集積回路。 ３ 半導体基板上の少なく共一部に形成された第
１導電型高不純物密度の第１の半導体領域と、前
記第１の半導体領域の上部に形成された第１導電
型低不純物密度の第２の半導体領域と、前記第２
の半導体領域の上部の一部に形成された第１導電
型高不純物密度の第３および第４の半導体領域
と、前記第２の半導体領域の上部で、少なく共一
部を前記第３および第４の半導体領域との中間部
に位置し、かつ前記第４の半導体領域の周辺を囲
うように形成された第２導電型高不純物密度の第
５の半導体領域と、前記第２の半導体領域の上部
の一部で、前記第３の半導体領域に関し、前記第
５の半導体領域と対向する位置に形成された第２
導電型高不純物密度の第６の半導体領域と、前記
第６の半導体領域の上部に形成された第１のオー
ミツク接触電極と、前記第５の半導体領域の上部
に形成された第２のオーミツク接触電極と、前記
第４の半導体領域の上部に形成された第３のオー
ミツク接触電極と、前記第２の半導体領域の上部
に形成された第４のオーミツク接触電極と、前記
第３の半導体領域の上部に形成された第１のシヨ
ツトキー接触電極と、前記第２の半導体領域の上
部に形成された第２のシヨツトキー接触電極と、
前記第１のシヨツトキー接触電極と、前記第２の
オーミツク接触電極とを電気的に接続する第１の
配線層と、前記第１のシヨツトキー電極と前記第
３のオーミツク電極とを電気的に接続する第２の
配線層と、前記第２のシヨツトキー接触電極と前
記第２のオーミツク接触電極とを電気的に接続す
る第３の配線層とで構成し、前記第１のオーミツ
ク接触電極と、前記第２の配線層との間に電源電
圧を印加し、前記第２のオーミツク電極に入力信
号を印加し、前記第４のオーミツク接触電極より
出力信号を取り出すことを特徴とする半導体集積
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1352879A JPS55105360A (en) | 1979-02-08 | 1979-02-08 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1352879A JPS55105360A (en) | 1979-02-08 | 1979-02-08 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55105360A JPS55105360A (en) | 1980-08-12 |
| JPS6232624B2 true JPS6232624B2 (ja) | 1987-07-15 |
Family
ID=11835648
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1352879A Granted JPS55105360A (en) | 1979-02-08 | 1979-02-08 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS55105360A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279021U (ja) * | 1988-12-05 | 1990-06-18 | ||
| JPH0794993A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | ノイズ吸収装置 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4719472B2 (ja) * | 2005-01-06 | 2011-07-06 | 株式会社日立製作所 | シリコンカーバイド静電誘導トランジスタ |
-
1979
- 1979-02-08 JP JP1352879A patent/JPS55105360A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0279021U (ja) * | 1988-12-05 | 1990-06-18 | ||
| JPH0794993A (ja) * | 1993-09-25 | 1995-04-07 | Nec Corp | ノイズ吸収装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55105360A (en) | 1980-08-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4076556A (en) | Method for fabrication of improved bipolar injection logic circuit | |
| US6268628B1 (en) | Depletion type MOS semiconductor device and MOS power IC | |
| JPS5918870B2 (ja) | 半導体集積回路 | |
| KR930004815B1 (ko) | 래치 엎을 방지한 Bi-CMOS 반도체 장치 | |
| US4317127A (en) | Static induction transistor and integrated circuit utilizing same | |
| US4259681A (en) | Integrated circuit | |
| JPS6410102B2 (ja) | ||
| JPH0147024B2 (ja) | ||
| JPH0714845A (ja) | Ｉｉｉ−ｖ族材料系のハイブリッドバイポーラ・電界効果電力トランジスタ | |
| US5981983A (en) | High voltage semiconductor device | |
| JPH0560263B2 (ja) | ||
| JPS6232624B2 (ja) | ||
| US20240213343A1 (en) | Power Semiconductor Device and Method of Producing a Power Semiconductor Device | |
| US5293084A (en) | High speed logic circuit | |
| JPS6228586B2 (ja) | ||
| JPH0817234B2 (ja) | 半導体集積回路 | |
| JPS6028394B2 (ja) | 半導体集積回路 | |
| JPH0732120B2 (ja) | 半導体装置 | |
| US4340827A (en) | Semiconductor integrated circuit | |
| JPS6329836B2 (ja) | ||
| JP3951510B2 (ja) | 半導体装置 | |
| JPH0416443Y2 (ja) | ||
| JP2855536B2 (ja) | ターン・オフ・サイリスタ | |
| JPH05121746A (ja) | 絶縁ゲート形電界効果トランジスタ | |
| JPS6231503B2 (ja) |