JPH0379070A - 半導体装置 - Google Patents
半導体装置Info
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- JPH0379070A JPH0379070A JP21651889A JP21651889A JPH0379070A JP H0379070 A JPH0379070 A JP H0379070A JP 21651889 A JP21651889 A JP 21651889A JP 21651889 A JP21651889 A JP 21651889A JP H0379070 A JPH0379070 A JP H0379070A
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Landscapes
- Semiconductor Integrated Circuits (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に多結晶シリコンを高抵
抗として用いた半導体装置の改良に関する。
抗として用いた半導体装置の改良に関する。
従来の技術としてはリンをドープした多結晶シリコンあ
るいはリンをドープした多結晶シリコン上に高融点金属
膜を形成した配線層上にフンタクト孔を開孔して高抵抗
層の多結晶シリコン膜を形成していた。
るいはリンをドープした多結晶シリコン上に高融点金属
膜を形成した配線層上にフンタクト孔を開孔して高抵抗
層の多結晶シリコン膜を形成していた。
上述した従来技術では、不純物をドープしない高抵抗の
多結晶シリコンが直接下層の配線と接続されている為後
で行なわれる高温の熱処理により下層の配線から不純物
のリンが拡散してくる。これにより実行的な高抵抗層の
長さが短かくなり、設計値どおりの高抵抗が得られなく
なる。又このリンが拡散する長さを考慮した設計を行な
うと高集積化できないという欠点がある。
多結晶シリコンが直接下層の配線と接続されている為後
で行なわれる高温の熱処理により下層の配線から不純物
のリンが拡散してくる。これにより実行的な高抵抗層の
長さが短かくなり、設計値どおりの高抵抗が得られなく
なる。又このリンが拡散する長さを考慮した設計を行な
うと高集積化できないという欠点がある。
本発明の半導体装置は、高抵抗となる多結晶シリコン層
を絶縁膜上に形成し、高抵抗多結晶シリコン暦と絶縁膜
の下に形成した不純物ドープ多結晶シリコン層とのコン
タクト部に少なくとも高融点金属層を有している。
を絶縁膜上に形成し、高抵抗多結晶シリコン暦と絶縁膜
の下に形成した不純物ドープ多結晶シリコン層とのコン
タクト部に少なくとも高融点金属層を有している。
第１図に本発明の一実施例を示す。
Ｐ型Ｓｉ基板１に通常の方法でフィールド酸化膜２．ゲ
ート酸化膜３を形成し、ゲート電極としてリンをドープ
したＰｏ１ｙ−８ｉ４及びタングステンシリサイド５を
形成する。次にイオン注入方法によりＡｓ＋をドープし
Ｎ＋拡散層６を形成する。ここでＮ＋拡散とゲート電極
は埋込コンタクトで接続されている。第１の層間膜５ｉ
（ｈｌをＣＶＤ法で形成後、ゲート電極上にコンタクト
孔を開孔する。次にタングステンをスバ、り法で２００
０λ被着し、コンタクト部のみ残すようにパターンニン
グを行なう８ （第１図ａ）。次に高抵抗となる多結晶
シリコン９を２０００人形成。
ート酸化膜３を形成し、ゲート電極としてリンをドープ
したＰｏ１ｙ−８ｉ４及びタングステンシリサイド５を
形成する。次にイオン注入方法によりＡｓ＋をドープし
Ｎ＋拡散層６を形成する。ここでＮ＋拡散とゲート電極
は埋込コンタクトで接続されている。第１の層間膜５ｉ
（ｈｌをＣＶＤ法で形成後、ゲート電極上にコンタクト
孔を開孔する。次にタングステンをスバ、り法で２００
０λ被着し、コンタクト部のみ残すようにパターンニン
グを行なう８ （第１図ａ）。次に高抵抗となる多結晶
シリコン９を２０００人形成。
第２層間膜９を形成後コンタクト開孔径アルミ配線を形
成する。ここでは高融点金属としてＷを用いたがＭｏ、
Ｔｉ、Ｔａを用いてもよく、又、これらの膜もスパッタ
法により同様に被着できる。
成する。ここでは高融点金属としてＷを用いたがＭｏ、
Ｔｉ、Ｔａを用いてもよく、又、これらの膜もスパッタ
法により同様に被着できる。
第２図は本発明の実施例２の図面である。
実施例１と同様にフィールド酸化膜２２．ゲート酸化膜
２３形成後ゲート電極としてリンドープ多結晶シリコン
２４を形成する。Ｎ＋拡散層形成後第１層間５ｉＯ１成
長後多結晶シリコン２４上にコンタクトを開孔する。次
にＷＦ、ガスを用いたＣＶＤ法により選択的にＰｏ１ｙ
−８ｔ上のコンタクト部のみＷ２．を２０００人成長す
る（第２図ａ）。ＣＶＤ法でノンドープＰｏ１ｙ−３ｉ
を成長し、ポリシリ抵抗のパターンニングを行なう（第
２図ｂ）。第２層間膜９ ｉ Ｏ２２９を成長し、コン
タクト開孔径アルミ３０配線を形成する。ここでは、多
結晶シリコン上に選択的にＷを成長させたが、実施例の
１で示したＷＳｉｘ上にもこのＷの選択成長は可能であ
る。
２３形成後ゲート電極としてリンドープ多結晶シリコン
２４を形成する。Ｎ＋拡散層形成後第１層間５ｉＯ１成
長後多結晶シリコン２４上にコンタクトを開孔する。次
にＷＦ、ガスを用いたＣＶＤ法により選択的にＰｏ１ｙ
−８ｔ上のコンタクト部のみＷ２．を２０００人成長す
る（第２図ａ）。ＣＶＤ法でノンドープＰｏ１ｙ−３ｉ
を成長し、ポリシリ抵抗のパターンニングを行なう（第
２図ｂ）。第２層間膜９ ｉ Ｏ２２９を成長し、コン
タクト開孔径アルミ３０配線を形成する。ここでは、多
結晶シリコン上に選択的にＷを成長させたが、実施例の
１で示したＷＳｉｘ上にもこのＷの選択成長は可能であ
る。
以上説明したように本発明では高抵抗ポリシリと下層ポ
リシリ電極とのコンタクト部に高融点金属を形成するこ
とにより、下層Ｐｏ１ｙ−８ｉ中に含まれる不純物リン
の拡散を抑制することができる。下層の配線がシリサイ
ド／Ｐｏ１ｙ−８ｉ０２層構造であってもＰｏ１ｙ−８
ｔ中の不純物は熱処理により容易にシリサイド中に拡散
する。
リシリ電極とのコンタクト部に高融点金属を形成するこ
とにより、下層Ｐｏ１ｙ−８ｉ中に含まれる不純物リン
の拡散を抑制することができる。下層の配線がシリサイ
ド／Ｐｏ１ｙ−８ｉ０２層構造であってもＰｏ１ｙ−８
ｔ中の不純物は熱処理により容易にシリサイド中に拡散
する。
したがって、シリサイド／Ｐｏ１ｙ−ｓｉ溝構造あって
も、コンタクト部に高融点金属を形成することにより高
抵抗ポリシリへの不純物拡散を抑制できる。
も、コンタクト部に高融点金属を形成することにより高
抵抗ポリシリへの不純物拡散を抑制できる。
２９・・・・・・層間膜、３０・・・・・・アルミ。
Claims (1)
- 半導体基板上に負荷抵抗となる多結晶シリコン層を絶縁
膜上に形成し、かつ該多結晶シリコン層を絶縁膜下の不
純物ドープ多結晶シリコン層あるいは高融点金属硅化物
と多結晶シリコン層とのＺ層構造からなる配線層と絶縁
膜の開孔部を介して接続した半導体装置において少なく
とも前記開孔部に高融点金属層を形成することを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21651889A JPH0379070A (ja) | 1989-08-22 | 1989-08-22 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21651889A JPH0379070A (ja) | 1989-08-22 | 1989-08-22 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379070A true JPH0379070A (ja) | 1991-04-04 |
Family
ID=16689692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21651889A Pending JPH0379070A (ja) | 1989-08-22 | 1989-08-22 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379070A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447982B1 (ko) * | 1996-12-27 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| CN115621196A (zh) * | 2022-11-10 | 2023-01-17 | 华虹半导体(无锡)有限公司 | 一种提升多晶硅栅极高阻稳定性的方法 |
-
1989
- 1989-08-22 JP JP21651889A patent/JPH0379070A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100447982B1 (ko) * | 1996-12-27 | 2004-11-06 | 주식회사 하이닉스반도체 | 반도체소자의금속배선형성방법 |
| CN115621196A (zh) * | 2022-11-10 | 2023-01-17 | 华虹半导体(无锡)有限公司 | 一种提升多晶硅栅极高阻稳定性的方法 |
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