JP2904341B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、特に不純物をドープしたシリコン
膜を有する半導体装置およびその製造方法に関するもの
である。
その製造方法に関し、特に不純物をドープしたシリコン
膜を有する半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】半導体装置において、多結晶シリコン膜
に代表されるシリコン膜は、ゲート電極、配線、容量素
子の電極などの様々な用途に用いられている。シリコン
膜を用いた従来の半導体装置の製造方法について説明す
る。図３は、リンドープシリコン膜を用いた従来のＤＲ
ＡＭにおける容量素子の形成方法を示す工程順断面図で
ある。なお、リンドープのシリコン膜の堆積方法として
は、Ｄ．ＢＩＥＬＬＥ−ＤＡＳＰＥＴ，Ｌ．ＭＥＲＣＡ
ＤＥＲＥ，Ｍ．ＢＯＵＫＥＺＺＡＴＡ，Ｂ．ＰＩＥＲＡ
ＧＧＩ ＡＮＤ Ｂ．ＤＥ ＭＡＵＤＵＩＴ（Ｔｈｉｎ
Ｓｏｌｉｄ Ｆｉ１ｍｓ，１７５（１９８９），ｐｐ．
４３−４８）に記載された方法が知られている。
に代表されるシリコン膜は、ゲート電極、配線、容量素
子の電極などの様々な用途に用いられている。シリコン
膜を用いた従来の半導体装置の製造方法について説明す
る。図３は、リンドープシリコン膜を用いた従来のＤＲ
ＡＭにおける容量素子の形成方法を示す工程順断面図で
ある。なお、リンドープのシリコン膜の堆積方法として
は、Ｄ．ＢＩＥＬＬＥ−ＤＡＳＰＥＴ，Ｌ．ＭＥＲＣＡ
ＤＥＲＥ，Ｍ．ＢＯＵＫＥＺＺＡＴＡ，Ｂ．ＰＩＥＲＡ
ＧＧＩ ＡＮＤ Ｂ．ＤＥ ＭＡＵＤＵＩＴ（Ｔｈｉｎ
Ｓｏｌｉｄ Ｆｉ１ｍｓ，１７５（１９８９），ｐｐ．
４３−４８）に記載された方法が知られている。
【０００３】まず、ｐ型シリコン基板３０１の表面の素
子分離領域にフイールド酸化膜３０２を形成し、フィー
ルド酸化膜に覆われていないシリコン基板上にゲート酸
化膜３０３を形成する。ゲート酸化膜３０３上およびフ
ィールド酸化膜３０２上に、ワード線を兼ねるゲート電
極３０４を形成した後、イオン注入法等により、ソース
・ドレイン領域となるｎ型拡散層３０５・３０６を形成
する。
子分離領域にフイールド酸化膜３０２を形成し、フィー
ルド酸化膜に覆われていないシリコン基板上にゲート酸
化膜３０３を形成する。ゲート酸化膜３０３上およびフ
ィールド酸化膜３０２上に、ワード線を兼ねるゲート電
極３０４を形成した後、イオン注入法等により、ソース
・ドレイン領域となるｎ型拡散層３０５・３０６を形成
する。
【０００４】次に、ＣＶＤ（Chemical Vapor Depositio
n;化学気相成長）法により酸化シリコン系の絶縁膜から
なる層間絶縁膜３０７を堆積した後、ビット線３０８を
形成する。さらに、その上に層間絶縁膜３０７ａを堆積
した後、ｎ型拡散層３０５の表面を露出させるコンタク
トホールを開口する〔図３（ａ）〕。
n;化学気相成長）法により酸化シリコン系の絶縁膜から
なる層間絶縁膜３０７を堆積した後、ビット線３０８を
形成する。さらに、その上に層間絶縁膜３０７ａを堆積
した後、ｎ型拡散層３０５の表面を露出させるコンタク
トホールを開口する〔図３（ａ）〕。
【０００５】次に、例えばＰＨ3 、ＳｉＨ4 およびＮ2
の混合ガスを原料とするＬＰＣＶＤ（減圧化学気相成
長）法により、リンドープアモルファスシリコン膜３０
９を堆積する〔図３（ｂ）〕。その後、フォトレジスト
膜（図示せず）をマスクとしたドライエッチングを行っ
て、ストレージ・ノード電極３１０を形成する。次に、
熱処理を行ってアモルファスシリコン膜を多結晶化した
後、ストレージ・ノード電極３１０上に容量絶縁膜３１
１を形成し、さらに、セル・プレート電極３１２を形成
し、容量素子を含む半導体装置の製作が完了する〔図３
（ｃ）〕。
の混合ガスを原料とするＬＰＣＶＤ（減圧化学気相成
長）法により、リンドープアモルファスシリコン膜３０
９を堆積する〔図３（ｂ）〕。その後、フォトレジスト
膜（図示せず）をマスクとしたドライエッチングを行っ
て、ストレージ・ノード電極３１０を形成する。次に、
熱処理を行ってアモルファスシリコン膜を多結晶化した
後、ストレージ・ノード電極３１０上に容量絶縁膜３１
１を形成し、さらに、セル・プレート電極３１２を形成
し、容量素子を含む半導体装置の製作が完了する〔図３
（ｃ）〕。
【０００６】
【発明が解決しようとする課題】不純物をドープしたシ
リコン膜は、電極および配線として用いられるため、低
抵抗すなわち高不純物濃度に形成する必要がある。しか
し、例えばストレージ・ノード電極として用いられるシ
リコン膜の不純物濃度を高くした場合には、このシリコ
ン膜の多結晶化処理やその他の熱処理によって不純物が
基板側へ拡散することにより、ソース・ドレイン領域を
構成する拡散層の横方向の拡がりや接合深さが変化する
ことになり、トランジスタのしきい値等の特性値が設計
値からずれる原因となる。そこで、従来はストレージ・
ノード電極の不純物濃度を一定程度以下に抑えることに
よって上記の点に対処してきたが、その場合にも熱処理
によるシリコン膜からの外方拡散は起こり、それにより
シリコン膜の不純物濃度が不足して実動作時にストレー
ジ・ノード電極の下部が空乏化する現象が起こるように
なり、デバイスとしての正常な動作が阻害されるという
問題が生じる。
リコン膜は、電極および配線として用いられるため、低
抵抗すなわち高不純物濃度に形成する必要がある。しか
し、例えばストレージ・ノード電極として用いられるシ
リコン膜の不純物濃度を高くした場合には、このシリコ
ン膜の多結晶化処理やその他の熱処理によって不純物が
基板側へ拡散することにより、ソース・ドレイン領域を
構成する拡散層の横方向の拡がりや接合深さが変化する
ことになり、トランジスタのしきい値等の特性値が設計
値からずれる原因となる。そこで、従来はストレージ・
ノード電極の不純物濃度を一定程度以下に抑えることに
よって上記の点に対処してきたが、その場合にも熱処理
によるシリコン膜からの外方拡散は起こり、それにより
シリコン膜の不純物濃度が不足して実動作時にストレー
ジ・ノード電極の下部が空乏化する現象が起こるように
なり、デバイスとしての正常な動作が阻害されるという
問題が生じる。
【０００７】また、シリコン膜が直接結晶シリコンに接
していない場合、例えばシリコン膜がゲート電極として
用いられる場合にも、シリコン膜の高濃度の不純物がゲ
ート酸化膜へ染み出し、ゲート酸化膜が薄い場合にはチ
ャネルに到達してしきい値を変動させることになる。し
たがって、本発明の解決すべき課題は、シリコン膜から
の不純物の外方拡散を抑制しうるようにして、シリコン
膜により構成される電極や配線を低抵抗化できるように
するとともにトランジスタのしきい値等の素子特性に悪
影響を及ぼすことのないようにすることである。
していない場合、例えばシリコン膜がゲート電極として
用いられる場合にも、シリコン膜の高濃度の不純物がゲ
ート酸化膜へ染み出し、ゲート酸化膜が薄い場合にはチ
ャネルに到達してしきい値を変動させることになる。し
たがって、本発明の解決すべき課題は、シリコン膜から
の不純物の外方拡散を抑制しうるようにして、シリコン
膜により構成される電極や配線を低抵抗化できるように
するとともにトランジスタのしきい値等の素子特性に悪
影響を及ぼすことのないようにすることである。
【０００８】
【課題を解決するための手段】上述した本発明の課題
は、シリコン膜の下層部分を不純物拡散速度の遅い層に
よって構成することにより解決することができる。
は、シリコン膜の下層部分を不純物拡散速度の遅い層に
よって構成することにより解決することができる。
【０００９】
【発明の実施の形態】本発明による半導体装置は、不純
物がドープされたシリコン膜を有するものであって、前
記シリコン膜は下層が酸素（Ｏ）または窒素（Ｎ）がド
ープされることによって他の部分より不純物拡散速度が
遅くなされている。前記シリコン膜の不純物拡散速度の
遅い層に含まれる酸素または窒素の濃度は０．１〜１０
ｍｏｌ％に選定される。
物がドープされたシリコン膜を有するものであって、前
記シリコン膜は下層が酸素（Ｏ）または窒素（Ｎ）がド
ープされることによって他の部分より不純物拡散速度が
遅くなされている。前記シリコン膜の不純物拡散速度の
遅い層に含まれる酸素または窒素の濃度は０．１〜１０
ｍｏｌ％に選定される。
【００１０】また、本発明による半導体装置の製造方法
は、半導体基板上に導電性を付与する不純物をドープし
つつシリコン膜を堆積するに際し、成長の初期段階にお
いてのみ、反応ガスにＯ2 、Ｎ2 Ｏ、ＮＯ、ＣＯまたは
ＣＯ2 若しくはＮＨ3 を添加して、成膜するシリコン膜
の下層部分に酸素または窒素をドープすることを特徴と
している。
は、半導体基板上に導電性を付与する不純物をドープし
つつシリコン膜を堆積するに際し、成長の初期段階にお
いてのみ、反応ガスにＯ2 、Ｎ2 Ｏ、ＮＯ、ＣＯまたは
ＣＯ2 若しくはＮＨ3 を添加して、成膜するシリコン膜
の下層部分に酸素または窒素をドープすることを特徴と
している。
【００１１】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。 ［第１の実施例］第１の実施例として、本発明によるシ
リコン膜を、ストレージ・ノード電極に用いた場合につ
いて説明する。図１は、本発明の第１の実施例の半導体
装置の製造方法を説明するための工程順断面図である。
まず、ｐ型シリコン基板１０１上の表面の素子分離領域
にフイールド酸化膜１０２を形成し、フィールド酸化膜
１０２により覆われていないシリコン基板上にゲート酸
化膜１０３を形成する。多結晶シリコン膜の堆積とその
パターニングにより、ワード線を兼ねるゲート電極１０
４を形成した後、リンをイオン注入してソース・ドレイ
ン領域となるｎ型拡散層１０５・１０６を形成する。
て説明する。 ［第１の実施例］第１の実施例として、本発明によるシ
リコン膜を、ストレージ・ノード電極に用いた場合につ
いて説明する。図１は、本発明の第１の実施例の半導体
装置の製造方法を説明するための工程順断面図である。
まず、ｐ型シリコン基板１０１上の表面の素子分離領域
にフイールド酸化膜１０２を形成し、フィールド酸化膜
１０２により覆われていないシリコン基板上にゲート酸
化膜１０３を形成する。多結晶シリコン膜の堆積とその
パターニングにより、ワード線を兼ねるゲート電極１０
４を形成した後、リンをイオン注入してソース・ドレイ
ン領域となるｎ型拡散層１０５・１０６を形成する。
【００１２】次に、ＣＶＤ法により酸化シリコン系の絶
縁膜からなる層間絶縁膜１０７を堆積し、層間絶縁膜１
０７およびゲート酸化膜１０３を選択的に除去してｎ型
拡散層１０６の表面を露出させるコンタクトホールを開
孔した後、スパッタ法によりシリサイド膜を堆積しこれ
をパターニングしてビット線１０８を形成する。さら
に、ＣＶＤ法により層間絶縁膜１０７ａを堆積した後、
層間絶縁膜１０７ａ、１０７およびゲート酸化膜１０３
を選択的に除去してｎ型拡散層１０５の表面を露出させ
るコンタクトホールを開孔する〔図１（ａ）〕。
縁膜からなる層間絶縁膜１０７を堆積し、層間絶縁膜１
０７およびゲート酸化膜１０３を選択的に除去してｎ型
拡散層１０６の表面を露出させるコンタクトホールを開
孔した後、スパッタ法によりシリサイド膜を堆積しこれ
をパターニングしてビット線１０８を形成する。さら
に、ＣＶＤ法により層間絶縁膜１０７ａを堆積した後、
層間絶縁膜１０７ａ、１０７およびゲート酸化膜１０３
を選択的に除去してｎ型拡散層１０５の表面を露出させ
るコンタクトホールを開孔する〔図１（ａ）〕。
【００１３】次に、ＰＨ3 、ＳｉＨ4 、Ｎ2 およびＮ2
Ｏの混合ガスを原料とするＬＰＣＶＤ（減圧化学気相成
長）法により、リン濃度５×１０20／ｃｍ3 、酸素濃度
１ｍｏ１％のリン酸素ドープアモルファスシリコン膜１
０９を成長させる。このシリコン膜の膜厚が５０ｎｍの
厚さに達したらＮ2 Ｏの供給を中止し、引き続きシリコ
ンを堆積して膜厚６００ｎｍのリンドープアモルファス
シリコン膜１１０を形成する〔図１（ｂ）〕。次に、フ
ォトレジスト膜（図示せず）をマスクとしてドライエッ
チングを行って、ストレージ・ノード電極１１１を形成
する。次に、容量絶縁膜１１２を形成し、さらに多結晶
シリコンの堆積とそのパターニングによってセル・プレ
ート電極１１３を形成して、容量素子を含む本実施例の
半導体装置の製作工程が完了する〔図１（ｃ）〕。
Ｏの混合ガスを原料とするＬＰＣＶＤ（減圧化学気相成
長）法により、リン濃度５×１０20／ｃｍ3 、酸素濃度
１ｍｏ１％のリン酸素ドープアモルファスシリコン膜１
０９を成長させる。このシリコン膜の膜厚が５０ｎｍの
厚さに達したらＮ2 Ｏの供給を中止し、引き続きシリコ
ンを堆積して膜厚６００ｎｍのリンドープアモルファス
シリコン膜１１０を形成する〔図１（ｂ）〕。次に、フ
ォトレジスト膜（図示せず）をマスクとしてドライエッ
チングを行って、ストレージ・ノード電極１１１を形成
する。次に、容量絶縁膜１１２を形成し、さらに多結晶
シリコンの堆積とそのパターニングによってセル・プレ
ート電極１１３を形成して、容量素子を含む本実施例の
半導体装置の製作工程が完了する〔図１（ｃ）〕。
【００１４】リン酸素アモルファスシリコン膜１０９の
酸素濃度は０．１〜１０ｍｏｌ％程度が適切である。
０．１ｍｏｌ％以下では、不純物拡散抑制能力が不足し
また１０ｍｏ１％以上では抵抗値が大きくなりすぎるた
めである。また、アモルファスシリコン膜１０９の膜厚
は酸素濃度にも依存するが同様の理由で１０〜１５０ｎ
ｍ程度が適切である。アモルファスシリコン膜１０９と
１１０は上記のように、同一のＣＶＤ装置を用いて連続
して成膜することが望ましい。また、本実施例の場合の
ようにリンドープシリコン膜をストレージ・ノード電極
として用いる場合には、成膜時にリンをドープすること
が望ましい。成膜後にリンドープを行う場合には、酸素
ドープシリコン膜へのリンのドーピングが困難になり、
シリコン膜の酸素ドープ部分の抵抗値が高くなるからで
ある。
酸素濃度は０．１〜１０ｍｏｌ％程度が適切である。
０．１ｍｏｌ％以下では、不純物拡散抑制能力が不足し
また１０ｍｏ１％以上では抵抗値が大きくなりすぎるた
めである。また、アモルファスシリコン膜１０９の膜厚
は酸素濃度にも依存するが同様の理由で１０〜１５０ｎ
ｍ程度が適切である。アモルファスシリコン膜１０９と
１１０は上記のように、同一のＣＶＤ装置を用いて連続
して成膜することが望ましい。また、本実施例の場合の
ようにリンドープシリコン膜をストレージ・ノード電極
として用いる場合には、成膜時にリンをドープすること
が望ましい。成膜後にリンドープを行う場合には、酸素
ドープシリコン膜へのリンのドーピングが困難になり、
シリコン膜の酸素ドープ部分の抵抗値が高くなるからで
ある。
【００１５】［第２の実施例］次に、本発明の第２の実
施例について、図２に示す工程順の断面図を参照して説
明する。この第２の実施例では、本発明による不純物ド
ープシリコン膜をゲート電極に用いている。まず、ｐ型
シリコン基板２０１表面の素子分離領域にフィールド酸
化膜２０２を形成し、フィールド酸化膜２０２で覆われ
ていないシリコン基板上に熱酸化法により膜厚１５ｎｍ
のゲート酸化膜２０３を形成する〔図２（ａ）〕。
施例について、図２に示す工程順の断面図を参照して説
明する。この第２の実施例では、本発明による不純物ド
ープシリコン膜をゲート電極に用いている。まず、ｐ型
シリコン基板２０１表面の素子分離領域にフィールド酸
化膜２０２を形成し、フィールド酸化膜２０２で覆われ
ていないシリコン基板上に熱酸化法により膜厚１５ｎｍ
のゲート酸化膜２０３を形成する〔図２（ａ）〕。
【００１６】次に、ＰＨ3 、ＳｉＨ4 、Ｎ2 およびＮ2
Ｏの混合ガスを原料とするＬＰＣＶＤ法により、リン濃
度１×１０20／ｃｍ3 、酸素濃度３ｍｏｌ％のリン酸素
ドープ多結晶シリコン膜２０４を３０ｎｍの厚さに形成
した。その後、Ｎ2 Ｏの供給を停止し、ＰＨ3 の流量を
増加させて、成長を続けてリン濃度５×１０20／ｃｍ 3
のリンドープ多結晶シリコン膜２０５を５００ｎｍの厚
さに形成した〔図２（ｂ）〕。
Ｏの混合ガスを原料とするＬＰＣＶＤ法により、リン濃
度１×１０20／ｃｍ3 、酸素濃度３ｍｏｌ％のリン酸素
ドープ多結晶シリコン膜２０４を３０ｎｍの厚さに形成
した。その後、Ｎ2 Ｏの供給を停止し、ＰＨ3 の流量を
増加させて、成長を続けてリン濃度５×１０20／ｃｍ 3
のリンドープ多結晶シリコン膜２０５を５００ｎｍの厚
さに形成した〔図２（ｂ）〕。
【００１７】次に、スパッタ法により、タングステンシ
リサイド（ＷＳｉ）膜２０９を堆積し、その後、フォト
リソグラフィ法およびドライエッチング法を適用して、
ワード線を兼ねるゲート電極２０６を形成する。次に、
イオン注入によリソース・ドレイン領域となるｎ型拡散
層２０７、２０８を形成する〔図２（ｃ）〕。本実施例
では、ゲート電極の下層に拡散係数の低い酸素ドープ多
結晶シリコン膜が形成されているため、その後の工程に
おいて熱処理が加えられることがあっても、不純物のゲ
ート酸化膜中への拡散は抑制されトランジスタのしきい
値電圧の変動は抑止される。また、例えばこのトランジ
スタが完全ＣＭＯＳ型ＳＲＡＭの駆動トランジスタとし
て用いられる場合のように、ゲート電極の延長部がシリ
コン基板と直接接触する場合であっても、ゲート電極を
構成する多結晶シリコン膜からの基板への不純物拡散が
抑制されるため、ゲート電極の基板との接触部が高抵抗
化することはなく、またしきい値等のトランジスタ特性
を変動させることはない。
リサイド（ＷＳｉ）膜２０９を堆積し、その後、フォト
リソグラフィ法およびドライエッチング法を適用して、
ワード線を兼ねるゲート電極２０６を形成する。次に、
イオン注入によリソース・ドレイン領域となるｎ型拡散
層２０７、２０８を形成する〔図２（ｃ）〕。本実施例
では、ゲート電極の下層に拡散係数の低い酸素ドープ多
結晶シリコン膜が形成されているため、その後の工程に
おいて熱処理が加えられることがあっても、不純物のゲ
ート酸化膜中への拡散は抑制されトランジスタのしきい
値電圧の変動は抑止される。また、例えばこのトランジ
スタが完全ＣＭＯＳ型ＳＲＡＭの駆動トランジスタとし
て用いられる場合のように、ゲート電極の延長部がシリ
コン基板と直接接触する場合であっても、ゲート電極を
構成する多結晶シリコン膜からの基板への不純物拡散が
抑制されるため、ゲート電極の基板との接触部が高抵抗
化することはなく、またしきい値等のトランジスタ特性
を変動させることはない。
【００１８】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、拡散速度を下げるためのドー
パントは酸素に代え窒素を用いることができる。また、
拡散速度の遅いシリコン膜を成膜するために反応ガスに
添加するガスとしては、Ｎ2 Ｏに代えＯ2 、ＮＯ、ＣＯ
またはＣＯ2 を用いることができる。また、窒素を添加
することによって拡散速度の遅いシリコン膜を形成する
場合には、Ｎ2 Ｏ等に代えＮＨ3 を反応ガス中に混合す
るようにすればよい。
本発明はこれら実施例に限定されるものではなく、特許
請求の範囲に記載された範囲内において適宜の変更が可
能なものである。例えば、拡散速度を下げるためのドー
パントは酸素に代え窒素を用いることができる。また、
拡散速度の遅いシリコン膜を成膜するために反応ガスに
添加するガスとしては、Ｎ2 Ｏに代えＯ2 、ＮＯ、ＣＯ
またはＣＯ2 を用いることができる。また、窒素を添加
することによって拡散速度の遅いシリコン膜を形成する
場合には、Ｎ2 Ｏ等に代えＮＨ3 を反応ガス中に混合す
るようにすればよい。
【００１９】
【発明の効果】以上説明したように、本発明の半導体装
置は、シリコン膜の下層部分を拡散係数の低い層とした
ものであるので、シリコン膜中の不純物のシリコン基板
への拡散を抑制することができる。したがって、本発明
によれば、シリコン膜中の不純物濃度を高くしてシリコ
ン膜によって構成される電極や配線の低抵抗化を実現す
ることができるとともに、拡散層の不所望の横方向への
広がりや接合深さが深まることを抑制することができる
ため、トランジスタ等の素子の特性が設計値からずれる
のを防止することができる。
置は、シリコン膜の下層部分を拡散係数の低い層とした
ものであるので、シリコン膜中の不純物のシリコン基板
への拡散を抑制することができる。したがって、本発明
によれば、シリコン膜中の不純物濃度を高くしてシリコ
ン膜によって構成される電極や配線の低抵抗化を実現す
ることができるとともに、拡散層の不所望の横方向への
広がりや接合深さが深まることを抑制することができる
ため、トランジスタ等の素子の特性が設計値からずれる
のを防止することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例の製造方法を説明するた
めの工程順の断面図。
めの工程順の断面図。
【図２】本発明の第２の実施例の製造方法を説明するた
めの工程順の断面図。
めの工程順の断面図。
【図３】従来の半導体装置の製造方法を説明するための
工程順の断面図。
工程順の断面図。
１０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ フィールド酸化膜 １０３、２０３、３０３ ゲート酸化膜 １０４、２０６、３０４ ゲート電極 １０５、１０６、２０７、２０８、３０５、３０６ ｎ
型拡散層 １０７、１０７ａ、３０７、３０７ａ 層間絶縁膜 １０８、３０８ ビット線 １０９ リン酸素ドープアモルファスシリコン膜 １１０、３０９ リンドープアモルファスシリコン膜 １１１、３１０ ストレージ・ノード電極 １１２、３１１ 容量絶縁膜 １１３、３１２ セル・プレート電極 ２０４ リン酸素ドープ多結晶シリコン膜 ２０５ リンドープ多結晶シリコン膜 ２０９ タングステンシリサイド膜
型拡散層 １０７、１０７ａ、３０７、３０７ａ 層間絶縁膜 １０８、３０８ ビット線 １０９ リン酸素ドープアモルファスシリコン膜 １１０、３０９ リンドープアモルファスシリコン膜 １１１、３１０ ストレージ・ノード電極 １１２、３１１ 容量絶縁膜 １１３、３１２ セル・プレート電極 ２０４ リン酸素ドープ多結晶シリコン膜 ２０５ リンドープ多結晶シリコン膜 ２０９ タングステンシリサイド膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/10 ６８１Ａ (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/28 - 21/288 H01L 21/3205 H01L 21/3213 H01L 21/336 H01L 21/44 - 31/445 H01L 21/768 H01L 29/40 - 29/51 H01L 29/78
Claims (3)
- 【請求項１】 導電性を付与する不純物がドープされた
シリコン膜が、下層が他の部分より不純物拡散速度が遅
い多層構造になされている半導体装置において、前記シ
リコン膜の不純物拡散速度の遅い層には、酸素（Ｏ）ま
たは窒素（Ｎ）が０．１〜１０ｍｏｌ％の濃度でドープ
されていることを特徴とする半導体装置。 - 【請求項２】 前記シリコン膜の上には、金属シリサイ
ド膜が形成されていることを特徴とする請求項１記載の
半導体装置。 - 【請求項３】 （１）半導体基板の表面領域内に不純物
を導入して拡散層を形成する工程と、 （２）前記拡散層上を覆う層間絶縁膜を形成し該層間絶
縁膜を選択的にエッチング除去して前記拡散層の表面を
部分的に露出させるコンタクトホールを形成する工程
と、 （３）シリコンを含む材料ガスおよび導電性を付与
する不純物を含む材料ガスを含む成長ガスに、Ｏ2 、
Ｎ2 Ｏ、ＮＯ、ＣＯまたはＣＯ2 若しくはＮＨ3 からな
る拡散速度抑制不純物材料ガス、を添加して、導電性を
付与する不純物および酸素または窒素がドープされた下
層シリコン膜を成膜する工程と、 （４）前記のガスの供給のみを停止し、前記および
のガスを含む前記成長ガスのみを引き続き供給して、
導電性を付与する不純物がドープされた上層シリコン膜
を成膜する工程と、 （５）上層および下層シリコン膜をパターニングして容
量下部電極を形成する工程と、 を含むことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048538A JP2904341B2 (ja) | 1996-03-06 | 1996-03-06 | 半導体装置およびその製造方法 |
| EP97103661A EP0794563A3 (en) | 1996-03-06 | 1997-03-05 | Semiconductor device having oxygen-doped silicon layer so as to restrict diffusion from heavily doped silicon layer and process of fabrication thereof |
| KR1019970007429A KR100265677B1 (ko) | 1996-03-06 | 1997-03-06 | 반도체 장치 및 그의 제조 공정 |
| US08/812,247 US5952721A (en) | 1996-03-06 | 1997-03-06 | Semiconductor device having oxygen-doped silicon layer so as to restrict diffusion from heavily doped silicon layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8048538A JP2904341B2 (ja) | 1996-03-06 | 1996-03-06 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09246205A JPH09246205A (ja) | 1997-09-19 |
| JP2904341B2 true JP2904341B2 (ja) | 1999-06-14 |
Family
ID=12806154
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8048538A Expired - Fee Related JP2904341B2 (ja) | 1996-03-06 | 1996-03-06 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5952721A (ja) |
| EP (1) | EP0794563A3 (ja) |
| JP (1) | JP2904341B2 (ja) |
| KR (1) | KR100265677B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3466102B2 (ja) | 1999-03-12 | 2003-11-10 | 沖電気工業株式会社 | 半導体装置及び半導体装置の製造方法 |
| US7923840B2 (en) * | 2007-01-10 | 2011-04-12 | International Business Machines Corporation | Electrically conductive path forming below barrier oxide layer and integrated circuit |
| JP6340338B2 (ja) * | 2015-03-30 | 2018-06-06 | 東京エレクトロン株式会社 | 薄膜の形成方法 |
Family Cites Families (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50110582A (ja) * | 1974-02-07 | 1975-08-30 | ||
| JPS51128268A (en) * | 1975-04-30 | 1976-11-09 | Sony Corp | Semiconductor unit |
| JPS5916346A (ja) * | 1982-07-19 | 1984-01-27 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US4755865A (en) * | 1986-01-21 | 1988-07-05 | Motorola Inc. | Means for stabilizing polycrystalline semiconductor layers |
| US4897368A (en) * | 1987-05-21 | 1990-01-30 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a polycidegate employing nitrogen/oxygen implantation |
| US4914046A (en) * | 1989-02-03 | 1990-04-03 | Motorola, Inc. | Polycrystalline silicon device electrode and method |
| KR920008886B1 (ko) * | 1989-05-10 | 1992-10-10 | 삼성전자 주식회사 | 디램셀 및 그 제조방법 |
| JPH0388370A (ja) * | 1989-08-31 | 1991-04-12 | Toshiba Corp | 半導体記憶装置の製造方法 |
| US5272357A (en) * | 1989-11-30 | 1993-12-21 | Canon Kabushiki Kaisha | Semiconductor device and electronic device by use of the semiconductor |
| JPH04142079A (ja) * | 1990-10-02 | 1992-05-15 | Nippon Telegr & Teleph Corp <Ntt> | 半導体装置およびその製造方法 |
| JPH0449654A (ja) * | 1990-06-19 | 1992-02-19 | Nec Corp | 半導体メモリ |
| KR920020763A (ko) * | 1991-04-19 | 1992-11-21 | 김광호 | 반도체장치 및 그 제조방법 |
| US5343062A (en) * | 1992-05-29 | 1994-08-30 | Nippon Steel Corporation | Semiconductor memory having a memory cell including a capacitor with a two-layer lower electrode |
| JPH0766409A (ja) * | 1993-08-23 | 1995-03-10 | Sony Corp | 半導体装置及びその製造方法 |
| JPH07297400A (ja) * | 1994-03-01 | 1995-11-10 | Hitachi Ltd | 半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置 |
| US5650344A (en) * | 1995-07-17 | 1997-07-22 | Harris Corporation | Method of making non-uniformly nitrided gate oxide |
-
1996
- 1996-03-06 JP JP8048538A patent/JP2904341B2/ja not_active Expired - Fee Related
-
1997
- 1997-03-05 EP EP97103661A patent/EP0794563A3/en not_active Withdrawn
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Also Published As
| Publication number | Publication date |
|---|---|
| JPH09246205A (ja) | 1997-09-19 |
| US5952721A (en) | 1999-09-14 |
| EP0794563A3 (en) | 1997-09-17 |
| EP0794563A2 (en) | 1997-09-10 |
| KR970067778A (ko) | 1997-10-13 |
| KR100265677B1 (ko) | 2000-09-15 |
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