JPH0379080A - 高耐圧ｍｏｓトランジスタ - Google Patents
高耐圧ｍｏｓトランジスタInfo
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- JPH0379080A JPH0379080A JP1214981A JP21498189A JPH0379080A JP H0379080 A JPH0379080 A JP H0379080A JP 1214981 A JP1214981 A JP 1214981A JP 21498189 A JP21498189 A JP 21498189A JP H0379080 A JPH0379080 A JP H0379080A
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- 230000015556 catabolic process Effects 0.000 title abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 11
- 229920005591 polysilicon Polymers 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims description 5
- 150000002500 ions Chemical class 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 4
- 239000012535 impurity Substances 0.000 abstract description 4
- 238000005530 etching Methods 0.000 abstract description 2
- 230000003647 oxidation Effects 0.000 abstract description 2
- 238000007254 oxidation reaction Methods 0.000 abstract description 2
- 229910052681 coesite Inorganic materials 0.000 abstract 1
- 229910052906 cristobalite Inorganic materials 0.000 abstract 1
- 239000000377 silicon dioxide Substances 0.000 abstract 1
- 235000012239 silicon dioxide Nutrition 0.000 abstract 1
- 229910052682 stishovite Inorganic materials 0.000 abstract 1
- 229910052905 tridymite Inorganic materials 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 3
- 239000000758 substrate Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、オフセット層により電界集中を緩和する構造
の高耐圧ＭＯ８）ランジスタに関する。
の高耐圧ＭＯ８）ランジスタに関する。
ＭＯＳトランジスタの高耐圧化には、ドレイン側ゲート
酸化膜への電界集中を緩和することが重要なポイントで
ある。
酸化膜への電界集中を緩和することが重要なポイントで
ある。
第３図は従来のこの種の高耐圧ＭＯ８）ランジスタの一
例の構造を示す。
例の構造を示す。
図において１はＮ型基板、２はＮ＋チャネルストツノや
、３はＬＯＣＯＳ酸化膜、４はゲート酸化膜、５はポリ
シリコンｆ−）電極、６はＰ＋ソース層、７はＰ＋ドレ
イン層、８はＰオフセット層、９はＣＶＤシリコン酸化
膜、１０はＡｔソース電極、１１１／’ｂｔドレイン電
極である。
、３はＬＯＣＯＳ酸化膜、４はゲート酸化膜、５はポリ
シリコンｆ−）電極、６はＰ＋ソース層、７はＰ＋ドレ
イン層、８はＰオフセット層、９はＣＶＤシリコン酸化
膜、１０はＡｔソース電極、１１１／’ｂｔドレイン電
極である。
図はＰチャネルＭＯ８）ランジスタの例を示す。
従来の高耐圧ＭＯ８） ？ンジスタは、ＬＯＣＯＳ酸化
膜３により他の素子と分離し、ポリシリコンダート電極
５下のチャネル層とＰ＋ドレイン層の間にイオン注入に
より数μの間隔のＰオフセ、ト層８を設け、ドレイン側
のダート酸化膜４の電界集中を緩和する構造が採られて
きた。
膜３により他の素子と分離し、ポリシリコンダート電極
５下のチャネル層とＰ＋ドレイン層の間にイオン注入に
より数μの間隔のＰオフセ、ト層８を設け、ドレイン側
のダート酸化膜４の電界集中を緩和する構造が採られて
きた。
図にはドレイン側にのみオフセット層を設けた例を示し
たが、ソース層６とドレイン層７の対称性からソース側
にもオフセット層を設けることがある。
たが、ソース層６とドレイン層７の対称性からソース側
にもオフセット層を設けることがある。
従来の上記のような構造のＭＯＳ ）ランジスタでは、
１００Ｖ以上の高耐圧化か難しく、その実現、には、さ
らに、ダート酸化膜を厚くするなどの手段を採らねばな
らなかった。
１００Ｖ以上の高耐圧化か難しく、その実現、には、さ
らに、ダート酸化膜を厚くするなどの手段を採らねばな
らなかった。
実際のＬＳＩでは、出力ＭＯＳ ）ランジスタで高耐圧
性が要求され、内部ＬＯＧＩＣＭＯＳ トランジスタで
高速性が要求されるものが多いが、出力ＭＯ８）ランジ
ス２８５０Ｇ工ＣＭＯＳトランジスタでダート酸化膜の
厚さを変えるという面倒な手段が採られてきた。
性が要求され、内部ＬＯＧＩＣＭＯＳ トランジスタで
高速性が要求されるものが多いが、出力ＭＯ８）ランジ
ス２８５０Ｇ工ＣＭＯＳトランジスタでダート酸化膜の
厚さを変えるという面倒な手段が採られてきた。
本発明は上記の事情に鑑みてなされたもので、ゲート酸
化膜を特別に厚くすることなく（例えば、内部ＬＯＧＩ
ＣＭＯＳ トランジスタと同程度の４００Ｘ〜５００Ｘ
で）、１００ｖ以上の高耐圧ノＭｏｓトランゾスタを提
供することを目的とする。
化膜を特別に厚くすることなく（例えば、内部ＬＯＧＩ
ＣＭＯＳ トランジスタと同程度の４００Ｘ〜５００Ｘ
で）、１００ｖ以上の高耐圧ノＭｏｓトランゾスタを提
供することを目的とする。
本発明の高耐圧ＭＯ８）ランジスタに、チャネル領域と
ドレイン領域の間に素子分離ＬＯＣｏＳ酸化膜と同時に
ＬＯＣＯＳＩＩＩ化膜を形成し、該ＬＯＣＯＳ酸化膜形
成前に該領域へイオン注入することと、該ＬＯＣＯＳ酸
化膜とポリシリコンゲート電極をマスクとしてイオン注
入することで、チャネル領域とドレイン領域の間にオフ
セット層を形成したものである。
ドレイン領域の間に素子分離ＬＯＣｏＳ酸化膜と同時に
ＬＯＣＯＳＩＩＩ化膜を形成し、該ＬＯＣＯＳ酸化膜形
成前に該領域へイオン注入することと、該ＬＯＣＯＳ酸
化膜とポリシリコンゲート電極をマスクとしてイオン注
入することで、チャネル領域とドレイン領域の間にオフ
セット層を形成したものである。
第１図は本発明の一実施例を示す。
図において、１ 、２ ｔ ３ 、４ 、５ 、６ 、
７ 、９１０．１１は第３図の同一符号と同一または相
当する部分を示し、１３はチャネル領域とドレイン領域
の間に形成されたＬＯＣＯＳ酸化膜、１８はＬＯＣＯＳ
酸化膜１３を迂回するオフセット層である。
７ 、９１０．１１は第３図の同一符号と同一または相
当する部分を示し、１３はチャネル領域とドレイン領域
の間に形成されたＬＯＣＯＳ酸化膜、１８はＬＯＣＯＳ
酸化膜１３を迂回するオフセット層である。
ＬＯＣＯＳ酸化膜１３の存在により、従来の構造のもの
に比べ、ドレイン・ダート間の耐圧性が上がシ、１００
ｖ以上の高耐圧のものが得られる。
に比べ、ドレイン・ダート間の耐圧性が上がシ、１００
ｖ以上の高耐圧のものが得られる。
以下、第２図により上記構造のＭＯＳトランジスタの製
造方法を簡単に説明する。
造方法を簡単に説明する。
Ｐチャネル型の例で、Ｎ型基板１表面に５ｉ０２膜を、
該５ｉ０２膜上にＳｉ３Ｎ４膜を形成し、該５ｉ５Ｎ４
膜の素子分離ＬＯＧｏＳ酸化膜領域とチャネル領域とド
レイン領域間に形成するＬＯＣＯＳ酸化膜領域の部分を
エツチング除去し、チャネルスト、ハを形成するための
イオン注入と、チャネル領域とドレイン領域間の５ｋ３
Ｎｂ 注入を行う〔図（、） ） 。
該５ｉ０２膜上にＳｉ３Ｎ４膜を形成し、該５ｉ５Ｎ４
膜の素子分離ＬＯＧｏＳ酸化膜領域とチャネル領域とド
レイン領域間に形成するＬＯＣＯＳ酸化膜領域の部分を
エツチング除去し、チャネルスト、ハを形成するための
イオン注入と、チャネル領域とドレイン領域間の５ｋ３
Ｎｂ 注入を行う〔図（、） ） 。
次に、熱酸化によりＬＯＣＯＳｉｌ化膜３，１３を形成
し、表面のＳｉ３Ｎ４膜と５ＩＯ２膜をエツチング除去
して〔図（ｂ） ） 、ダート酸化膜４を形成し、その
上にポリシリコンを積層し、パターニングしてポリシリ
コンゲート電極５を形成する〔図（Ｃ）〕。
し、表面のＳｉ３Ｎ４膜と５ＩＯ２膜をエツチング除去
して〔図（ｂ） ） 、ダート酸化膜４を形成し、その
上にポリシリコンを積層し、パターニングしてポリシリ
コンゲート電極５を形成する〔図（Ｃ）〕。
続いて、イオン注入によりソース層６、ドレイン層７を
形成〔図（ｄ） ） 、ポリシリコンゲート電極５とＬ
ＯＣＯＳ酸化膜１３をマスクにＰ型不純物イオン注入を
行い、ＬＯＣＯＳ酸化膜１３形成前に該領域にイオン注
入したＰ型不純物とでオフセット層１８を形成する〔図
（ｅ）〕 以後、従来の場合と同様に、中間絶縁層の５ｉ０２膜９
をデポし、コンタクト部を開口し、表面ｐｔを蒸着して
・ｆターニングし、 Ａｔソース電極１０、Ａｔドレイ
ン電極１１を形成する〔図（ｆ）〕。
形成〔図（ｄ） ） 、ポリシリコンゲート電極５とＬ
ＯＣＯＳ酸化膜１３をマスクにＰ型不純物イオン注入を
行い、ＬＯＣＯＳ酸化膜１３形成前に該領域にイオン注
入したＰ型不純物とでオフセット層１８を形成する〔図
（ｅ）〕 以後、従来の場合と同様に、中間絶縁層の５ｉ０２膜９
をデポし、コンタクト部を開口し、表面ｐｔを蒸着して
・ｆターニングし、 Ａｔソース電極１０、Ａｔドレイ
ン電極１１を形成する〔図（ｆ）〕。
以上説明したように、本発明によれば、ダート酸化膜を
特別に厚くすることなく、１００Ｖ以上の高耐圧化が可
能となシ、例えば、出力ＭＯ８トランジスタのゲート酸
化膜を内部ＬＯＧＩＣＭＯＳ ）ランゾスタのものより
厚くするという面倒な手段を採る必要がなくなるという
効果かある。
特別に厚くすることなく、１００Ｖ以上の高耐圧化が可
能となシ、例えば、出力ＭＯ８トランジスタのゲート酸
化膜を内部ＬＯＧＩＣＭＯＳ ）ランゾスタのものより
厚くするという面倒な手段を採る必要がなくなるという
効果かある。
第１図は本発明の一実施例を示す模式図、第２図は第１
図に示す構造のＭＯＳ ）ランジスタの製造方法を示す
模式図、第３図は従来のこの種の高耐圧ＭＯ８） ／’
ンノスタの一例の構造を示す模式図である。 １・・・Ｎ型基板、２・・・Ｎ＋チャネルストツノぐ
３゜１３・・・ＬＯＣＯＳ酸化膜、４・・・ダート酸化
膜、５・・・ポリシリコンゲート電極、６・・・Ｐ＋ソ
ース層、７・・・Ｐ＋ドレインノー、９・・・ＣＶＤシ
リコン酸化［，１０・・・Ａｔ−ソース電極、１１・・
・Ａｔドレイン電極、１８・・・Ｐオフセット層、 なお図中同一符号は同一または相当する部分を示す。
図に示す構造のＭＯＳ ）ランジスタの製造方法を示す
模式図、第３図は従来のこの種の高耐圧ＭＯ８） ／’
ンノスタの一例の構造を示す模式図である。 １・・・Ｎ型基板、２・・・Ｎ＋チャネルストツノぐ
３゜１３・・・ＬＯＣＯＳ酸化膜、４・・・ダート酸化
膜、５・・・ポリシリコンゲート電極、６・・・Ｐ＋ソ
ース層、７・・・Ｐ＋ドレインノー、９・・・ＣＶＤシ
リコン酸化［，１０・・・Ａｔ−ソース電極、１１・・
・Ａｔドレイン電極、１８・・・Ｐオフセット層、 なお図中同一符号は同一または相当する部分を示す。
Claims (1)
- ＬＯＣＯＳ酸化膜により他の素子と分離され、ゲート電
極がポリシリコンで形成され、チャネル領域とドレイン
領域の間に上記素子分離ＬＯＣＯＳ酸化膜と同時にＬＯ
ＣＯＳ酸化膜が形成され、該ＬＯＣＯＳ酸化膜形成前の
該領域へのイオン注入と該ＬＯＣＯＳ酸化膜とポリシリ
コンゲート電極をマスクとするイオン注入によりチャネ
ル領域とドレイン領域の間にオフセット層が形成された
ことを特徴とする高耐圧ＭＯＳトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214981A JPH0379080A (ja) | 1989-08-23 | 1989-08-23 | 高耐圧ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1214981A JPH0379080A (ja) | 1989-08-23 | 1989-08-23 | 高耐圧ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0379080A true JPH0379080A (ja) | 1991-04-04 |
Family
ID=16664741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1214981A Pending JPH0379080A (ja) | 1989-08-23 | 1989-08-23 | 高耐圧ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0379080A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09290289A (ja) * | 1996-04-19 | 1997-11-11 | Daewoo Co Ltd | 下水中の窒素およびリンを生物学的に除去する処理装置及び方法 |
| US5898206A (en) * | 1996-12-26 | 1999-04-27 | Nec Corporation | Semiconductor device |
-
1989
- 1989-08-23 JP JP1214981A patent/JPH0379080A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09290289A (ja) * | 1996-04-19 | 1997-11-11 | Daewoo Co Ltd | 下水中の窒素およびリンを生物学的に除去する処理装置及び方法 |
| US5898206A (en) * | 1996-12-26 | 1999-04-27 | Nec Corporation | Semiconductor device |
| CN1096710C (zh) * | 1996-12-26 | 2002-12-18 | 日本电气株式会社 | 半导体器件 |
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