JPH06120497A - Ｍｏｓトランジスタおよびその製造方法 - Google Patents
Ｍｏｓトランジスタおよびその製造方法Info
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- JPH06120497A JPH06120497A JP4292244A JP29224492A JPH06120497A JP H06120497 A JPH06120497 A JP H06120497A JP 4292244 A JP4292244 A JP 4292244A JP 29224492 A JP29224492 A JP 29224492A JP H06120497 A JPH06120497 A JP H06120497A
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- electric field
- field relaxation
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Abstract
(57)【要約】
【目的】 本発明は、ＭＯＳトランジスタにおいて、電
界緩和領域を低濃度領域と高濃度領域とに分けて形成す
ることにより、高耐圧化を図る。 【構成】 一例として、Ｎ型の半導体基板１１の上層に
素子分離領域１２が形成されていて、その下の一方側に
は第１の電界緩和領域１３が形成され、その他方側には
第１の電界緩和領域１３よりも低濃度の第２の電界緩和
領域３１が第１の電界緩和領域１３に接続して形成され
ている。また第２の電界緩和領域３１側のＮ型の半導体
基板１１上にはゲート絶縁膜１４を介して素子分離領域
１２にオーバラップするゲート電極１５が形成されてい
る。このゲート電極１５に対して素子分離領域１２側と
は反対のＮ型の半導体基板１１の上層にはＰ+ ソース領
域１６が形成され、素子分離領域１２側のＮ型の半導体
基板１１の上層にはＰ+ ドレイン領域１７が形成されて
いるものである。
界緩和領域を低濃度領域と高濃度領域とに分けて形成す
ることにより、高耐圧化を図る。 【構成】 一例として、Ｎ型の半導体基板１１の上層に
素子分離領域１２が形成されていて、その下の一方側に
は第１の電界緩和領域１３が形成され、その他方側には
第１の電界緩和領域１３よりも低濃度の第２の電界緩和
領域３１が第１の電界緩和領域１３に接続して形成され
ている。また第２の電界緩和領域３１側のＮ型の半導体
基板１１上にはゲート絶縁膜１４を介して素子分離領域
１２にオーバラップするゲート電極１５が形成されてい
る。このゲート電極１５に対して素子分離領域１２側と
は反対のＮ型の半導体基板１１の上層にはＰ+ ソース領
域１６が形成され、素子分離領域１２側のＮ型の半導体
基板１１の上層にはＰ+ ドレイン領域１７が形成されて
いるものである。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧のＭＯＳトラン
ジスタとその製造方法に関するものである。
ジスタとその製造方法に関するものである。
【０００２】
【従来の技術】従来の高耐圧のＭＯＳトランジスタを図
５の概略構成断面図により説明する。図では、一例とし
てＬＯＤ（ＬＯＣＯＳ Ｏｆｆｓｅｔ Ｄｒａｉｎ）型
のＰチャネルＭＯＳトランジスタ５を示す。
５の概略構成断面図により説明する。図では、一例とし
てＬＯＤ（ＬＯＣＯＳ Ｏｆｆｓｅｔ Ｄｒａｉｎ）型
のＰチャネルＭＯＳトランジスタ５を示す。
【０００３】図に示すように、Ｎ型の半導体基板１１の
上層には素子分離領域１２が形成されている。素子分離
領域１２の下側のＮ型の半導体基板１１にはＰ- 電界緩
和領域５１が形成されている。また素子分離領域１２の
一方側のＮ型の半導体基板１１の上層にはゲート絶縁膜
１４が形成されている。上記素子分離領域１２側のゲー
ト絶縁膜１４上には素子分離領域１２にオーバラップす
る状態にゲート電極１５が形成されている。
上層には素子分離領域１２が形成されている。素子分離
領域１２の下側のＮ型の半導体基板１１にはＰ- 電界緩
和領域５１が形成されている。また素子分離領域１２の
一方側のＮ型の半導体基板１１の上層にはゲート絶縁膜
１４が形成されている。上記素子分離領域１２側のゲー
ト絶縁膜１４上には素子分離領域１２にオーバラップす
る状態にゲート電極１５が形成されている。
【０００４】上記ゲート電極１５に対して素子分離領域
１２側とは反対のＮ型の半導体基板１１の上層にはＰ+
ソース領域１６が形成されている。また素子分離領域１
２に対してゲート電極１５側とは反対のＮ型の半導体基
板１１の上層には、Ｐ- 電界緩和領域５１に接続するＰ
+ ドレイン領域１７が形成されている。
１２側とは反対のＮ型の半導体基板１１の上層にはＰ+
ソース領域１６が形成されている。また素子分離領域１
２に対してゲート電極１５側とは反対のＮ型の半導体基
板１１の上層には、Ｐ- 電界緩和領域５１に接続するＰ
+ ドレイン領域１７が形成されている。
【０００５】さらにゲート電極１５を覆う状態に層間絶
縁膜１８が形成されていて、Ｐ+ ソース領域１６上とＰ
+ ドレイン領域１７上との当該層間絶縁膜１８にはコン
タクトホール１９，２０が形成されている。各コンタク
トホール１９，２０には、Ｐ+ ソース領域１６とＰ+ ド
レイン領域１７とに接続するソース電極２１とドレイン
電極２２が形成されている。
縁膜１８が形成されていて、Ｐ+ ソース領域１６上とＰ
+ ドレイン領域１７上との当該層間絶縁膜１８にはコン
タクトホール１９，２０が形成されている。各コンタク
トホール１９，２０には、Ｐ+ ソース領域１６とＰ+ ド
レイン領域１７とに接続するソース電極２１とドレイン
電極２２が形成されている。
【０００６】
【発明が解決しようとする課題】しかしながら、上記構
造のＭＯＳトランジスタでは、高耐圧に対する電界緩和
領域として、素子分離領域下のＰ- チャネルストップ領
域を利用する。このため、濃度に対する自由度がせま
い。したがって、チャネルストップ性能を優先させると
耐圧が十分にとれない。一方耐圧を十分に確保しようと
するとチャネルストップ性能が不十分になる。
造のＭＯＳトランジスタでは、高耐圧に対する電界緩和
領域として、素子分離領域下のＰ- チャネルストップ領
域を利用する。このため、濃度に対する自由度がせま
い。したがって、チャネルストップ性能を優先させると
耐圧が十分にとれない。一方耐圧を十分に確保しようと
するとチャネルストップ性能が不十分になる。
【０００７】特に素子の高集積化を実現するには、素子
分離領域の厚さを薄くする、またはその幅を短くしなけ
ればならない。そのため、チャネルストップ領域として
作用するＰ- 電界緩和領域の濃度を高くする必要があ
る。高耐圧トランジスタにおいて、チャネルストップ領
域としてのＰ- 電界緩和領域が高濃度になると空乏層が
伸び難くなる。したがって、なだれ降伏を起こしやすく
なり、高耐圧を確保することができない。
分離領域の厚さを薄くする、またはその幅を短くしなけ
ればならない。そのため、チャネルストップ領域として
作用するＰ- 電界緩和領域の濃度を高くする必要があ
る。高耐圧トランジスタにおいて、チャネルストップ領
域としてのＰ- 電界緩和領域が高濃度になると空乏層が
伸び難くなる。したがって、なだれ降伏を起こしやすく
なり、高耐圧を確保することができない。
【０００８】本発明は、高耐圧に優れたＭＯＳトランジ
スタとその製造方法を提供することを目的とする。
スタとその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、上記目的を達
成するためになされたＭＯＳトランジスタおよびその製
造方法である。第１のＭＯＳトランジスタとしては以下
のような構成を成す。すなわち、半導体基板の上層には
素子分離領域が形成されている。この素子分離領域下の
半導体基板の一方側には第１の電界緩和領域が形成され
ていて、その他方側には第１の電界緩和領域と同一導電
型でかつ低濃度の第２の電界緩和領域が当該第１の電界
緩和領域と接続して形成されている。さらに第２の電界
緩和領域側の半導体基板の上層にはゲート絶縁膜が形成
されていて、その上面には第２の電界緩和領域上の素子
分離領域にオーバラップする状態にゲート電極が形成さ
れている。このゲート電極に対して素子分離領域側とは
反対の半導体基板の上層にはソース領域が形成されてい
る。また素子分離領域に対してゲート電極側とは反対の
半導体基板の上層には第１の電界緩和領域に接続するド
レイン領域が形成されているものである。
成するためになされたＭＯＳトランジスタおよびその製
造方法である。第１のＭＯＳトランジスタとしては以下
のような構成を成す。すなわち、半導体基板の上層には
素子分離領域が形成されている。この素子分離領域下の
半導体基板の一方側には第１の電界緩和領域が形成され
ていて、その他方側には第１の電界緩和領域と同一導電
型でかつ低濃度の第２の電界緩和領域が当該第１の電界
緩和領域と接続して形成されている。さらに第２の電界
緩和領域側の半導体基板の上層にはゲート絶縁膜が形成
されていて、その上面には第２の電界緩和領域上の素子
分離領域にオーバラップする状態にゲート電極が形成さ
れている。このゲート電極に対して素子分離領域側とは
反対の半導体基板の上層にはソース領域が形成されてい
る。また素子分離領域に対してゲート電極側とは反対の
半導体基板の上層には第１の電界緩和領域に接続するド
レイン領域が形成されているものである。
【００１０】第１のＭＯＳトランジスタの製造方法とし
ては、第１の工程で、半導体基板の上層に素子分離領域
を設けるとともに、この素子分離領域下の半導体基板の
一方側に第１の電界緩和領域を形成し、その他方側に第
１の電界緩和領域と同一導電型でかつ低濃度の第２の電
界緩和領域を当該第１の電界緩和領域に接続させて形成
する。次いで第２の工程で、第２の電界緩和領域側の半
導体基板の上層にゲート絶縁膜を形成した後、第２の電
界緩和領域上の素子分離領域にオーバラップする状態に
ゲート電極をゲート絶縁膜上に形成する。その後第３の
工程で、ゲート電極に対して素子分離領域側とは反対の
半導体基板の上層にソース領域を形成するとともに、素
子分離領域に対してゲート電極側とは反対の半導体基板
の上層に第１の電界緩和領域に接続するドレイン領域を
形成する。
ては、第１の工程で、半導体基板の上層に素子分離領域
を設けるとともに、この素子分離領域下の半導体基板の
一方側に第１の電界緩和領域を形成し、その他方側に第
１の電界緩和領域と同一導電型でかつ低濃度の第２の電
界緩和領域を当該第１の電界緩和領域に接続させて形成
する。次いで第２の工程で、第２の電界緩和領域側の半
導体基板の上層にゲート絶縁膜を形成した後、第２の電
界緩和領域上の素子分離領域にオーバラップする状態に
ゲート電極をゲート絶縁膜上に形成する。その後第３の
工程で、ゲート電極に対して素子分離領域側とは反対の
半導体基板の上層にソース領域を形成するとともに、素
子分離領域に対してゲート電極側とは反対の半導体基板
の上層に第１の電界緩和領域に接続するドレイン領域を
形成する。
【００１１】第２のＭＯＳトランジスタとしては、上記
第１のＭＯＳトランジスタにおいて、第１の電界緩和領
域は素子分離領域下の半導体基板に形成されている。ま
たゲート電極は素子分離領域にオーバラップすることな
くゲート絶縁膜上に形成されている。そして第２の電界
緩和領域はゲート電極と第１の電界緩和領域との間の半
導体基板の上層に形成されているものである。
第１のＭＯＳトランジスタにおいて、第１の電界緩和領
域は素子分離領域下の半導体基板に形成されている。ま
たゲート電極は素子分離領域にオーバラップすることな
くゲート絶縁膜上に形成されている。そして第２の電界
緩和領域はゲート電極と第１の電界緩和領域との間の半
導体基板の上層に形成されているものである。
【００１２】第２のＭＯＳトランジスタの製造方法とし
ては、第１の工程で、半導体基板の上層に素子分離領域
を形成するとともに、当該素子分離領域下の当該半導体
基板に第１の電界緩和領域を形成する。次いで第２の工
程で、素子分離領域の一方側における半導体基板の上面
にゲート絶縁膜を形成し、その上面にゲート電極を形成
する。続いて第３の工程で、素子分離領域とゲート電極
との間における半導体基板の上層に第１の電界緩和領域
と同一導電型でかつ低濃度の第２の電界緩和領域を第１
の電界緩和領域に接続させて形成した後、第４の工程
で、ゲート電極に対して第２の電界緩和領域側とは反対
の半導体基板の上層にソース領域を形成するとともに、
素子分離領域に対してゲート電極側とは反対の半導体基
板の上層に第１の電界緩和領域の接続するドレイン領域
を形成する。
ては、第１の工程で、半導体基板の上層に素子分離領域
を形成するとともに、当該素子分離領域下の当該半導体
基板に第１の電界緩和領域を形成する。次いで第２の工
程で、素子分離領域の一方側における半導体基板の上面
にゲート絶縁膜を形成し、その上面にゲート電極を形成
する。続いて第３の工程で、素子分離領域とゲート電極
との間における半導体基板の上層に第１の電界緩和領域
と同一導電型でかつ低濃度の第２の電界緩和領域を第１
の電界緩和領域に接続させて形成した後、第４の工程
で、ゲート電極に対して第２の電界緩和領域側とは反対
の半導体基板の上層にソース領域を形成するとともに、
素子分離領域に対してゲート電極側とは反対の半導体基
板の上層に第１の電界緩和領域の接続するドレイン領域
を形成する。
【００１３】
【作用】上記第１，第２のＭＯＳトランジスタでは、第
１の電界緩和領域に対してゲート電極側の半導体基板の
上層に、当該第１の電界緩和領域と同一導電型でかつ第
１の電界緩和領域よりも低濃度の第２の電界緩和領域を
形成したことにより、第１の電界緩和領域の濃度はチャ
ネルストップ性能が十分に確保される濃度に設定され
る。それとともに、第２の電界緩和領域の濃度は高耐圧
が十分に確保される濃度に設定される。
１の電界緩和領域に対してゲート電極側の半導体基板の
上層に、当該第１の電界緩和領域と同一導電型でかつ第
１の電界緩和領域よりも低濃度の第２の電界緩和領域を
形成したことにより、第１の電界緩和領域の濃度はチャ
ネルストップ性能が十分に確保される濃度に設定され
る。それとともに、第２の電界緩和領域の濃度は高耐圧
が十分に確保される濃度に設定される。
【００１４】また上記第１，第２の製造方法では、第２
の電界緩和領域の濃度がソース領域やドレイン領域より
も一桁ないし二桁のオーダーで低いので、例えばイオン
注入マスクを用いないで、半導体基板の全面に第２の電
界緩和領域を形成する不純物を導入することが可能にな
る。
の電界緩和領域の濃度がソース領域やドレイン領域より
も一桁ないし二桁のオーダーで低いので、例えばイオン
注入マスクを用いないで、半導体基板の全面に第２の電
界緩和領域を形成する不純物を導入することが可能にな
る。
【００１５】
【実施例】本発明の第１の実施例を図１の概略構成断面
図により説明する。図では、一例としてＬＯＤ（ＬＯＣ
ＯＳ Ｏｆｆｓｅｔ Ｄｒａｉｎ）型のＰチャネルＭＯ
Ｓトランジスタ１を示す。図に示すように、例えばＮ型
の半導体基板１１の上層には素子分離領域１２が形成さ
れている。この素子分離領域１２の下側におけるＮ型の
半導体基板１１の一方側には第１の電界緩和領域１３が
形成されている。また他方側には第１の電界緩和領域１
３と同一導電型（Ｐ型）でかつ低濃度の第２の電界緩和
領域３１が当該第１の電界緩和領域１３に接続する状態
に形成されている。
図により説明する。図では、一例としてＬＯＤ（ＬＯＣ
ＯＳ Ｏｆｆｓｅｔ Ｄｒａｉｎ）型のＰチャネルＭＯ
Ｓトランジスタ１を示す。図に示すように、例えばＮ型
の半導体基板１１の上層には素子分離領域１２が形成さ
れている。この素子分離領域１２の下側におけるＮ型の
半導体基板１１の一方側には第１の電界緩和領域１３が
形成されている。また他方側には第１の電界緩和領域１
３と同一導電型（Ｐ型）でかつ低濃度の第２の電界緩和
領域３１が当該第１の電界緩和領域１３に接続する状態
に形成されている。
【００１６】上記素子分離領域１２に対して第２の電界
緩和領域３１側におけるＮ型の半導体基板１１の上面に
はゲート絶縁膜１４が形成されている。また第２の電界
緩和領域３１側のゲート絶縁膜１４上には、第２の電界
緩和領域３１上の素子分離領域１２にオーバラップする
状態にゲート電極１５が形成されている。なお当該図に
示すように、通常ゲート絶縁膜１４はＮ型の半導体基板
１１の他の表面にも形成されている。上記ゲート電極１
５に対して素子分離領域１２側とは反対のＮ型の半導体
基板１１の上層にはＰ+ ソース領域１６が形成されてい
る。また素子分離領域１２に対してゲート電極１５側と
は反対のＮ型の半導体基板１１の上層には、第１の電界
緩和１３に接続するＰ+ ドレイン領域１７が形成されて
いる。
緩和領域３１側におけるＮ型の半導体基板１１の上面に
はゲート絶縁膜１４が形成されている。また第２の電界
緩和領域３１側のゲート絶縁膜１４上には、第２の電界
緩和領域３１上の素子分離領域１２にオーバラップする
状態にゲート電極１５が形成されている。なお当該図に
示すように、通常ゲート絶縁膜１４はＮ型の半導体基板
１１の他の表面にも形成されている。上記ゲート電極１
５に対して素子分離領域１２側とは反対のＮ型の半導体
基板１１の上層にはＰ+ ソース領域１６が形成されてい
る。また素子分離領域１２に対してゲート電極１５側と
は反対のＮ型の半導体基板１１の上層には、第１の電界
緩和１３に接続するＰ+ ドレイン領域１７が形成されて
いる。
【００１７】さらにゲート電極１５側の全面を覆う状態
に層間絶縁膜１８が成膜されている。またＰ+ ソース領
域１６上とＰ+ ドレイン領域１７上との当該層間絶縁膜
１８とゲート絶縁膜１４とにはコンタクトホール１９，
２０が形成されている。各コンタクトホール１９，２０
には、Ｐ+ ソース領域１６とＰ+ ドレイン領域１７とに
接続するソース電極２１とドレイン電極２２とが形成さ
れている。上記の如くに、ＰチャネルＭＯＳトランジス
タ１が構成されている。
に層間絶縁膜１８が成膜されている。またＰ+ ソース領
域１６上とＰ+ ドレイン領域１７上との当該層間絶縁膜
１８とゲート絶縁膜１４とにはコンタクトホール１９，
２０が形成されている。各コンタクトホール１９，２０
には、Ｐ+ ソース領域１６とＰ+ ドレイン領域１７とに
接続するソース電極２１とドレイン電極２２とが形成さ
れている。上記の如くに、ＰチャネルＭＯＳトランジス
タ１が構成されている。
【００１８】上記ＰチャネルＭＯＳトランジスタ１で
は、第１の電界緩和領域１３に対してゲート電極１５側
のＮ型の半導体基板１１の上層に第２の電界緩和領域３
１を形成したことにより、第１の電界緩和領域１３の濃
度はチャネルストップ性能が十分に確保される濃度に設
定される。また第２の電界緩和領域３１の濃度は高耐圧
が十分に確保される濃度に設定される。
は、第１の電界緩和領域１３に対してゲート電極１５側
のＮ型の半導体基板１１の上層に第２の電界緩和領域３
１を形成したことにより、第１の電界緩和領域１３の濃
度はチャネルストップ性能が十分に確保される濃度に設
定される。また第２の電界緩和領域３１の濃度は高耐圧
が十分に確保される濃度に設定される。
【００１９】次に上記第１の実施例の製造方法を図２の
製造工程図により説明する。図２の（１）に示すよう
に、第１の工程では、通常のＬＯＣＯＳ法によって、素
子分離領域になるＬＯＣＯＳ酸化膜を形成するための酸
化用マスク４１を半導体基板１１上に形成する。この酸
化用マスク４１は、通常、酸化シリコン（ＳｉＯ2 ）膜
と窒化シリコン（ＳｉＮ）膜との積層構造で形成され
る。
製造工程図により説明する。図２の（１）に示すよう
に、第１の工程では、通常のＬＯＣＯＳ法によって、素
子分離領域になるＬＯＣＯＳ酸化膜を形成するための酸
化用マスク４１を半導体基板１１上に形成する。この酸
化用マスク４１は、通常、酸化シリコン（ＳｉＯ2 ）膜
と窒化シリコン（ＳｉＮ）膜との積層構造で形成され
る。
【００２０】次いで酸化用マスク４１をイオン注入マス
クに用いた通常のイオン注入法によって、Ｎ型の半導体
基板１１の上層に、Ｐ型の不純物として、例えば二フッ
化ホウ素（ＢＦ2 ）をイオン注入する。このときのイオ
ン注入条件としては、ドーズ量を１×１０12／ｃｍ2 〜
５×１０12／ｃｍ2 程度に設定する。
クに用いた通常のイオン注入法によって、Ｎ型の半導体
基板１１の上層に、Ｐ型の不純物として、例えば二フッ
化ホウ素（ＢＦ2 ）をイオン注入する。このときのイオ
ン注入条件としては、ドーズ量を１×１０12／ｃｍ2 〜
５×１０12／ｃｍ2 程度に設定する。
【００２１】続いて図２の（２）に示すように、ホトリ
ソグラフィー技術によって、素子分離領域１２を形成す
る部分のおよそ半分を覆うイオン注入マスク４２を形成
する。その後通常のイオン注入法によって、Ｎ型の半導
体基板１１の上層に、後述する第１の電界緩和領域（１
３）を形成するためのＰ型の不純物として、例えば二フ
ッ化ホウ素（ＢＦ2 ）をイオン注入する。このイオン注
入のドーズ量は、上記図の（１）で説明したイオン注入
のドーズ量よりも大きい値に設定する。次いでイオン注
入マスク４２を、例えばアッシャー処理によって除去す
る。
ソグラフィー技術によって、素子分離領域１２を形成す
る部分のおよそ半分を覆うイオン注入マスク４２を形成
する。その後通常のイオン注入法によって、Ｎ型の半導
体基板１１の上層に、後述する第１の電界緩和領域（１
３）を形成するためのＰ型の不純物として、例えば二フ
ッ化ホウ素（ＢＦ2 ）をイオン注入する。このイオン注
入のドーズ量は、上記図の（１）で説明したイオン注入
のドーズ量よりも大きい値に設定する。次いでイオン注
入マスク４２を、例えばアッシャー処理によって除去す
る。
【００２２】その後図２の（３）に示すように、ＬＯＣ
ＯＳ酸化を行って、Ｎ型の半導体基板１１の上層に素子
分離領域１２を形成するとともに、当該素子分離領域１
２の下側のＮ型の半導体基板１１に第１の電界緩和領域
１３とそれに接続する第２の電界緩和領域３１とを形成
する。次いで例えばエッチングによって、上記酸化用マ
スク４１を除去する。
ＯＳ酸化を行って、Ｎ型の半導体基板１１の上層に素子
分離領域１２を形成するとともに、当該素子分離領域１
２の下側のＮ型の半導体基板１１に第１の電界緩和領域
１３とそれに接続する第２の電界緩和領域３１とを形成
する。次いで例えばエッチングによって、上記酸化用マ
スク４１を除去する。
【００２３】そして図２の（４）に示す第２の工程を行
う。この工程では、例えば化学的気相成長法によって、
Ｎ型の半導体基板１１の上層にゲート絶縁膜１４を形成
する。その後、化学的気相成長法によって、ゲート電極
形成膜（４３）を成膜した後、通常のホトリソグラフィ
ー技術とエッチングとによって、第２の電界緩和領域３
１上の素子分離領域１２にオーバラップする状態にし
て、当該ゲート絶縁膜１４上の第２の電界緩和領域３１
側に、ゲート電極形成膜（４３）でゲート電極１５を形
成する。
う。この工程では、例えば化学的気相成長法によって、
Ｎ型の半導体基板１１の上層にゲート絶縁膜１４を形成
する。その後、化学的気相成長法によって、ゲート電極
形成膜（４３）を成膜した後、通常のホトリソグラフィ
ー技術とエッチングとによって、第２の電界緩和領域３
１上の素子分離領域１２にオーバラップする状態にし
て、当該ゲート絶縁膜１４上の第２の電界緩和領域３１
側に、ゲート電極形成膜（４３）でゲート電極１５を形
成する。
【００２４】続いて図２の（５）に示す第３の工程を行
う。この工程では、通常のイオン注入法によって、Ｐ型
の不純物として、例えば二フッ化ホウ素（ＢＦ2 ）をイ
オン注入する。そしてゲート電極１５に対して素子分離
領域１２側とは反対のＮ型の半導体基板１１の上層にＰ
+ ソース領域１６を形成する。それとともに、素子分離
領域１２に対してゲート電極１５側とは反対のＮ型の半
導体基板１１の上層にＰ+ ドレイン領域１７を第１の電
界緩和領域１３に接続する状態に形成する。上記イオン
注入条件としては、ドーズ量を例えば１×１０15／ｃｍ
2 〜５×１０15／ｃｍ2 程度に設定する。
う。この工程では、通常のイオン注入法によって、Ｐ型
の不純物として、例えば二フッ化ホウ素（ＢＦ2 ）をイ
オン注入する。そしてゲート電極１５に対して素子分離
領域１２側とは反対のＮ型の半導体基板１１の上層にＰ
+ ソース領域１６を形成する。それとともに、素子分離
領域１２に対してゲート電極１５側とは反対のＮ型の半
導体基板１１の上層にＰ+ ドレイン領域１７を第１の電
界緩和領域１３に接続する状態に形成する。上記イオン
注入条件としては、ドーズ量を例えば１×１０15／ｃｍ
2 〜５×１０15／ｃｍ2 程度に設定する。
【００２５】その後図２の（６）に示すように、化学的
気相成長法によって、ゲート電極１５側の全面を覆う状
態に層間絶縁膜１８を成膜する。次いでホトリソグラフ
ィー技術とエッチングとによって、Ｐ+ ソース領域１６
上とＰ+ ドレイン領域１７上との当該層間絶縁膜１８と
ゲート絶縁膜１４とにコンタクトホール１９，２０を形
成する。続いて通常の配線形成技術によって、各コンタ
クトホール１９，２０に、Ｐ+ ソース領域１６とＰ+ ド
レイン領域１７とに接続するソース電極２１とドレイン
電極２２とを形成する。上記のようにして、Ｐチャネル
ＭＯＳトランジスタ１が形成される。
気相成長法によって、ゲート電極１５側の全面を覆う状
態に層間絶縁膜１８を成膜する。次いでホトリソグラフ
ィー技術とエッチングとによって、Ｐ+ ソース領域１６
上とＰ+ ドレイン領域１７上との当該層間絶縁膜１８と
ゲート絶縁膜１４とにコンタクトホール１９，２０を形
成する。続いて通常の配線形成技術によって、各コンタ
クトホール１９，２０に、Ｐ+ ソース領域１６とＰ+ ド
レイン領域１７とに接続するソース電極２１とドレイン
電極２２とを形成する。上記のようにして、Ｐチャネル
ＭＯＳトランジスタ１が形成される。
【００２６】上記第１の実施例の製造方法では、第２の
電界緩和領域３１の濃度が、第１の電界緩和領域１３よ
りも低いので、イオン注入マスクを用いないで、Ｎ型の
半導体基板１１の全面に第２の電界緩和領域３１を形成
する不純物を導入することが可能になる。したがって、
第２の電界緩和領域３１を形成するためのイオン注入マ
スクを形成する工程を行う必要がない。
電界緩和領域３１の濃度が、第１の電界緩和領域１３よ
りも低いので、イオン注入マスクを用いないで、Ｎ型の
半導体基板１１の全面に第２の電界緩和領域３１を形成
する不純物を導入することが可能になる。したがって、
第２の電界緩和領域３１を形成するためのイオン注入マ
スクを形成する工程を行う必要がない。
【００２７】なおこの製造方法は、ＣＭＯＳに適用する
ことも可能である。この場合に、例えばＣＭＯＳのチャ
ネルストップ領域を形成するには、第２の電界緩和領域
３１を形成するためのイオン注入マスクを形成しないで
イオン注入を行う。Ｐ- チャネルストップ領域を形成す
るには、ドーズ量を上記イオン注入におけるドーズ量に
付加する値に設定する。またＮ- チャネルストップ領域
を形成するには、ドーズ量を上記イオン注入におけるド
ーズ量より差し引く値に設定する。したがって、Ｎ型の
不純物（例えばリン）を設定値にあわせたドーズ量で注
入すればよい。
ことも可能である。この場合に、例えばＣＭＯＳのチャ
ネルストップ領域を形成するには、第２の電界緩和領域
３１を形成するためのイオン注入マスクを形成しないで
イオン注入を行う。Ｐ- チャネルストップ領域を形成す
るには、ドーズ量を上記イオン注入におけるドーズ量に
付加する値に設定する。またＮ- チャネルストップ領域
を形成するには、ドーズ量を上記イオン注入におけるド
ーズ量より差し引く値に設定する。したがって、Ｎ型の
不純物（例えばリン）を設定値にあわせたドーズ量で注
入すればよい。
【００２８】次に第２の実施例を図３の概略構成断面図
により説明する。図では、一例としてＬＯＤ（ＬＯＣＯ
Ｓ Ｏｆｆｓｅｔ Ｄｒａｉｎ）型のＰチャネルＭＯＳ
トランジスタ２を示す。また前記図１で説明したＰチャ
ネルＭＯＳトランジスタ１と同様の構成部品には同一符
号を付す。図に示すように、Ｎ型の半導体基板１１の上
層には素子分離領域１２が形成されている。この素子分
離領域１２の下側におけるＮ型の半導体基板１１には第
１の電界緩和領域１３が形成されている。
により説明する。図では、一例としてＬＯＤ（ＬＯＣＯ
Ｓ Ｏｆｆｓｅｔ Ｄｒａｉｎ）型のＰチャネルＭＯＳ
トランジスタ２を示す。また前記図１で説明したＰチャ
ネルＭＯＳトランジスタ１と同様の構成部品には同一符
号を付す。図に示すように、Ｎ型の半導体基板１１の上
層には素子分離領域１２が形成されている。この素子分
離領域１２の下側におけるＮ型の半導体基板１１には第
１の電界緩和領域１３が形成されている。
【００２９】上記素子分離領域１２の一方側におけるＮ
型の半導体基板１１の上面にはゲート絶縁膜１４が形成
されている。このゲート絶縁膜１４上にはゲート電極１
５が形成されている。なお当該図に示すように、通常ゲ
ート絶縁膜１４はＮ型のの半導体基板１１の他の表面に
も形成されている。また上記素子分離領域１２と上記ゲ
ート電極１５との間におけるＮ型の半導体基板１１の上
層には、第１の電界緩和領域１３と同一導電型（Ｐ型）
でかつ低濃度の第２の電界緩和領域３２が当該第１の電
界緩和領域１３に接続する状態に形成されている。
型の半導体基板１１の上面にはゲート絶縁膜１４が形成
されている。このゲート絶縁膜１４上にはゲート電極１
５が形成されている。なお当該図に示すように、通常ゲ
ート絶縁膜１４はＮ型のの半導体基板１１の他の表面に
も形成されている。また上記素子分離領域１２と上記ゲ
ート電極１５との間におけるＮ型の半導体基板１１の上
層には、第１の電界緩和領域１３と同一導電型（Ｐ型）
でかつ低濃度の第２の電界緩和領域３２が当該第１の電
界緩和領域１３に接続する状態に形成されている。
【００３０】上記ゲート電極１５に対して第２の電界緩
和領域３２側とは反対のＮ型の半導体基板１１の上層に
はＰ+ ソース領域１６が形成されている。また素子分離
領域１２に対してゲート電極１５側とは反対のＮ型の半
導体基板１１の上層にはＰ+ドレイン領域１７が第１の
電界緩和領域１３に接続する状態に形成されている。
和領域３２側とは反対のＮ型の半導体基板１１の上層に
はＰ+ ソース領域１６が形成されている。また素子分離
領域１２に対してゲート電極１５側とは反対のＮ型の半
導体基板１１の上層にはＰ+ドレイン領域１７が第１の
電界緩和領域１３に接続する状態に形成されている。
【００３１】さらにゲート電極１５側の全面を覆う状態
に層間絶縁膜１８が成膜されている。またＰ+ ソース領
域１６上とＰ+ ドレイン領域１７上との当該層間絶縁膜
１８とゲート絶縁膜１４とにはコンタクトホール１９，
２０が形成されている。各コンタクトホール１９，２０
には、Ｐ+ ソース領域１６とＰ+ ドレイン領域１７とに
接続するソース電極２１とドレイン電極２２とが形成さ
れている。上記の如くに、ＰチャネルＭＯＳトランジス
タ２が構成されている。
に層間絶縁膜１８が成膜されている。またＰ+ ソース領
域１６上とＰ+ ドレイン領域１７上との当該層間絶縁膜
１８とゲート絶縁膜１４とにはコンタクトホール１９，
２０が形成されている。各コンタクトホール１９，２０
には、Ｐ+ ソース領域１６とＰ+ ドレイン領域１７とに
接続するソース電極２１とドレイン電極２２とが形成さ
れている。上記の如くに、ＰチャネルＭＯＳトランジス
タ２が構成されている。
【００３２】上記ＰチャネルＭＯＳトランジスタ２で
は、第１の電界緩和領域１３と第２の電界緩和領域とを
形成したことにより、第１の電界緩和領域１３の濃度は
チャネルストップ性能が十分に確保される濃度に設定さ
れ、第２の電界緩和領域３１の濃度は高耐圧が十分に確
保される濃度に設定される。
は、第１の電界緩和領域１３と第２の電界緩和領域とを
形成したことにより、第１の電界緩和領域１３の濃度は
チャネルストップ性能が十分に確保される濃度に設定さ
れ、第２の電界緩和領域３１の濃度は高耐圧が十分に確
保される濃度に設定される。
【００３３】なお図示はしないが、いわゆるＬＤＤＭＯ
Ｓトランジスタと同一基板上に上記ＰチャネルＭＯＳト
ランジスタ２が形成されているものでは、ＬＤＤ領域を
形成するときに上記第２の電界緩和領域３２の部分にＬ
ＤＤ用イオン注入がなされないようにマスクを形成する
ことによって、当該ＰチャネルＭＯＳトランジスタ２を
形成することも可能である。
Ｓトランジスタと同一基板上に上記ＰチャネルＭＯＳト
ランジスタ２が形成されているものでは、ＬＤＤ領域を
形成するときに上記第２の電界緩和領域３２の部分にＬ
ＤＤ用イオン注入がなされないようにマスクを形成する
ことによって、当該ＰチャネルＭＯＳトランジスタ２を
形成することも可能である。
【００３４】次に上記第２の実施例の製造方法を図４の
製造工程図により説明する。図４の（１）に示すよう
に、第１の工程では、前記図２の（１）で説明したと同
様にして、Ｎ型の半導体基板１１の上面に酸化用マスク
４１を酸化シリコン（ＳｉＯ2 ）膜と窒化シリコン（Ｓ
ｉＮ）膜との積層構造で形成する。次いで酸化用マスク
４１をイオン注入マスクに用いた通常のイオン注入法に
よって、Ｎ型の半導体基板１１の上層に、Ｐ型の不純物
として、例えば二フッ化ホウ素（ＢＦ2 ）をイオン注入
する。その後、ＬＯＣＯＳ酸化を行って、Ｎ型の半導体
基板１１の上層に素子分離領域１２を形成するととも
に、当該素子分離領域１２の下側のＮ型の半導体基板１
１に第１の電界緩和領域１３を形成する。第１の電界緩
和領域１３は、他のＭＯＳトランジスタのＰ- チャネル
ストップ領域と同時に形成することが可能である。
製造工程図により説明する。図４の（１）に示すよう
に、第１の工程では、前記図２の（１）で説明したと同
様にして、Ｎ型の半導体基板１１の上面に酸化用マスク
４１を酸化シリコン（ＳｉＯ2 ）膜と窒化シリコン（Ｓ
ｉＮ）膜との積層構造で形成する。次いで酸化用マスク
４１をイオン注入マスクに用いた通常のイオン注入法に
よって、Ｎ型の半導体基板１１の上層に、Ｐ型の不純物
として、例えば二フッ化ホウ素（ＢＦ2 ）をイオン注入
する。その後、ＬＯＣＯＳ酸化を行って、Ｎ型の半導体
基板１１の上層に素子分離領域１２を形成するととも
に、当該素子分離領域１２の下側のＮ型の半導体基板１
１に第１の電界緩和領域１３を形成する。第１の電界緩
和領域１３は、他のＭＯＳトランジスタのＰ- チャネル
ストップ領域と同時に形成することが可能である。
【００３５】次いで例えばエッチングによって、上記酸
化用マスク４１を除去する。そして図４の（２）に示す
第２の工程を行う。この工程では、前記図２の（４）で
説明したと同様にして、Ｎ型の半導体基板１１の上面に
ゲート絶縁膜１４を形成する。さらに素子分離領域１２
の一方側におけるゲート絶縁膜１４の上面にゲート電極
１５を形成する。
化用マスク４１を除去する。そして図４の（２）に示す
第２の工程を行う。この工程では、前記図２の（４）で
説明したと同様にして、Ｎ型の半導体基板１１の上面に
ゲート絶縁膜１４を形成する。さらに素子分離領域１２
の一方側におけるゲート絶縁膜１４の上面にゲート電極
１５を形成する。
【００３６】続いて図４の（３）に示す第３の工程を行
う。この工程では、上記ゲート電極１５と素子分離領域
１２とをイオン注入マスクにした通常のイオン注入法に
よって、Ｎ型の半導体基板１１の上層に、Ｐ型の不純物
として、例えば二フッ化ホウ素（ＢＦ2 ）をイオン注入
する。そして素子分離領域１２とゲート電極１５との間
におけるＮ型の半導体基板１１の上層に、第１の電界緩
和領域１３と同一導電型でかつ低濃度の第２の電界緩和
領域３２を第１の電界緩和領域１３に接続する状態に形
成する。このイオン注入条件としては、ドーズ量を例え
ば１×１０12／ｃｍ2 〜５×１０12／ｃｍ2 程度に設定
する。このイオン注入において、Ｎ型の半導体基板１１
の上層全域にホウ素をイオン注入したが、後のイオン注
入工程におけるドーズ量が上記ドーズ量よりも一桁以上
大きいので、影響はない。
う。この工程では、上記ゲート電極１５と素子分離領域
１２とをイオン注入マスクにした通常のイオン注入法に
よって、Ｎ型の半導体基板１１の上層に、Ｐ型の不純物
として、例えば二フッ化ホウ素（ＢＦ2 ）をイオン注入
する。そして素子分離領域１２とゲート電極１５との間
におけるＮ型の半導体基板１１の上層に、第１の電界緩
和領域１３と同一導電型でかつ低濃度の第２の電界緩和
領域３２を第１の電界緩和領域１３に接続する状態に形
成する。このイオン注入条件としては、ドーズ量を例え
ば１×１０12／ｃｍ2 〜５×１０12／ｃｍ2 程度に設定
する。このイオン注入において、Ｎ型の半導体基板１１
の上層全域にホウ素をイオン注入したが、後のイオン注
入工程におけるドーズ量が上記ドーズ量よりも一桁以上
大きいので、影響はない。
【００３７】次いで図４の（４）に示す第４の工程を行
う。この工程では、通常のホトリソグラフィー技術によ
って、ゲート電極１５と素子分離領域１２との間に形成
した第２の電界緩和領域３２を覆うイオン注入マスク４
４を形成する。その後通常のイオン注入法によって、Ｐ
型の不純物として、例えば二フッ化ホウ素（ＢＦ2 ）を
Ｎ型の半導体基板１１の上層にイオン注入する。そして
ゲート電極１５に対して第２の電界緩和領域３２側とは
反対のＮ型の半導体基板１１の上層にＰ+ ソース領域１
６を形成する。それとともに、素子分離領域１２に対し
てゲート電極１５側とは反対のＮ型の半導体基板１１の
上層にＰ+ ドレイン領域１７を第１の電界緩和領域１３
に接続する状態に形成する。上記イオン注入条件として
は、ドーズ量を例えば１×１０15／ｃｍ2 〜５×１０15
／ｃｍ2 程度に設定する。
う。この工程では、通常のホトリソグラフィー技術によ
って、ゲート電極１５と素子分離領域１２との間に形成
した第２の電界緩和領域３２を覆うイオン注入マスク４
４を形成する。その後通常のイオン注入法によって、Ｐ
型の不純物として、例えば二フッ化ホウ素（ＢＦ2 ）を
Ｎ型の半導体基板１１の上層にイオン注入する。そして
ゲート電極１５に対して第２の電界緩和領域３２側とは
反対のＮ型の半導体基板１１の上層にＰ+ ソース領域１
６を形成する。それとともに、素子分離領域１２に対し
てゲート電極１５側とは反対のＮ型の半導体基板１１の
上層にＰ+ ドレイン領域１７を第１の電界緩和領域１３
に接続する状態に形成する。上記イオン注入条件として
は、ドーズ量を例えば１×１０15／ｃｍ2 〜５×１０15
／ｃｍ2 程度に設定する。
【００３８】続いて上記イオン注入マスク４４を、例え
ばアッシャー処理によって除去する。その後図４の
（５）に示すように、前記図２の（６）で説明したと同
様にして、ゲート電極１５側の全面を覆う状態に層間絶
縁膜１８を成膜し、次いでＰ+ ソース領域１６上とＰ+
ドレイン領域１７上との当該層間絶縁膜１８とゲート絶
縁膜１４とにコンタクトホール１９，２０を形成する。
続いて各コンタクトホール１９，２０に、Ｐ+ ソース領
域１６とＰ+ ドレイン領域１７とに接続するソース電極
２１とドレイン電極２２とを形成する。上記のようにし
て、ＰチャネルＭＯＳトランジスタ２が形成される。
ばアッシャー処理によって除去する。その後図４の
（５）に示すように、前記図２の（６）で説明したと同
様にして、ゲート電極１５側の全面を覆う状態に層間絶
縁膜１８を成膜し、次いでＰ+ ソース領域１６上とＰ+
ドレイン領域１７上との当該層間絶縁膜１８とゲート絶
縁膜１４とにコンタクトホール１９，２０を形成する。
続いて各コンタクトホール１９，２０に、Ｐ+ ソース領
域１６とＰ+ ドレイン領域１７とに接続するソース電極
２１とドレイン電極２２とを形成する。上記のようにし
て、ＰチャネルＭＯＳトランジスタ２が形成される。
【００３９】上記第２の実施例の製造方法では、第２の
電界緩和領域３２の濃度が、Ｐ+ ソース領域１６，Ｐ+
ドレイン領域１７よりも二桁のオーダーで低いので、イ
オン注入マスクを用いないで、Ｎ型の半導体基板１１の
全面に第２の電界緩和領域３２を形成する不純物を導入
することが可能になる。したがって、第２の電界緩和領
域３２を形成するためのイオン注入マスクを形成する工
程を行う必要がない。
電界緩和領域３２の濃度が、Ｐ+ ソース領域１６，Ｐ+
ドレイン領域１７よりも二桁のオーダーで低いので、イ
オン注入マスクを用いないで、Ｎ型の半導体基板１１の
全面に第２の電界緩和領域３２を形成する不純物を導入
することが可能になる。したがって、第２の電界緩和領
域３２を形成するためのイオン注入マスクを形成する工
程を行う必要がない。
【００４０】上記第１，第２の実施例ではＰチャネルＭ
ＯＳトランジスタについて説明したが、ＮチャネルＭＯ
Ｓトランジスタについても同様である。この場合には、
構成部品の極性が逆になる。また上記第１，第２の実施
例で説明したイオン注入条件は、一例であって、その数
値に限定されることはない。
ＯＳトランジスタについて説明したが、ＮチャネルＭＯ
Ｓトランジスタについても同様である。この場合には、
構成部品の極性が逆になる。また上記第１，第２の実施
例で説明したイオン注入条件は、一例であって、その数
値に限定されることはない。
【００４１】
【発明の効果】以上、説明したように本発明のＭＯＳト
ランジスタによれば、第１の電界緩和領域に対してゲー
ト電極側の半導体基板の上層に、当該第１の電界緩和領
域と同一導電型でかつ第１の電界緩和領域よりも低濃度
の第２の電界緩和領域を形成したことにより、第１の電
界緩和領域はチャネルストップ性能が十分に確保される
濃度に形成できる。それとともに、電界緩和領域は高耐
圧が十分に確保される濃度に形成できる。よってＭＯＳ
トランジスタは、なだれ降伏による影響を受けることな
く高耐圧を有するものになる。
ランジスタによれば、第１の電界緩和領域に対してゲー
ト電極側の半導体基板の上層に、当該第１の電界緩和領
域と同一導電型でかつ第１の電界緩和領域よりも低濃度
の第２の電界緩和領域を形成したことにより、第１の電
界緩和領域はチャネルストップ性能が十分に確保される
濃度に形成できる。それとともに、電界緩和領域は高耐
圧が十分に確保される濃度に形成できる。よってＭＯＳ
トランジスタは、なだれ降伏による影響を受けることな
く高耐圧を有するものになる。
【００４２】また上記製造方法によれば、電界緩和領域
の濃度がソース領域またはドレイン領域よりも二桁のオ
ーダーで低いので、例えばイオン注入マスクを用いない
で、半導体基板の全面に電界緩和領域を形成する不純物
を導入することが可能になる。したがって、マスクを用
いる工程を増やすことなく電界緩和領域が形成できるの
で、製造工程の負担が最小限になる。
の濃度がソース領域またはドレイン領域よりも二桁のオ
ーダーで低いので、例えばイオン注入マスクを用いない
で、半導体基板の全面に電界緩和領域を形成する不純物
を導入することが可能になる。したがって、マスクを用
いる工程を増やすことなく電界緩和領域が形成できるの
で、製造工程の負担が最小限になる。
【図１】第１の実施例の概略構成断面図である。
【図２】第１の実施例の製造工程図である。
【図３】第２の実施例の概略構成断面図である。
【図４】第２の実施例の製造工程図である。
【図５】従来例の概略構成断面図である。
１ ＰチャネルＭＯＳトランジスタ ２ ＰチャネルＭＯＳトランジスタ １１ Ｎ型の半導体基板 １２ 素子分離領域 １３ 第１の電界緩和領域 １４ ゲート絶縁膜 １５ ゲート電極 １６ Ｐ+ ソース領域 １７ Ｐ+ ドレイン領域 ３１ 第２の電界緩和領域 ３２ 第２の電界緩和領域
Claims (4)
- 【請求項１】 半導体基板の上層に形成した素子分離領
域と、 前記素子分離領域下における前記半導体基板の一方側に
形成した第１の電界緩和領域と、 前記第１の電界緩和領域と同一導電型でかつ低濃度の領
域であって、前記素子分離領域下における前記半導体基
板の他方側に、当該第１の電界緩和領域に接続する状態
に形成した第２の電界緩和領域と、 前記素子分離領域の少なくとも他方側の前記半導体基板
の上層に形成したゲート絶縁膜と、 前記第２の電界緩和領域側のゲート絶縁膜上と前記第２
の電界緩和領域上の前記素子分離領域上とに形成したゲ
ート電極と、 前記ゲート電極に対して素子分離領域側とは反対の半導
体基板の上層に形成したソース領域と、 前記素子分離領域に対して前記ゲート電極側とは反対の
半導体基板の上層に、前記第１の電界緩和領域に接続す
る状態に形成したドレイン領域とよりなることを特徴と
するＭＯＳトランジスタ。 - 【請求項２】 半導体基板の上層に素子分離領域を形成
するとともに、当該素子分離領域下における当該半導体
基板の一方側に第１の電界緩和領域を形成し、当該半導
体基板の他方側に当該第１の電界緩和領域と同一導電型
でかつ低濃度の第２の電界緩和領域を当該第１の電界緩
和領域に接続する状態に形成する第１の工程と、 前記素子分離領域に対して前記第２の電界緩和領域側の
前記半導体基板の上層にゲート絶縁膜を形成した後、前
記第２の電界緩和領域側のゲート絶縁膜上と前記第２の
電界緩和領域上の当該素子分離領域上とにゲート電極を
形成する第２の工程と、 前記ゲート電極に対して素子分離領域側とは反対の半導
体基板の上層にソース領域を形成するとともに、当該素
子分離領域に対して当該ゲート電極側とは反対の半導体
基板の上層に前記第１の電界緩和領域に接続するドレイ
ン領域を形成する第３の工程とを行うことを特徴とする
ＭＯＳトランジスタの製造方法。 - 【請求項３】 半導体基板の上層に形成した素子分離領
域と、 前記素子分離領域下における前記半導体基板に形成した
第１の電界緩和領域と、 前記素子分離領域の一方側における前記半導体基板の上
面にゲート絶縁膜を介して形成したゲート電極と、 前記第１の電界緩和領域と同一導電型でかつ低濃度の領
域であって、前記素子分離領域と前記ゲート電極との間
における前記半導体基板の上層に、当該第１の電界緩和
領域に接続する状態に形成した第２の電界緩和領域と、 前記ゲート電極に対して前記第２の電界緩和領域側とは
反対の半導体基板の上層に形成したソース領域と、 前記素子分離領域に対して前記ゲート電極側とは反対の
半導体基板の上層に、前記第１の電界緩和領域に接続す
る状態に形成したドレイン領域とよりなることを特徴と
するＭＯＳトランジスタ。 - 【請求項４】 半導体基板の上層に素子分離領域を形成
するとともに、当該素子分離領域下における当該半導体
基板に第１の電界緩和領域を形成する第１の工程と、 前記素子分離領域の一方側における前記半導体基板の上
面にゲート絶縁膜を形成し、さらに当該ゲート絶縁膜の
上面にゲート電極を形成する第２の工程と、 前記素子分離領域と前記ゲート電極との間における前記
半導体基板の上層に前記第１の電界緩和領域と同一導電
型でかつ低濃度の第２の電界緩和領域を、当該第１の電
界緩和領域に接続する状態に形成する第３の工程と、 前記ゲート電極に対して前記第２の電界緩和領域側とは
反対の半導体基板の上層にソース領域を形成するととも
に、前記素子分離領域に対して当該ゲート電極側とは反
対の半導体基板の上層に、前記第１の電界緩和領域に接
続するドレイン領域を形成する第４の工程とを行うこと
を特徴とするＭＯＳトランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292244A JPH06120497A (ja) | 1992-10-06 | 1992-10-06 | Ｍｏｓトランジスタおよびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4292244A JPH06120497A (ja) | 1992-10-06 | 1992-10-06 | Ｍｏｓトランジスタおよびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120497A true JPH06120497A (ja) | 1994-04-28 |
Family
ID=17779325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4292244A Pending JPH06120497A (ja) | 1992-10-06 | 1992-10-06 | Ｍｏｓトランジスタおよびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120497A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6638827B2 (en) | 2000-04-26 | 2003-10-28 | Sanyo Electric Co., Ltd. | Semiconductor device and method of manufacturing it |
| JP2012109595A (ja) * | 2004-08-17 | 2012-06-07 | Rohm Co Ltd | 半導体装置の製造方法 |
-
1992
- 1992-10-06 JP JP4292244A patent/JPH06120497A/ja active Pending
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