JPH0379371A - 印字制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、画像データ等の印字を行うプリンタ、ファク
シミリ等の記録装置の印字制御回路に関する。

〔従来の技術〕

読み取り部で読み取った画像データや外部から送られて
くる画像データをＲＡＭ等に一時記憶し、記憶した画像
データを印字部に出力して印字等を行うプリンタ、ファ
クシミリなどの記録装置は知られている。

例えば、ライン単位で印字を行う記録装置においては、
印字ヘッドを駆動する必要のある黒ドツト（印字ドツト
データ）に対応する「１」のデータが全く存在しないラ
インのデータに対しては、そのラインの印字処理を省略
して、記録時間を短くすることが考えられる。

〔発明が解決しようとする課題〕

しかしながら、上述した方法ではライン上の画像データ
に「１」のデータが１個だけ存在する場合にも、通常と
同じ印字処理が実行される。

例えば、ファクシミリ等で送られる画像データには、枠
取りのされた原稿などが送られる場合がある。この時の
画像データとしては、枠と枠の間に文字等が無い場合に
は、１ライン中に「１」のデータが２個しか存在しない
こととなるが、この場合も上述した方法では、そのライ
ンに対し通常と同じ印字処理が行われる。

このように、従来の印字制御方法では、記録すべき情報
量が非常に少ないときでも、通常と同じ記録時間を必要
とし、記録時間の短縮が図れないという問題点があった
。

本発明の課題は、記録すべきデータの情報量に応じて、
効率的な印字を行える印字制御回路を提供することであ
る。

〔課題を解決するための手段〕

第１図は本発明の原理説明図である。

少なくとも１ラインの印字ヘッドを複数ブロックに分割
し、それらの印字ヘッドをブロック単位で時分割で駆動
する印字制御回路において、判別手段１は、上記各ブロ
ックの印字ヘッドに出力されるべきブロック単位の画像
データ内に印字ドツトデータ（例えば、黒ドツトを印字
させるデータ）が存在するか否を判別する。

イネーブル信号出力手段２は、上記判別により印字ドラ
］・データが存在すると判別されたブロックに対応する
印字ヘッドに対し、それら各ブロックの印字ヘッドを順
次駆動させるイネーブル信号を出力する。

〔作　　　用〕

上記構成において、判別手段１による判別の結果、例え
ば特定ブロックの画像データ中に印字ドツトデータが存
在しないときには、イネーブル信号出力手段２は、上記
特定ブロックの印字ヘッドに対するイネーブル信号の出
力タイミングに、印字ドツトデータの存在する次のブロ
ックの印字ヘッドに対しイネーブル信号を出力する。こ
れにより、印字ドツトデータの存在しないブロックの印
字動作が省略されるので、１ラインの印字時間を短くす
ることができる。

〔実　　施　　例〕

以下、本発明の実施例を図面を参照しながら説明する。

第２図は、一実施例のファクシミリ装置の印字制御回路
の回路構成図である。

本実施例のファクシミリ装置は、例えば水平方向に１７
２８ドツトの発熱抵抗が配置されたサーマルヘッドを有
しており、この１７２８個のヘッドを４つのブロックに
分割し、各ブロックのヘッドを時分割で駆動することに
より、１ライン分の画像データの印字を行っている。

第２図において、図示しないＣＰＵからシリアルに出力
される１ライン分の画像データは、第１ブロツクのドラ
イバ１１のシリ、アル入力端子Ｓ■に入力する。

ドライバ１１は、例えば４３２個のシフトレジスタによ
り構成されており、ＳＩ入力端子から入力するシリアル
の画像データは、クロック信号ＣＫに同期して順次右方
向にシフトされ、シリアル出力端子ＳＯから第２ブロツ
クのドライバ１２に出力される。

また、ドライバ１１の各シフトレジスタにはパラレル出
力端子ＰＯが設けられてり、このパラレル出力ＰＯは複
数のアンドゲートからなるアンドゲート群１５に入力し
ている。このアンドゲート群１５の他の入力端子には、
ＣＰＵからのイネーブル信号Ｅ　Ｎ　Ｉが入力している
。

これらドライバ１１及びアンドゲート群１５で第１ブロ
ツクの駆動回路を構成している。

以下、同様に第２、第３及び第４ブロツクの駆動回路も
、第１ブロツクの駆動回路と同一の構成を有し、各ドラ
イバは直列に接続され、ドライバ１２のＰＯ出力はアン
ドゲート群１６に、ドライバ１３のＰＯ出力はアンドゲ
ート群１７に、ドライバ１４のＰＯ出力はアンドゲート
群１８にそれぞれ出力される。

１ライン分の画像データの出力が終了すると、ＣＰＵか
ら各ドライバにラッチ信号（ＬＡＴＣＨ）が出力され、
それらのデータがドライバ内に保持され、パラレルデー
タとしてＰＯ端子から出力される。

また、アンドゲート群１６、エフ及び１８の他の入力端
子には、印字時にはＣＰＵからイネーブル信号Ｅ　Ｎｚ
　、Ｅ　Ｎ３及びＥ　Ｎ　ａが出力される。

上記イネーブル信号Ｅ　Ｎ　＋〜Ｅ　Ｎ　ａは、サーマ
ルヘッドをブロック単位で時分割で駆動する為の信号で
ある。

さらに、ファクシミリ装置の図示しないＲＡＭには、第
４図に示すように１ライン分の画像データを記憶するラ
インバッファＢと、１ラインの画像データを４ブロツク
に分割したとき、それぞれのブロックに印字ドツトの黒
ドツトに対応する「１」のデータが、１個以上存在する
か否を示す通電フラグＦ、〜Ｆ４とが設けられている。

この通電フラグＦ＋””Ｆ４には、ラインバッファＢへ
の画像データの書き込みの際に、ブロック内の画像デー
タに「１」のデータが１個以上あるときには、「１」が
書き込まれ、ブロック内の全ての画像データが「０」の
ときには、「０」が書き込まれる。

以上のような構成の実施例において、次に、外部から画
像データを受信し、そのデータをＲＡＭのラインバッフ
ァＢに格納する際の動作を、第３図のフローチャートを
参照して説明する。

データの受信時に、先ずステップＳ１で、ドツト数をカ
ウントするカウタｎに「１」を設定する。

そして、次のステップＳ２において、受信する画像デー
タを１バイト単位で読み取り、さらにステップＳ３でそ
の１バイトのデータ中に「１」のデータがあるかどうか
を判別する。

読み取ったデータ中に「１」のデータが含まれていると
きには、次のステップＳ４において、カウンタｎの値が
、第１ブロツクの長さを表すＬＬより小さいかどうかを
判別する。

読み取ったデータ中に「１」のデータが存在し、かつｎ
＜Ｌ、であったときには、次のステップＳ５で、第１ブ
ロツクのヘッドの通電を指示する通電フラグＦ＋に「１
」をセットする。

上記ステップＳ５の次には、又はステップＳ３において
読み取ったデータ中に「１」のデータが存在しなかった
ときには、ステップＳ６に進み、１バイト単位でデータ
の読み取りを行っているので、カウンタｎに「８」を加
算する。

さらに、ステップＳ７では、加算したカウンタｎの値が
１ラインの長さを表すＬ４より小さいかどうかを判別す
る。

上述したステップＳ１からステップＳ７の処理において
、すなわち、カウンタｎの値がｎ＜Ｌ。

の範囲において、ｒｌ」のデータが存在しなければ、通
電フラグＦｌには初期値の「０」が書き込まれたままと
なり、後述するサーマルヘッドの通電時に第１ブロツク
のヘッドの通電は行われない。

以下、順次１バイト単位でデータの読み取りを行い、ス
テップＳ４の判別においてｎ≧Ｌ、であると判別された
ら、ステップＳ８に進みカウンタｎの値が、ＬＬ　≦ｎ
＜Ｌ２の範囲にあるかどうかを判別する。ここで、Ｌ２
は第２ブロツクの長さを表す値である。

上記ステップＳ８の判別において、カウンタｎの値がＬ
Ｉ≦ｎ＜Ｌ、の範囲にあるときには、第２ブロツクの画
像データ中に１１」のデータが存在するときであり、次
のステップＳ９に進み第２ブロツクのヘッドの通電を指
示する為にフラグＦ２に「１」を設定する。その後、上
述したステップＳ６およびＳ７に進みカウンタｎの値に
「８」を加算し、１ラインの終わりかどうかを判別する
。

一方、ステップＳ８の判別において、カウンタｎの値が
、Ｌ、≦ｎ＜Ｌ２の範囲にないときには、ステップＳ１
０に進みＬ２≦ｎ＜Ｌ３の範囲にあるかどうかを判別す
る。

カウンタｎの値がＬ２≦ｎ＜Ｌ３の範囲にあるときには
、第３ブロツクの画像データ中に「１」のデータが存在
したときであり、ステップ３１１に進み第３ブロツクの
ヘッドの通電を指示する為にフラグＦ３に「１」を設定
する。その後、ステップＳ６及びＳ７を実行する。

さらに、ステップＳＩＯの判別においてカウンタｎの値
が、Ｌ２≦ｎ＜Ｌ３の範囲に無ければ、第４ブロツクの
画像データ中に「１」のデータが存在するときであり、
ステップＳ１２に進み第４ブロツクのヘッドの通電を指
示する為に通電フラグＦ４に「１」を設定する。その後
、ステップＳ６及びＳ７を実行する。

第４図は、上述した処理を経て、ラインバッツァＢ及び
通電フラグＦｌ−Ｆ４に書き込まれるデータの一例を示
す図である。

例えば、ラインバッファＢに書き込まれる画像データが
、第４図に示すように第２ブロツクのデータと第３ブロ
ツクのデータが全て「０」であるときには、第１ブロツ
ク及び第４ブロツクに対応する通電フラグＦ＋及びＦ４
には「１」が書き込まれ、第２ブロツク及び第３ブロツ
クに対応する通電フラグＦ２及びＦ３には「０」が書き
込まれたままとなる。

従って、サーマルヘッドを時分割で駆動する際に、上記
通電フラグＦｌ−Ｆ４に「０」が書き込まれているブロ
ックの通電を省略することで、１ラインの画像データの
記録速度を早めることができる。

例えば、受信したデータが、枠取りした原稿で枠と枠と
の間に文字等の存在しない部分のデータであるとすると
、通電フラグＦ＋からＦ４には、第４図に示したような
データが書き込まれる。

そして、１ライン分の画像データが、第２図に示した印
字制御回路のドライバ１１．１２．１３及び１４に出力
される。

次に、ＣＰＵから各ブロックのヘッドを駆動させる為の
イネーブル信号ＥＮ、−ＥＮ４が出力される。

第５図は、この時ＣＰＵから印字制御回路に出力される
イネーブル信号波形を示す図である。

同図に破線で示した波形は、全てのブロックの画像デー
タ中に「１」のデータが存在する場合のイネーブル信号
波形を示している。また、実線で示した波形は、第２ブ
ロツク及び第３ブロツクの画像データがすべて「０」の
データであった場合のイネーブル信号波形示している。

第２及び第３ブロツクの画像データが全て「０」であっ
たときには、このとき通電フラグＦ２及びＦ３が共に「
０」となっているので、第２ブロツク及び第３ブロツク
のヘッドを通電させる為のイネーブル信号ＥＮＩ及びＥ
Ｎ２は出力されず、イネーブル信号Ｅ　Ｎ　ｚが出力さ
れるタイミングに、第４ブロツクのヘッドを駆動させる
イネーブル信号Ｅ　Ｎ　ａが出力される。

これにより、１ラインの印字に要する時間が、全てのブ
ロックの印字動作を行ったとき、すなわち、破線で示し
たイネーブル信号ＥＮ４の出力タイミングに第４ブロツ
クのヘッドを駆動した場合の半分となり、印字時間を大
幅に短縮することができ、記録速度を向上させることが
できる。

尚、上記実施例では、サーマルヘッドの場合について述
べたが、インパクトトッド方式等の他の印字ヘッドにも
、本発明は適用できる。

〔発明の効果〕

本発明によれば、印字を必要としないブロックの印字ヘ
ッドの駆動を省略し、全体の印字速度を向上させること
ができる。

【図面の簡単な説明】

第１図は、本発明の原理説明図、 第２図は、一実施例の印字制御回路の回路構成図、 第３図は、実施例の動作を説明するフローチャート、 第４図は、ＲＡＭに記憶されるデータの一例を示す図、 第５図は、イネーブル信号波形を示す図である。 １・・・判別手段、 ２・・・イネーブル信号出力手段。

Claims (1)

1. 【特許請求の範囲】 少なくとも１ラインの印字ヘッドを複数ブロックに分割
   し、該印字ヘッドをブロック単位で時分割で駆動する印
   字制御回路において、 前記各ブロックの印字ヘッドに出力されるべきブロック
   単位の画像データ内に印字ドットデータが存在するか否
   を判別する判別手段と、 該判別により印字ドットデータの存在したブロックに対
   応する印字ヘッドに対し、該印字ヘッドを駆動させるイ
   ネーブル信号を順次与えるイネーブル信号出力手段とを
   備えることを特徴とする印字制御回路。