JPH037963Y2 - - Google Patents
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- JPH037963Y2 JPH037963Y2 JP1987017838U JP1783887U JPH037963Y2 JP H037963 Y2 JPH037963 Y2 JP H037963Y2 JP 1987017838 U JP1987017838 U JP 1987017838U JP 1783887 U JP1783887 U JP 1783887U JP H037963 Y2 JPH037963 Y2 JP H037963Y2
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- Semiconductor Memories (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は半導体記憶装置に係り、特にスタテイ
ツク型半導体記憶装置の構造に関する。
ツク型半導体記憶装置の構造に関する。
近年、半導体記憶装置の集積度および動作速度
は益々向上して来ているが、その要求は依然とし
て高い。
は益々向上して来ているが、その要求は依然とし
て高い。
一般に、スタテイツク型半導体記憶装置は、半
導体基板上に絶縁層を介して形成されたワード
線、ビツト線対、電源線および接地線を備えてお
り、これらのワード線とビツト線対との各交点に
MOSトランジスタからなるスタテイツク型メモ
リセルを配設して構成されている。従来、ワード
線と電源線とMOSトランジスタのゲート電極用
配線は、半導体基板上に絶縁層を介して形成され
た、例えばポリシリコンの、第１の導電層を用い
て平行に構成されており、ビツト線対と接地線は
第１の導電層上に絶縁層を介して形成された、例
えばアルミニウムの、第２の導電層を用いてワー
ド線等の伸長方向と直角をなす方向に伸長するよ
うに構成されていた。従つて、一つのメモリセル
について、行方向には、ワード線、電源線、およ
び交差結合される２つのMOSトランジスタのゲ
ート電極用配線の合計４本のポリシリコン配線が
走行しており、列方向には、一対のビツト線と接
地線の合計３本のアルミニウム配線が走行してい
た。一方向について、同一導電層からなる配線数
が少ない程配線の形成が容易になり、歩留が向上
し、ひいては集積度が向上する。また、ワード
線、ビツト線対、電源線は電気伝導度の大きい材
料を使用する程、メモリセルに対する高速アクセ
スが期待できる。
導体基板上に絶縁層を介して形成されたワード
線、ビツト線対、電源線および接地線を備えてお
り、これらのワード線とビツト線対との各交点に
MOSトランジスタからなるスタテイツク型メモ
リセルを配設して構成されている。従来、ワード
線と電源線とMOSトランジスタのゲート電極用
配線は、半導体基板上に絶縁層を介して形成され
た、例えばポリシリコンの、第１の導電層を用い
て平行に構成されており、ビツト線対と接地線は
第１の導電層上に絶縁層を介して形成された、例
えばアルミニウムの、第２の導電層を用いてワー
ド線等の伸長方向と直角をなす方向に伸長するよ
うに構成されていた。従つて、一つのメモリセル
について、行方向には、ワード線、電源線、およ
び交差結合される２つのMOSトランジスタのゲ
ート電極用配線の合計４本のポリシリコン配線が
走行しており、列方向には、一対のビツト線と接
地線の合計３本のアルミニウム配線が走行してい
た。一方向について、同一導電層からなる配線数
が少ない程配線の形成が容易になり、歩留が向上
し、ひいては集積度が向上する。また、ワード
線、ビツト線対、電源線は電気伝導度の大きい材
料を使用する程、メモリセルに対する高速アクセ
スが期待できる。
しかしながら、従来の構造では、行方向に４本
のポリシリコン配線、列方向に３本のアルミニウ
ム配線が走行していたことにより、配線形成の容
易さ、歩留、あるいは集積度に制限が加えられて
いた。また、ワード線と電源線はゲート電極用の
ポリシリコン配線と同一の導電層で形成されたた
め、抵抗率はアルミニウム等、良伝導性材料と比
較して高く、アクセス時間の高速化を阻げてい
た。
のポリシリコン配線、列方向に３本のアルミニウ
ム配線が走行していたことにより、配線形成の容
易さ、歩留、あるいは集積度に制限が加えられて
いた。また、ワード線と電源線はゲート電極用の
ポリシリコン配線と同一の導電層で形成されたた
め、抵抗率はアルミニウム等、良伝導性材料と比
較して高く、アクセス時間の高速化を阻げてい
た。
本考案の目的は、上述の従来形における問題点
にかんがみワード線、電源線、接地線のうち少な
くとも接地線をゲート電極用配線層と異なる良伝
導性材料の導電層で形成して積層構造にするとい
う構想に基づき、スタテイツク型半導体記憶装置
において、配線層の形成を容易にして歩留を向上
させ、ひいては集積度を向上させるとともに高速
動作を可能とすることにある。
にかんがみワード線、電源線、接地線のうち少な
くとも接地線をゲート電極用配線層と異なる良伝
導性材料の導電層で形成して積層構造にするとい
う構想に基づき、スタテイツク型半導体記憶装置
において、配線層の形成を容易にして歩留を向上
させ、ひいては集積度を向上させるとともに高速
動作を可能とすることにある。
上記の目的を達成するために、本考案により、
〓半導体基板上に絶縁層を介して形成されたワー
ド線、ビツト線対、および接地線を備え、該ワー
ド線と該ビツト線対との各交差部にMOSトラン
ジスタからなるスタテイツク型メモリセルを配設
してなる半導体記憶装置において、該MOSトラ
ンジスタのゲート電極用配線を該半導体基板上に
該絶縁層を介して形成された第１の導電層で構成
し、該接地線を該第１の導電層上に該絶縁層を介
して形成され、該第１の導電層よりも低抵抗の第
２の導電層で構成し、該ビツト線を該第２の導電
層上に該絶縁層を介して形成され、該第１の導電
層よりも低抵抗の第３の導電層で構成し、該第３
の導電層は該第２の導電層の伸長方向と直角の方
向に伸長するように配置したことを特徴とする半
導体記憶装置が提供される。
〓半導体基板上に絶縁層を介して形成されたワー
ド線、ビツト線対、および接地線を備え、該ワー
ド線と該ビツト線対との各交差部にMOSトラン
ジスタからなるスタテイツク型メモリセルを配設
してなる半導体記憶装置において、該MOSトラ
ンジスタのゲート電極用配線を該半導体基板上に
該絶縁層を介して形成された第１の導電層で構成
し、該接地線を該第１の導電層上に該絶縁層を介
して形成され、該第１の導電層よりも低抵抗の第
２の導電層で構成し、該ビツト線を該第２の導電
層上に該絶縁層を介して形成され、該第１の導電
層よりも低抵抗の第３の導電層で構成し、該第３
の導電層は該第２の導電層の伸長方向と直角の方
向に伸長するように配置したことを特徴とする半
導体記憶装置が提供される。
以下、本考案の実施例を図面に基づいて従来例
と対比しながら説明する。
と対比しながら説明する。
第１図は本考案の対象となるスタテイツク型ラ
ンダムアクセスメモリの１メモリセルを示す等価
回路図である。第１図において、メモリ選択用
MOSトランジスタQ1，Q2のゲートにワード線
WLが共通接続されており、これらのトランジス
タのドレイン（又はソース）にはビツト線BL，
BLがそれぞれ接続されている。交差結合されて
フリツプフロツプを構成するMOSトランジスタ
Q3，Q4のドレインとトランジスタQ1Q2のソース
（又はドレイン）はそれぞれ、ノードN1および
N2において接続されている。ノードN1，N2はそ
れぞれ負荷抵抗R1，R2を介して電源線VCCに接続
されている。トランジスタQ3，Q4のソースは接
地線GNDに共通接続されている。
ンダムアクセスメモリの１メモリセルを示す等価
回路図である。第１図において、メモリ選択用
MOSトランジスタQ1，Q2のゲートにワード線
WLが共通接続されており、これらのトランジス
タのドレイン（又はソース）にはビツト線BL，
BLがそれぞれ接続されている。交差結合されて
フリツプフロツプを構成するMOSトランジスタ
Q3，Q4のドレインとトランジスタQ1Q2のソース
（又はドレイン）はそれぞれ、ノードN1および
N2において接続されている。ノードN1，N2はそ
れぞれ負荷抵抗R1，R2を介して電源線VCCに接続
されている。トランジスタQ3，Q4のソースは接
地線GNDに共通接続されている。
第２図は第１図に示したスタテイツク型メモリ
セルの従来の物理的構造を示す平面図、第３図は
第２図の−′線断面図、第４図は第２図の
−′線断面図である。第２図ないし第４図にお
いて、半導体基板１の表面にMOSトランジスタ
Q1〜Q4のソースおよびドレイン領域となる不純
物拡散層２が形成されており（第３図、第４図参
照）、半導体基板１の表面の分離領域３上にポリ
シリコンで形成されたワード線WLおよび電源線
VCCが行方向に平行に走行している。交差結合さ
れるMOSトランジスタQ3およびQ4のゲート電極
用配線G3およびG4が、ワード線WLおよび電源線
VCCと同一のポリシリコンによる導電層で、半導
体基板上に絶縁層４を介して、WLとVCCの間に
これらに平行に形成されている（第２図、第４図
参照）。負荷抵抗R1，R2が、不純物イオンのドー
プ量を少なくしたポリシリコンで、拡散層２の一
部および電源線VCCの一部の上に、絶縁層４を介
して形成されている。ゲート用電極G4と負荷抵
抗R1の一端とトランジスタQ3のドレイン領域に
連絡している拡散層２とがコンタクト用窓N1で
接触している。ゲート電極用配線G3と負荷抵抗
R2の一端とトランジスタQ4のドレイン領域に連
絡している拡散層２とがコンタクト用窓N2で接
触している。負荷抵抗R1，R2の他端は電源線VCC
にコンタクト用窓N3で接触している。WL，G3，
G4，R1，R2，VCCの上に絶縁層４を介して、ビツ
ト線BL，と接地線GNDが、WL，G3，G4，
VCCの伸長方向と直角をなす方向、すなわち列方
向に伸長している。BL，，GNDはアルミニ
ウム層をパターニングして形成される。ビツト線
BLとその下の拡散層とがコンタクト用窓N4で接
触しており、BLとWLとの交差部で選択用トラ
ンジスタQ1が形成されており、とWLとの交
差部で選択用トランジスタQ2が形成されており、
G3とGNDの交差部でトランジスタQ3が、G4と
GNDとの交差部でトランジスタQ4が形成され
る。BL，およびGNDはリンシリケートガラ
ス層PSGで覆われている。
セルの従来の物理的構造を示す平面図、第３図は
第２図の−′線断面図、第４図は第２図の
−′線断面図である。第２図ないし第４図にお
いて、半導体基板１の表面にMOSトランジスタ
Q1〜Q4のソースおよびドレイン領域となる不純
物拡散層２が形成されており（第３図、第４図参
照）、半導体基板１の表面の分離領域３上にポリ
シリコンで形成されたワード線WLおよび電源線
VCCが行方向に平行に走行している。交差結合さ
れるMOSトランジスタQ3およびQ4のゲート電極
用配線G3およびG4が、ワード線WLおよび電源線
VCCと同一のポリシリコンによる導電層で、半導
体基板上に絶縁層４を介して、WLとVCCの間に
これらに平行に形成されている（第２図、第４図
参照）。負荷抵抗R1，R2が、不純物イオンのドー
プ量を少なくしたポリシリコンで、拡散層２の一
部および電源線VCCの一部の上に、絶縁層４を介
して形成されている。ゲート用電極G4と負荷抵
抗R1の一端とトランジスタQ3のドレイン領域に
連絡している拡散層２とがコンタクト用窓N1で
接触している。ゲート電極用配線G3と負荷抵抗
R2の一端とトランジスタQ4のドレイン領域に連
絡している拡散層２とがコンタクト用窓N2で接
触している。負荷抵抗R1，R2の他端は電源線VCC
にコンタクト用窓N3で接触している。WL，G3，
G4，R1，R2，VCCの上に絶縁層４を介して、ビツ
ト線BL，と接地線GNDが、WL，G3，G4，
VCCの伸長方向と直角をなす方向、すなわち列方
向に伸長している。BL，，GNDはアルミニ
ウム層をパターニングして形成される。ビツト線
BLとその下の拡散層とがコンタクト用窓N4で接
触しており、BLとWLとの交差部で選択用トラ
ンジスタQ1が形成されており、とWLとの交
差部で選択用トランジスタQ2が形成されており、
G3とGNDの交差部でトランジスタQ3が、G4と
GNDとの交差部でトランジスタQ4が形成され
る。BL，およびGNDはリンシリケートガラ
ス層PSGで覆われている。
第２図ないし第４図から明らかなように、従来
の構造では、１つのメモリセル当り、行方向にポ
リシリコンで形成された同一導電層の４本の配
線、すなわち、WL，G3，G4，VCCが存在し、列
方向にアルミニウムで形成された同一導電層の３
本の配線、すなわち、BL，GND，が存在す
る。
の構造では、１つのメモリセル当り、行方向にポ
リシリコンで形成された同一導電層の４本の配
線、すなわち、WL，G3，G4，VCCが存在し、列
方向にアルミニウムで形成された同一導電層の３
本の配線、すなわち、BL，GND，が存在す
る。
次に、第５図から第７図を用いて本考案の実施
例を説明する。
例を説明する。
第５図は第１図に示したスタテイツク型メモリ
セルの本考案の一実施例による物理的構造を示す
平面図、第６図は第５図の−′線断面図、第
７図は第５図の−′線断面図である。第５図
ないし第７図において、１，２および３はそれぞ
れ、従来図と同様の半導体基板、不純物拡散層お
よび分離領域である。分離領域３上にワード線用
のポリシリコン配線層WLPが行方向に走行して
いる。交差結合されるMOSトランジスタQ3およ
びQ4のゲート電極用配線G3およびG4が、従来同
様にポリシリコン配線層WLPと同一のポリシリ
コンによる第１の導電層で、半導体基板１上に絶
縁層４を介して形成されている。負荷抵抗R1，
R2が、不純物イオンのドープ量を少なくしたポ
リシリコンで、拡散層２の一部の上に、絶縁層４
を介して形成されている。従来の如きポリシリコ
ンで構成された電源線は存在しな。WLP，G3，
G4，R1，R2上に、絶縁層４を介して、ワード線
WL、接地線GNDおよび電源線VCCが、G3，G4と
平行に形成されている。ワード線WLはポリシリ
コン配線層WLPと接触している。WL，GNDお
よびVCCはモリブデン、タングステン、アルミニ
ウム等の良伝導性材料を用いた第２の導電層で構
成される。WL，GNDおよびVCCの上に絶縁層４
を介して、ビツト線対BLおよびが、WL等の
伸長方向と直角をなす方向、すなわち列方向に伸
長して形成されている。ビツト線対BLおよび
も、従来同様に、アルミニウム等の良伝導性材料
を用いた第３の導電層で構成される。BL，は
従来同様PSGで覆われている。コンタクト用窓
N1〜N2が従来同様に設けられている。
セルの本考案の一実施例による物理的構造を示す
平面図、第６図は第５図の−′線断面図、第
７図は第５図の−′線断面図である。第５図
ないし第７図において、１，２および３はそれぞ
れ、従来図と同様の半導体基板、不純物拡散層お
よび分離領域である。分離領域３上にワード線用
のポリシリコン配線層WLPが行方向に走行して
いる。交差結合されるMOSトランジスタQ3およ
びQ4のゲート電極用配線G3およびG4が、従来同
様にポリシリコン配線層WLPと同一のポリシリ
コンによる第１の導電層で、半導体基板１上に絶
縁層４を介して形成されている。負荷抵抗R1，
R2が、不純物イオンのドープ量を少なくしたポ
リシリコンで、拡散層２の一部の上に、絶縁層４
を介して形成されている。従来の如きポリシリコ
ンで構成された電源線は存在しな。WLP，G3，
G4，R1，R2上に、絶縁層４を介して、ワード線
WL、接地線GNDおよび電源線VCCが、G3，G4と
平行に形成されている。ワード線WLはポリシリ
コン配線層WLPと接触している。WL，GNDお
よびVCCはモリブデン、タングステン、アルミニ
ウム等の良伝導性材料を用いた第２の導電層で構
成される。WL，GNDおよびVCCの上に絶縁層４
を介して、ビツト線対BLおよびが、WL等の
伸長方向と直角をなす方向、すなわち列方向に伸
長して形成されている。ビツト線対BLおよび
も、従来同様に、アルミニウム等の良伝導性材料
を用いた第３の導電層で構成される。BL，は
従来同様PSGで覆われている。コンタクト用窓
N1〜N2が従来同様に設けられている。
第２図の従来例と第５図の本考案の実施例を比
較するとわかるように、従来は列方向に同一導電
層で構成された３本の配線BL，GND，が存
在していたが、本実施例ではビツト線対BL，
の３本だけが列方向に走行している。このため、
列方向の配線間の間隔l1は、メモリセルの寸法を
同じくしたとき、本実施例の方が従来例より大き
くなる。このことは、ビツト線対の形成が従来に
比較して容易になることを意味し、従つて本実施
例により製造歩留は向上する。また、本実施例に
おいて、列方向の配線間の間隔l1を従来例と等し
くすれば、ビツト線対の間の間隔は従来と比較し
て約半分になり、従つて集積度は大巾に向上す
る。また行方向に注目すると、従来例ではポリシ
リコンの電源線VCCは不純物拡散層２の形成時に
マスクとして作用するので、拡散層２の外側に形
成されていたが（第２図、第４図参照）、本実施
例では、拡散層２を形成した後にアルミニウム等
の電源線VCCが第２の導電層で形成されるので、
拡散層２の一部を覆うように電源線VCCを形成す
ることが可能となる。このため、第５図および第
７図からわかるように電源線VCCの一部と拡散層
２の一部がオーバラツプするようにして電源線
VCCが形成されている。この構成により、ワード
線WLと電源線VCCの間の間隔l2は従来例に比べて
短くなり、これによつても集積度は向上する。
較するとわかるように、従来は列方向に同一導電
層で構成された３本の配線BL，GND，が存
在していたが、本実施例ではビツト線対BL，
の３本だけが列方向に走行している。このため、
列方向の配線間の間隔l1は、メモリセルの寸法を
同じくしたとき、本実施例の方が従来例より大き
くなる。このことは、ビツト線対の形成が従来に
比較して容易になることを意味し、従つて本実施
例により製造歩留は向上する。また、本実施例に
おいて、列方向の配線間の間隔l1を従来例と等し
くすれば、ビツト線対の間の間隔は従来と比較し
て約半分になり、従つて集積度は大巾に向上す
る。また行方向に注目すると、従来例ではポリシ
リコンの電源線VCCは不純物拡散層２の形成時に
マスクとして作用するので、拡散層２の外側に形
成されていたが（第２図、第４図参照）、本実施
例では、拡散層２を形成した後にアルミニウム等
の電源線VCCが第２の導電層で形成されるので、
拡散層２の一部を覆うように電源線VCCを形成す
ることが可能となる。このため、第５図および第
７図からわかるように電源線VCCの一部と拡散層
２の一部がオーバラツプするようにして電源線
VCCが形成されている。この構成により、ワード
線WLと電源線VCCの間の間隔l2は従来例に比べて
短くなり、これによつても集積度は向上する。
さらに、電源線VCC、接地線GND、及びワード
線WLは拡散層を用いて形成されておらず良伝導
材料で形成されるので、トランジスタ等のアクテ
イブ素子を形成するために基板表面に形成される
拡散層を覆うようにしてVCC，GND，WLを形成
でき、従つてVCC，GND，WLを拡散層で形成す
る場合に比べて高集積化が可能である。
線WLは拡散層を用いて形成されておらず良伝導
材料で形成されるので、トランジスタ等のアクテ
イブ素子を形成するために基板表面に形成される
拡散層を覆うようにしてVCC，GND，WLを形成
でき、従つてVCC，GND，WLを拡散層で形成す
る場合に比べて高集積化が可能である。
さらに、ワード線WLは、従来ポリシリコンに
より形成されていたが、本実施例ではアルミニウ
ム等の良伝導性材料で形成されるので、ワード線
WLに付随するCR時定数は従来より小となり、
高速動作が可能となる。
より形成されていたが、本実施例ではアルミニウ
ム等の良伝導性材料で形成されるので、ワード線
WLに付随するCR時定数は従来より小となり、
高速動作が可能となる。
なお、前述の実施例ではワード線WL、接地線
GND、および電源線VCCをすべて第２の導電層で
形成したが、WL，GND，VCCのうち少なくとも
接地線を第２の導電層で形成し、残りの配線を他
の導電層で形成する積層構造にしても本考案の範
囲に含まれる。
GND、および電源線VCCをすべて第２の導電層で
形成したが、WL，GND，VCCのうち少なくとも
接地線を第２の導電層で形成し、残りの配線を他
の導電層で形成する積層構造にしても本考案の範
囲に含まれる。
以上述べたように、本考案によりワード線、電
源線、接地線の少なくとも１本をゲート電極用配
線層と異なる良伝導性材料の導電層で形成して積
層構造にしたことにより、スタテイツク型半導体
記憶装置の配線層の形成が容易となつて製造歩留
まりが向上し、或いは集積度が大巾に向上し、あ
わせて高速動作が可能となる。
源線、接地線の少なくとも１本をゲート電極用配
線層と異なる良伝導性材料の導電層で形成して積
層構造にしたことにより、スタテイツク型半導体
記憶装置の配線層の形成が容易となつて製造歩留
まりが向上し、或いは集積度が大巾に向上し、あ
わせて高速動作が可能となる。
第１図は本考案の対象となるスタテイツク型ラ
ンダムアクセスメモリの１メモリセルを示す等価
回路図、第２図は第１図のスタテイツク型メモリ
セルの従来の物理的構造を示す平面図、第３図は
第２図の−′線断面図、第４図は第２図の
−′線断面図、第５図は第１図に示したスタテ
イツク型メモリセルの、本考案の一実施例による
物理的構造を示す平面図、第６図は第５図の−
′線断面図、そして第７図は第５図の−′線
断面図である。 １……半導体基板、２……不純物拡散層、３…
…分離領域、４……絶縁層、WL……ワード線、
BL，……ビツト線対、VCC……電源線、GND
……接地線、G3，G4……ゲート電極用配線。
ンダムアクセスメモリの１メモリセルを示す等価
回路図、第２図は第１図のスタテイツク型メモリ
セルの従来の物理的構造を示す平面図、第３図は
第２図の−′線断面図、第４図は第２図の
−′線断面図、第５図は第１図に示したスタテ
イツク型メモリセルの、本考案の一実施例による
物理的構造を示す平面図、第６図は第５図の−
′線断面図、そして第７図は第５図の−′線
断面図である。 １……半導体基板、２……不純物拡散層、３…
…分離領域、４……絶縁層、WL……ワード線、
BL，……ビツト線対、VCC……電源線、GND
……接地線、G3，G4……ゲート電極用配線。
Claims (1)
- 半導体基板上に絶縁層を介して形成されたワー
ド線、ビツト線対、および接地線を備え、該ワー
ド線と該ビツト線対との各交差部にMOSトラン
ジスタからなるスタテイツク型メモリセルを配設
してなる半導体記憶装置において、該MOSトラ
ンジスタのゲート電極用配線を該半導体基板上に
該絶縁層を介して形成された第１の導電層で構成
し、該接地線を該第１の導電層上に該絶縁層を介
して形成され、該第１の導電層よりも低抵抗の第
２の導電層で構成し、該ビツト線を該第２の導電
層上に該絶縁層を介して形成され、該第１の導電
層よりも低抵抗の第３の導電層で構成し、該第３
の導電層は該第２の導電層の伸長方向と直角の方
向に伸長するように配置したことを特徴とする半
導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987017838U JPH037963Y2 (ja) | 1987-02-12 | 1987-02-12 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1987017838U JPH037963Y2 (ja) | 1987-02-12 | 1987-02-12 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62151761U JPS62151761U (ja) | 1987-09-26 |
| JPH037963Y2 true JPH037963Y2 (ja) | 1991-02-27 |
Family
ID=30810962
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1987017838U Expired JPH037963Y2 (ja) | 1987-02-12 | 1987-02-12 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH037963Y2 (ja) |
-
1987
- 1987-02-12 JP JP1987017838U patent/JPH037963Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62151761U (ja) | 1987-09-26 |
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