JPH0379890B2 - - Google Patents
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- JPH0379890B2 JPH0379890B2 JP53084434A JP8443478A JPH0379890B2 JP H0379890 B2 JPH0379890 B2 JP H0379890B2 JP 53084434 A JP53084434 A JP 53084434A JP 8443478 A JP8443478 A JP 8443478A JP H0379890 B2 JPH0379890 B2 JP H0379890B2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
本発明は、パリテイビツトに基づいて誤り訂正
用冗長ビツトが形成され、この誤り訂正用冗長ビ
ツトを用いてデータの誤りが訂正されるデータ誤
り訂正方法に関するものであり、特にパリテイビ
ツトを含む１ブロツクのデータ長が長い場合に適
用して好適なものである。
用冗長ビツトが形成され、この誤り訂正用冗長ビ
ツトを用いてデータの誤りが訂正されるデータ誤
り訂正方法に関するものであり、特にパリテイビ
ツトを含む１ブロツクのデータ長が長い場合に適
用して好適なものである。
パリテイビツトによる誤り訂正の基本的なもの
として、ｎワードのデータ（D1，D2…Do）に対
して（D1D2…Do＝P1（偶数パリテイ））又は
（1 2…o＝P1（奇数パリテイ））の関係を満
足するパリテイビツトとｎワードのデータの夫々
の誤り検出が可能な冗長ビツト（パリテイビツ
ト、CRCコード等）とを付加して１ブロツクの
データを構成して伝送し、受信側において、１ブ
ロツク内の１ワードが誤つている場合には、その
誤りワードDiを除いて（D1D2…Do＋P1＝
Di）又は（1 2…o 1＝Di）の演算
（mod.2の加算法に従つている。以下同様であ
る。）を行うことが正しいデータDiを得ることが
できるようにしたものがある。この誤り訂正処理
を実現する構成として並列処理方式と直列処理方
式とが考えられている。１ブロツク分のｎワード
を並列出力として各ワードの対応するビツト同志
を加算処理する並列処理方式では、（ｎ＋１）ワ
ード分のレジスタと各ビツトごとに加算器（エク
スクルーシブオアゲート）とを必要とし、然も規
則正しくデータを読出して直列化する場合の制御
が複雑となる。受信データをシフトレジスタに供
給し、その出力をフイードバツクして受信データ
と加算する直列処理方式では、データを入れてお
くレジスタが１ワード分ですみ、また加算器も１
個ですむが、（D1〜Do、P1）のうちでｎワードを
供給して初めて訂正されたデータが得られるの
で、誤りデータを訂正して正しい順序の直列デー
タを得るためには、ｎワード分バツフアメモリー
が必要となり、結局（ｎ＋１）個のレジスタを必
要とする。従つて、並列処理方式と比べてさほど
構成を簡単化できない。
として、ｎワードのデータ（D1，D2…Do）に対
して（D1D2…Do＝P1（偶数パリテイ））又は
（1 2…o＝P1（奇数パリテイ））の関係を満
足するパリテイビツトとｎワードのデータの夫々
の誤り検出が可能な冗長ビツト（パリテイビツ
ト、CRCコード等）とを付加して１ブロツクの
データを構成して伝送し、受信側において、１ブ
ロツク内の１ワードが誤つている場合には、その
誤りワードDiを除いて（D1D2…Do＋P1＝
Di）又は（1 2…o 1＝Di）の演算
（mod.2の加算法に従つている。以下同様であ
る。）を行うことが正しいデータDiを得ることが
できるようにしたものがある。この誤り訂正処理
を実現する構成として並列処理方式と直列処理方
式とが考えられている。１ブロツク分のｎワード
を並列出力として各ワードの対応するビツト同志
を加算処理する並列処理方式では、（ｎ＋１）ワ
ード分のレジスタと各ビツトごとに加算器（エク
スクルーシブオアゲート）とを必要とし、然も規
則正しくデータを読出して直列化する場合の制御
が複雑となる。受信データをシフトレジスタに供
給し、その出力をフイードバツクして受信データ
と加算する直列処理方式では、データを入れてお
くレジスタが１ワード分ですみ、また加算器も１
個ですむが、（D1〜Do、P1）のうちでｎワードを
供給して初めて訂正されたデータが得られるの
で、誤りデータを訂正して正しい順序の直列デー
タを得るためには、ｎワード分バツフアメモリー
が必要となり、結局（ｎ＋１）個のレジスタを必
要とする。従つて、並列処理方式と比べてさほど
構成を簡単化できない。
本発明は、上述の二つの方式に比べてレジスタ
（バツフアメモリー）の容量を低減化することが
でき、構成が安価且つ簡単なデータ誤り訂正装置
を実現することを目的とするものである。本発明
は、PCM記録再生装置等において伝送路で生じ
る時間軸変動分を除去するためにRAMが設けら
れていることに着目し、例えばこのRAMを用い
てその読出し速度を書込み速度の２倍とする。そ
して、このRAMに記憶された１ブロツクから第
１のデータが読出され、また、このブロツク以前
の１ブロツクから第２の出力データが読出され、
RAMから読出されるこれら第１及び第２の出力
データに基づいて誤り訂正処理を行うことによつ
て直列所処理方式において必要とされるバツフア
メモリを省略するようにしたものである。すなわ
ち、RAMに記憶された所定のブロツクから先行
して読出した第１の出力データから誤り訂正用の
冗長ビツトを形成すると共にこの誤り訂正用の冗
長ビツトが形成されるタイミングに合せてこのブ
ロツクから読出した第２の出力データを上記誤り
訂正用の冗長ビツトを用いて誤り訂正処理を行う
ことで、バツフアメモリを省略するものである。
例えば、１ブロツクが６ワードのデータと１ワー
ド分のパリテイビツト系列とから構成されている
場合において、RAMから読出された第２の出力
データSd2が第１図Ａに示され、同図Ｂには同じ
く第１の出力データSd1が示されている。D1，ｎ
及びDi,o+1は、夫々ｎ番目及びｎ＋１番目のブロ
ツクにおけるｉ番目の１ワードのデータを示し、
Fi，ｎ及びFi,o+1は、対応するｉ番目のデータが
正しいか、誤つているかを示す判別ビツトを示
す。ｎ番目及びｎ＋１番目のブロツクに含まれて
いるパリテイビツト系列Po及びPo+1は、夫々のブ
ロツクに対応してRAMに書込れており、データ
の誤りが検出されない限り読出されない。また、
判別ビツトはRAMへの書込みに対して先行する
誤り検出例えばCRCによつて形成されており、
誤つている場合に“１”、誤りが検出されない場
合“０”に設定されて夫々のワードと共に記憶さ
れる。第１の出力データSd1について判別ビツト
が監視されており、例えば、ｎ＋１番目のブロツ
クにおける判別ビツトF4,o+1が“１”となつてお
り、データ〔D4,o+1〕が誤つていることが検知さ
れた場合には、RAMから誤りデータ〔D4,o+1〕
を読出す代わりににそのブロツクにおけるパリテ
イビツト系列Po+1を読出す。そして、誤りデータ
〔D4,o+1〕を除く出力データSd1を直列演算処理す
ることによつてｎ＋１番目のブロツクのデータが
RAMから第２の出力データとして読出されるタ
イミングに対応して誤りが訂正された正しいデー
タD4,o+1を形成することができる。この正しいデ
ータD4,o+1をRAMから読出される第２の出力デ
ータSd2中に再び現れる誤りデータ〔D4,o+1〕と
置き代えて出力として取り出せば良い。
（バツフアメモリー）の容量を低減化することが
でき、構成が安価且つ簡単なデータ誤り訂正装置
を実現することを目的とするものである。本発明
は、PCM記録再生装置等において伝送路で生じ
る時間軸変動分を除去するためにRAMが設けら
れていることに着目し、例えばこのRAMを用い
てその読出し速度を書込み速度の２倍とする。そ
して、このRAMに記憶された１ブロツクから第
１のデータが読出され、また、このブロツク以前
の１ブロツクから第２の出力データが読出され、
RAMから読出されるこれら第１及び第２の出力
データに基づいて誤り訂正処理を行うことによつ
て直列所処理方式において必要とされるバツフア
メモリを省略するようにしたものである。すなわ
ち、RAMに記憶された所定のブロツクから先行
して読出した第１の出力データから誤り訂正用の
冗長ビツトを形成すると共にこの誤り訂正用の冗
長ビツトが形成されるタイミングに合せてこのブ
ロツクから読出した第２の出力データを上記誤り
訂正用の冗長ビツトを用いて誤り訂正処理を行う
ことで、バツフアメモリを省略するものである。
例えば、１ブロツクが６ワードのデータと１ワー
ド分のパリテイビツト系列とから構成されている
場合において、RAMから読出された第２の出力
データSd2が第１図Ａに示され、同図Ｂには同じ
く第１の出力データSd1が示されている。D1，ｎ
及びDi,o+1は、夫々ｎ番目及びｎ＋１番目のブロ
ツクにおけるｉ番目の１ワードのデータを示し、
Fi，ｎ及びFi,o+1は、対応するｉ番目のデータが
正しいか、誤つているかを示す判別ビツトを示
す。ｎ番目及びｎ＋１番目のブロツクに含まれて
いるパリテイビツト系列Po及びPo+1は、夫々のブ
ロツクに対応してRAMに書込れており、データ
の誤りが検出されない限り読出されない。また、
判別ビツトはRAMへの書込みに対して先行する
誤り検出例えばCRCによつて形成されており、
誤つている場合に“１”、誤りが検出されない場
合“０”に設定されて夫々のワードと共に記憶さ
れる。第１の出力データSd1について判別ビツト
が監視されており、例えば、ｎ＋１番目のブロツ
クにおける判別ビツトF4,o+1が“１”となつてお
り、データ〔D4,o+1〕が誤つていることが検知さ
れた場合には、RAMから誤りデータ〔D4,o+1〕
を読出す代わりににそのブロツクにおけるパリテ
イビツト系列Po+1を読出す。そして、誤りデータ
〔D4,o+1〕を除く出力データSd1を直列演算処理す
ることによつてｎ＋１番目のブロツクのデータが
RAMから第２の出力データとして読出されるタ
イミングに対応して誤りが訂正された正しいデー
タD4,o+1を形成することができる。この正しいデ
ータD4,o+1をRAMから読出される第２の出力デ
ータSd2中に再び現れる誤りデータ〔D4,o+1〕と
置き代えて出力として取り出せば良い。
上述した本発明方法によるデータ誤り訂正を行
う装置の一例が第２図に示されている。尚、本発
明で述べるRAMとは、この第２図において、
RAM１及びフリツプフロツプ１３ａ，１３ｂ，
１４ａ，１４ｂを指している。第２図において、
１はRAMを示し、PCM記録再生装置で再生され
た再生データがCRCチエツカを介され、これに
よつて判別ビツトが１ワード毎に付加された形態
の入力データがRAM１の入力端２に供給され
る。３ａ，４ａ，５ａは、書込みアドレス信号を
発生するビツトカウンタ、ワードカウンタ、ブロ
ツクカウンタを夫々示し、３ｂ，４ｂ，５ｂは、
読出しアドレス信号を発生するビツトカウンタ、
ワードカウンタ、ブロツクカウンタを夫々示す。
データセレクタ６によつて書込みアドレス信号と
読出しアドレス信号との何れかが選択されて
RAM１に与えられる。
う装置の一例が第２図に示されている。尚、本発
明で述べるRAMとは、この第２図において、
RAM１及びフリツプフロツプ１３ａ，１３ｂ，
１４ａ，１４ｂを指している。第２図において、
１はRAMを示し、PCM記録再生装置で再生され
た再生データがCRCチエツカを介され、これに
よつて判別ビツトが１ワード毎に付加された形態
の入力データがRAM１の入力端２に供給され
る。３ａ，４ａ，５ａは、書込みアドレス信号を
発生するビツトカウンタ、ワードカウンタ、ブロ
ツクカウンタを夫々示し、３ｂ，４ｂ，５ｂは、
読出しアドレス信号を発生するビツトカウンタ、
ワードカウンタ、ブロツクカウンタを夫々示す。
データセレクタ６によつて書込みアドレス信号と
読出しアドレス信号との何れかが選択されて
RAM１に与えられる。
アンドゲート７に書込みデート信号PWGと書
込みビツトクロツクPWBCが供給され、アンド
ゲート７の出力がビツトアドレスカウンタ３ａに
供給される。この例のPCM記録再生装置は、
VTR（ビデオテープレコーダ）を伝送手段として
用いており、記録又は再生されるPCM信号がテ
レビジヨン信号と同一の信号形態とされている。
即ち第４図Ａに示すようにテレビジヨン信号と等
しい長さの１フイールド（1V）期間内で垂直ブ
ラツキング期間に相当するデータ欠如期間が設け
られ、また、第４図Ｃに示すようにテレビジヨン
信号と等しい長さの１水平期間（1H）内で水平
ブランキング期間に相当するデータ欠如期間が設
けられた形態となされている。書込みゲート信号
PWGは、第４図Ｂ及びＤに示すようにデータ欠
如期間で“０”となり、このデータ欠如期間にお
ける書込み動作を停止するためのものである。
込みビツトクロツクPWBCが供給され、アンド
ゲート７の出力がビツトアドレスカウンタ３ａに
供給される。この例のPCM記録再生装置は、
VTR（ビデオテープレコーダ）を伝送手段として
用いており、記録又は再生されるPCM信号がテ
レビジヨン信号と同一の信号形態とされている。
即ち第４図Ａに示すようにテレビジヨン信号と等
しい長さの１フイールド（1V）期間内で垂直ブ
ラツキング期間に相当するデータ欠如期間が設け
られ、また、第４図Ｃに示すようにテレビジヨン
信号と等しい長さの１水平期間（1H）内で水平
ブランキング期間に相当するデータ欠如期間が設
けられた形態となされている。書込みゲート信号
PWGは、第４図Ｂ及びＤに示すようにデータ欠
如期間で“０”となり、このデータ欠如期間にお
ける書込み動作を停止するためのものである。
第５図に示すように読出しビツトクロツク
PRBCに対して同期し、且つその２倍の周波数の
読出しビツトクロツク２PRBCが形成される。上
述の書込みビツトクロツクPWBCは、再生信号
中の同期信号に同期するようにPLL回路等によ
つて形成されるのに対し、読出しビツトクロツク
PRBCは、一定周波数のもので基準発振器の出力
を分周して形成され、両者によりジツタ等の時間
軸変動分の吸収が図られている。この例のように
再生データにデータ欠如期間が存在しているとき
には、データ欠如期間を除去する時間軸伸長が必
要とされ、そのために書込みビツトクロツク
PWBの周波数に比して読出しビツトクロツク
PRBCの周波数が低くされている。時間軸伸長処
理のためにRAM１が非同期で書込み動作及び読
出し動作を行なうようにデータセレクタ６及び
RAM１が制御され、その制御信号がＲ／Ｗ制御
回路８から発生する。このＲ／Ｗ制御回路８に対
してアンドゲートを介された書込みビツトクロツ
クPWBCと読出しビツトクロツク２PRBCとが供
給され、書込み速度の略２倍の読出し速度でデー
タを読出すように制御される。
PRBCに対して同期し、且つその２倍の周波数の
読出しビツトクロツク２PRBCが形成される。上
述の書込みビツトクロツクPWBCは、再生信号
中の同期信号に同期するようにPLL回路等によ
つて形成されるのに対し、読出しビツトクロツク
PRBCは、一定周波数のもので基準発振器の出力
を分周して形成され、両者によりジツタ等の時間
軸変動分の吸収が図られている。この例のように
再生データにデータ欠如期間が存在しているとき
には、データ欠如期間を除去する時間軸伸長が必
要とされ、そのために書込みビツトクロツク
PWBの周波数に比して読出しビツトクロツク
PRBCの周波数が低くされている。時間軸伸長処
理のためにRAM１が非同期で書込み動作及び読
出し動作を行なうようにデータセレクタ６及び
RAM１が制御され、その制御信号がＲ／Ｗ制御
回路８から発生する。このＲ／Ｗ制御回路８に対
してアンドゲートを介された書込みビツトクロツ
クPWBCと読出しビツトクロツク２PRBCとが供
給され、書込み速度の略２倍の読出し速度でデー
タを読出すように制御される。
読出し側のワードカウンタ４ｂの出力がアドレ
スロード回路９を介してデータセレクタ６に供給
される。アドレスロード回路９は、アンドゲート
１０の出力で制御され、アンドゲート１０の出力
が“１”となる期間でのみ読出しワードアドレス
がパリテイビツト系列のアドレスとなされる。こ
のアンドゲート１０には、制御回路１２からの制
御信号P1と読出しビツトクロツクPRBCとが供給
される。また、読出し側のブロツクカウンタ５ｂ
の出力がフルアダー１１の一方の加算入力とさ
れ、他方の加算入力の最下位ビツト入力として読
出しビツトクロツクPRBCが供給される。第５図
に示す読出しビツトクロツク２PRBCの立上りの
タイミングを読出し命令とすると、読出しビツト
クロツクPRBCが“０”の期間Toではブロツク
アドレスがｎ番目となつており、これが“１”の
期間To+1ではブロツクアドレスがひとつ進んだ
ｎ＋１番目となり、従つて１ビツト周期内でｎ番
目のブロツクとｎ＋１番目のブロツクとの夫々か
らデータが交互に読出されることになる。また、
アンドゲート１０に読出しビツトクロツクPRBC
が供給されるので、パリテイビツト系列のワード
アドレスが指定されるのは、ｎ＋１番目のブロツ
クに関する読出し動作がなされているときだけで
ある。
スロード回路９を介してデータセレクタ６に供給
される。アドレスロード回路９は、アンドゲート
１０の出力で制御され、アンドゲート１０の出力
が“１”となる期間でのみ読出しワードアドレス
がパリテイビツト系列のアドレスとなされる。こ
のアンドゲート１０には、制御回路１２からの制
御信号P1と読出しビツトクロツクPRBCとが供給
される。また、読出し側のブロツクカウンタ５ｂ
の出力がフルアダー１１の一方の加算入力とさ
れ、他方の加算入力の最下位ビツト入力として読
出しビツトクロツクPRBCが供給される。第５図
に示す読出しビツトクロツク２PRBCの立上りの
タイミングを読出し命令とすると、読出しビツト
クロツクPRBCが“０”の期間Toではブロツク
アドレスがｎ番目となつており、これが“１”の
期間To+1ではブロツクアドレスがひとつ進んだ
ｎ＋１番目となり、従つて１ビツト周期内でｎ番
目のブロツクとｎ＋１番目のブロツクとの夫々か
らデータが交互に読出されることになる。また、
アンドゲート１０に読出しビツトクロツクPRBC
が供給されるので、パリテイビツト系列のワード
アドレスが指定されるのは、ｎ＋１番目のブロツ
クに関する読出し動作がなされているときだけで
ある。
RAM１の読出し出力がＤフリツプフロツプ１
３ａ及び１３ｂに入力され、フリツプフロツプ１
３ｂのクロツク入力として読出ビツトクロツク
PRBCが供給されると共に、フリツプフロツプ１
３ａのクロツク入力としてその反転されたものが
供給され、従つてフリツプフロツプ１３ａによつ
てｎ＋１番目のブロツクの読出し出力が選択さ
れ、フリツプフロツプ１３ｂによつてｎ番目のブ
ロツクの読出し出力が選択される。フリツプフロ
ツプ１３ａ，１３ｂの出力が夫々供給されるフリ
ツプフロツプ１４ａ，１４ｂが設けられ、これら
フリツプフロツプ１４ａ，１４ｂに対して共通に
読出しビツトクロツクPRBCが供給されることに
よつてフリツプフロツプ１４ａ，１４ｂの夫々か
ら同期して第１のデータ出力Sd1及び第２のデー
タ出力Sd2が現れる。この例では、１ブロツク分
のデータが６ワードとされており、第３図Ａ及び
Ｃに夫々データ出力Sd1及びSd2が示されている。
データ出力Sd2は、セレクタ１５の一方の入力端
に供給される。
３ａ及び１３ｂに入力され、フリツプフロツプ１
３ｂのクロツク入力として読出ビツトクロツク
PRBCが供給されると共に、フリツプフロツプ１
３ａのクロツク入力としてその反転されたものが
供給され、従つてフリツプフロツプ１３ａによつ
てｎ＋１番目のブロツクの読出し出力が選択さ
れ、フリツプフロツプ１３ｂによつてｎ番目のブ
ロツクの読出し出力が選択される。フリツプフロ
ツプ１３ａ，１３ｂの出力が夫々供給されるフリ
ツプフロツプ１４ａ，１４ｂが設けられ、これら
フリツプフロツプ１４ａ，１４ｂに対して共通に
読出しビツトクロツクPRBCが供給されることに
よつてフリツプフロツプ１４ａ，１４ｂの夫々か
ら同期して第１のデータ出力Sd1及び第２のデー
タ出力Sd2が現れる。この例では、１ブロツク分
のデータが６ワードとされており、第３図Ａ及び
Ｃに夫々データ出力Sd1及びSd2が示されている。
データ出力Sd2は、セレクタ１５の一方の入力端
に供給される。
第６図Ａに示すようにデータの１ワード例えば
Di，ｎの最初の２ビツトの位置に判別ビツトFi，
ｎが挿入され、図示せずもパリテイビツト系列に
対しても同様に判別ビツトが挿入されている。判
別ビツトFi，ｎが“０”のときは、そのワードが
正しいデータであることを示し、これが“１”の
ときは、誤りデータであることを示す。PCM記
録時では、ドロツプアウト等に起因するバースト
誤りの分散化の目的で複数ブロツクを単位とする
インターリーブ（順序の並び変え）又は、１ブロ
ツクの７ワードを順次遅延させる畳み込みコード
化などが行われ、この何れかの処理の結果のデー
タ及びパリテイビツト系列の複数ワード毎に誤り
検出用コード例えばCRCコードが付加される。
そして再生時では、CRCコードで誤りを検出し
た後にデインターリーブ又は遅延処理がなされて
元の順序のデータ配列となされる。この再生時の
処理は、RAM１のアドレス制御を工夫すること
で可能である。RAM１の読出しビツトアドレス
を制御することによつて１ワードの最初の２ビツ
トの位置に判別ビツトを挿入することができる。
出力データSd1及びSd2の夫々から判別ビツトを
取り出すために、フリツプフロツプ１６ａ及び１
６ｂが設けられている。ワードカウンタ４ｂから
のワードクロツクと第６図Ｂに示す読出しビツト
クロツクPRBCとから第６図Ｃに示すように判別
ビツトに対応するタイミングのクロツクパルス
P2が形成され、このクロツクパルスP2がフリツ
プフロツプ１６ａ及び１６ｂに供給される。従つ
てフリツプフロツプ１６ａからｎ＋１番目のブロ
ツクの各ワードの判別ビツトFi,o+1が得られると
きには、フリツプフロツプ１６ｂからｎ番目のブ
ロツクの各ワードの判別ビツトFi，ｎが得られ、
この判別ビツトが制御回路１２に供給される。
Di，ｎの最初の２ビツトの位置に判別ビツトFi，
ｎが挿入され、図示せずもパリテイビツト系列に
対しても同様に判別ビツトが挿入されている。判
別ビツトFi，ｎが“０”のときは、そのワードが
正しいデータであることを示し、これが“１”の
ときは、誤りデータであることを示す。PCM記
録時では、ドロツプアウト等に起因するバースト
誤りの分散化の目的で複数ブロツクを単位とする
インターリーブ（順序の並び変え）又は、１ブロ
ツクの７ワードを順次遅延させる畳み込みコード
化などが行われ、この何れかの処理の結果のデー
タ及びパリテイビツト系列の複数ワード毎に誤り
検出用コード例えばCRCコードが付加される。
そして再生時では、CRCコードで誤りを検出し
た後にデインターリーブ又は遅延処理がなされて
元の順序のデータ配列となされる。この再生時の
処理は、RAM１のアドレス制御を工夫すること
で可能である。RAM１の読出しビツトアドレス
を制御することによつて１ワードの最初の２ビツ
トの位置に判別ビツトを挿入することができる。
出力データSd1及びSd2の夫々から判別ビツトを
取り出すために、フリツプフロツプ１６ａ及び１
６ｂが設けられている。ワードカウンタ４ｂから
のワードクロツクと第６図Ｂに示す読出しビツト
クロツクPRBCとから第６図Ｃに示すように判別
ビツトに対応するタイミングのクロツクパルス
P2が形成され、このクロツクパルスP2がフリツ
プフロツプ１６ａ及び１６ｂに供給される。従つ
てフリツプフロツプ１６ａからｎ＋１番目のブロ
ツクの各ワードの判別ビツトFi,o+1が得られると
きには、フリツプフロツプ１６ｂからｎ番目のブ
ロツクの各ワードの判別ビツトFi，ｎが得られ、
この判別ビツトが制御回路１２に供給される。
また、出力データSd1が（mod.2）の加算器と
してのエクスクルーシブオアゲート１７の一方の
入力端に加えられ、エクスクルーシブオアゲート
１７の出力がシフトレジスタ１８及び２１に供給
される。シフトレジスタ１８及び２１の夫々は、
１ワードのビツト数と等しいビツト数のものであ
る。シフトレジスタ１８及び２１の夫々に対して
アンドゲート１９及び２２を介された読出しビツ
トクロツクPRBCがクロツク入力として加えられ
る。アンドゲート１９及び２２の夫々には、制御
回路１２からゲート信号P3及びP5が供給される。
シフトレジスタ１８の出力がアンドゲート２０を
介してエクスクルーシブオアゲート１７の他方の
入力端にフイードバツクされる。アンドゲート２
０に制御回路１２から各ブロツクの最初の１ワー
ド期間で“０”となるゲート信号P4が供給され
る。エクスクルーシブオアゲート１７とシフトレ
ジスタ１８とアンドゲート２０とによつて訂正演
算処理がなされ、得られた正しいデータがゲート
信号P5によつてシフトレジスタ２１に取り込ま
れ、出力データSd2における所定のタイミングで
やはりゲート信号P5によつて正しいデータが取
り出されてセレクタ１５の他方の入力端に供給さ
れる。セレクタ１５は、制御回路１２からのセレ
クタ制御信号P6が“１”の期間でシフトレジス
タ２１からの正しいデータを出力端２３に導くよ
うに切替えられる。なお、アンドゲート１９に供
給されるゲート信号P3は、第６図Ｄに示すよう
に各ワードのうちの最初の２ビツトの期間で
“０”となり、判別ビツトをエクスクルーシブオ
アゲート１７に加えることを阻止するためのもの
である。
してのエクスクルーシブオアゲート１７の一方の
入力端に加えられ、エクスクルーシブオアゲート
１７の出力がシフトレジスタ１８及び２１に供給
される。シフトレジスタ１８及び２１の夫々は、
１ワードのビツト数と等しいビツト数のものであ
る。シフトレジスタ１８及び２１の夫々に対して
アンドゲート１９及び２２を介された読出しビツ
トクロツクPRBCがクロツク入力として加えられ
る。アンドゲート１９及び２２の夫々には、制御
回路１２からゲート信号P3及びP5が供給される。
シフトレジスタ１８の出力がアンドゲート２０を
介してエクスクルーシブオアゲート１７の他方の
入力端にフイードバツクされる。アンドゲート２
０に制御回路１２から各ブロツクの最初の１ワー
ド期間で“０”となるゲート信号P4が供給され
る。エクスクルーシブオアゲート１７とシフトレ
ジスタ１８とアンドゲート２０とによつて訂正演
算処理がなされ、得られた正しいデータがゲート
信号P5によつてシフトレジスタ２１に取り込ま
れ、出力データSd2における所定のタイミングで
やはりゲート信号P5によつて正しいデータが取
り出されてセレクタ１５の他方の入力端に供給さ
れる。セレクタ１５は、制御回路１２からのセレ
クタ制御信号P6が“１”の期間でシフトレジス
タ２１からの正しいデータを出力端２３に導くよ
うに切替えられる。なお、アンドゲート１９に供
給されるゲート信号P3は、第６図Ｄに示すよう
に各ワードのうちの最初の２ビツトの期間で
“０”となり、判別ビツトをエクスクルーシブオ
アゲート１７に加えることを阻止するためのもの
である。
上述の本発明の一実施例において、ｎ＋１番目
のブロツクの３番目のワードが誤つているときの
動作について説明する。この場合では、判別ビツ
トF3,o+1が“１”となるから、これがフリツプフ
ロツプ１６ａで検出され、制御回路１２から第３
図Ｂに示す制御信号P1発生する。この制御信号
P1によりｎ＋１番目のブロツクに関しては、ワ
ードアドレスがパリテイビツト系列のアドレスと
なり、ｎ＋１番目のブロツクに関するパリテイビ
ツト系列Po+1が読出される。これに対しｎ番目の
ブロツクのワードアドレスは、データのアドレス
であるから、正誤を問わずそのままデータの１ワ
ードD3，ｎが読出される（第３図Ｃ参照）。な
お、パリテイビツト系列Po+1の最初の２ビツトも
判別ビツトであるから、その２番目の判別ビツト
がフリツプフロツプ１６ａによつて検出され、仮
にパリテイビツト系列Po+1が誤つている場合に
は、訂正が不可能となるので、制御信号P1を
“１”とせずに誤りデータ〔D3,o+1〕をそのまま
読出し、他の平均値補間等の補正処理を施すよう
になされる。また、１ブロツク内の２ワード以上
が誤つている場合には、訂正が不可能であるか
ら、２ワード以上に誤りが含まれている場合も、
上述と同様の補正処理を施すようになされる。こ
れらの補正処理に必要な情報は、出力データSd1
から得ることができ、これらの補正処理は、セレ
クタ１５の出力側で行なわれる。
のブロツクの３番目のワードが誤つているときの
動作について説明する。この場合では、判別ビツ
トF3,o+1が“１”となるから、これがフリツプフ
ロツプ１６ａで検出され、制御回路１２から第３
図Ｂに示す制御信号P1発生する。この制御信号
P1によりｎ＋１番目のブロツクに関しては、ワ
ードアドレスがパリテイビツト系列のアドレスと
なり、ｎ＋１番目のブロツクに関するパリテイビ
ツト系列Po+1が読出される。これに対しｎ番目の
ブロツクのワードアドレスは、データのアドレス
であるから、正誤を問わずそのままデータの１ワ
ードD3，ｎが読出される（第３図Ｃ参照）。な
お、パリテイビツト系列Po+1の最初の２ビツトも
判別ビツトであるから、その２番目の判別ビツト
がフリツプフロツプ１６ａによつて検出され、仮
にパリテイビツト系列Po+1が誤つている場合に
は、訂正が不可能となるので、制御信号P1を
“１”とせずに誤りデータ〔D3,o+1〕をそのまま
読出し、他の平均値補間等の補正処理を施すよう
になされる。また、１ブロツク内の２ワード以上
が誤つている場合には、訂正が不可能であるか
ら、２ワード以上に誤りが含まれている場合も、
上述と同様の補正処理を施すようになされる。こ
れらの補正処理に必要な情報は、出力データSd1
から得ることができ、これらの補正処理は、セレ
クタ１５の出力側で行なわれる。
また、第３図Ｄに示すゲート信号P4によつて
各ブロツクの最初の１ワード期間では、アンドゲ
ート２０の出力が“０”となるので、エクスクル
シブオアゲート１７の出力には、第３図Ｅに示す
ように各ブロツクの最初の１ワード例えばD1,o+1
が現れる。D1,o+1のうちの判別ビツト以外がシフ
トレジスタ１８に取り込まれる。次のワードタイ
ムから次のｎ＋２番目のブロツクの最初のタイミ
ング迄ゲート信号P4が“１”であるから、シフ
トレジスタ１８からアンドゲート２０を介してエ
クスクルーシブオアゲート１７に対しD1,o+1がフ
イードバツクされ、２番目のワードタイムで
（D2,o+1D1,o+1）の演算結果がシフトレジスタ１
８に生じる。以下、この演算動作が繰返され、ｎ
＋１番目のブロツクの最初の６番目のワードタイ
ムでは、（D6,o+1D5,o+1D4,o+1Po+1D2,o+1
D1,o+1）の演算結果即ち誤りが訂正されたデータ
D3,o+1が発生する。ここで第３図Ｆに示すように
ゲート信号P5が各ブロツクの６番目のワードタ
イムで“１”となるので、得られた正しいデータ
D3,o+1をシフトレジスタ２１に取り込むことがで
きる。
各ブロツクの最初の１ワード期間では、アンドゲ
ート２０の出力が“０”となるので、エクスクル
シブオアゲート１７の出力には、第３図Ｅに示す
ように各ブロツクの最初の１ワード例えばD1,o+1
が現れる。D1,o+1のうちの判別ビツト以外がシフ
トレジスタ１８に取り込まれる。次のワードタイ
ムから次のｎ＋２番目のブロツクの最初のタイミ
ング迄ゲート信号P4が“１”であるから、シフ
トレジスタ１８からアンドゲート２０を介してエ
クスクルーシブオアゲート１７に対しD1,o+1がフ
イードバツクされ、２番目のワードタイムで
（D2,o+1D1,o+1）の演算結果がシフトレジスタ１
８に生じる。以下、この演算動作が繰返され、ｎ
＋１番目のブロツクの最初の６番目のワードタイ
ムでは、（D6,o+1D5,o+1D4,o+1Po+1D2,o+1
D1,o+1）の演算結果即ち誤りが訂正されたデータ
D3,o+1が発生する。ここで第３図Ｆに示すように
ゲート信号P5が各ブロツクの６番目のワードタ
イムで“１”となるので、得られた正しいデータ
D3,o+1をシフトレジスタ２１に取り込むことがで
きる。
また、出力データSd2は、第３図Ｃ示すように
ｎ＋１番目のブロツクの誤りデータ〔D3,o+1〕を
そのまま含むものとなり、従つてフリツプフロツ
プ１６ｂで取り出される判別ビツトF3,o+1が“１”
となる。これによつて第３図Ｆに示すように
〔D3,o+1〕のワードタイムで“１”となるゲート
信号P5と同図Ｇに示すように同一のタイミング
で“１”となるセレクタ制御信号P6とが制御回
路１２から発生する。これらのゲート信号P5及
びセレクタ制御信号P6によつてシフトレジスタ
２１に貯えられている正しいデータD3,o+1が読出
されると共に、セレクタ１５を介して出力端２３
に取り出される。つぎのデータD4,o+1は正しいの
で、セレクタ１５で出力データSd2が取り出され
る。以上の動作によつて出力端２３に誤りが訂正
された出力データを得ることができる。
ｎ＋１番目のブロツクの誤りデータ〔D3,o+1〕を
そのまま含むものとなり、従つてフリツプフロツ
プ１６ｂで取り出される判別ビツトF3,o+1が“１”
となる。これによつて第３図Ｆに示すように
〔D3,o+1〕のワードタイムで“１”となるゲート
信号P5と同図Ｇに示すように同一のタイミング
で“１”となるセレクタ制御信号P6とが制御回
路１２から発生する。これらのゲート信号P5及
びセレクタ制御信号P6によつてシフトレジスタ
２１に貯えられている正しいデータD3,o+1が読出
されると共に、セレクタ１５を介して出力端２３
に取り出される。つぎのデータD4,o+1は正しいの
で、セレクタ１５で出力データSd2が取り出され
る。以上の動作によつて出力端２３に誤りが訂正
された出力データを得ることができる。
上述のように、本発明に依れば、訂正演算用の
１ワード分のシフトレジスタ１８と、その結果を
貯えるための１ワード分のシフトレジスタ２１と
１個のエクスクルーシブオアゲート１７とによつ
て誤りを訂正することができ、頗る簡単な構成の
誤り訂正装置を実現することができる。特に、１
ブロツクの長さが上述実施例のように７ワードの
ように長く或いはそれ以上に長くなつても誤り訂
正処理に必要な構成が全く複雑とならないことに
本発明の特長がある。更に、上述例のように第２
の出力データSd2が誤りデータをそのまま含むよ
うに読出しアドレスを制御すれば、この誤りデー
タを正しいデータと置換する処理を容易になしう
る利益がある。
１ワード分のシフトレジスタ１８と、その結果を
貯えるための１ワード分のシフトレジスタ２１と
１個のエクスクルーシブオアゲート１７とによつ
て誤りを訂正することができ、頗る簡単な構成の
誤り訂正装置を実現することができる。特に、１
ブロツクの長さが上述実施例のように７ワードの
ように長く或いはそれ以上に長くなつても誤り訂
正処理に必要な構成が全く複雑とならないことに
本発明の特長がある。更に、上述例のように第２
の出力データSd2が誤りデータをそのまま含むよ
うに読出しアドレスを制御すれば、この誤りデー
タを正しいデータと置換する処理を容易になしう
る利益がある。
なお、訂正演算処理によつて得られる正しいデ
ータがシフトレジスタ２１に貯えておく代わり
に、この正しいデータを一旦RAM１の該当する
データのアドレスに書込んで誤りデータとおきか
え、その後RAM１のデータを読みだすようにし
ても良い。この場合には、誤りが訂正されたデー
タを貯えておくための記憶手段が不要となる。
ータがシフトレジスタ２１に貯えておく代わり
に、この正しいデータを一旦RAM１の該当する
データのアドレスに書込んで誤りデータとおきか
え、その後RAM１のデータを読みだすようにし
ても良い。この場合には、誤りが訂正されたデー
タを貯えておくための記憶手段が不要となる。
第１図は本発明の説明に用いる線図、第２図は
本発明方法によるデータ誤り訂正を行なう装置の
一例のブロツク図、第３図はその説明に用いるタ
イムチヤート、第４図は書込みゲート信号の説明
に用いる波形図、第５図は読出しビツトクロツク
の説明に用いる波形図、第６図は判別ビツトの説
明に用いる波形図である。 １はRAM、３ａ，４ａ，５ａは書込みアドレ
ス信号を発生するカウンタ、３ｂ，４ｂ，５ｂは
読出しアドレス信号を発生するカウンタ、６はデ
ータセレクタ、９はアドレスロード回路、１１は
フルアダー、１２は制御回路、１５はセレクタ、
１７はエクスクルーシブオアゲート、１８，２１
はシフトレジスタである。
本発明方法によるデータ誤り訂正を行なう装置の
一例のブロツク図、第３図はその説明に用いるタ
イムチヤート、第４図は書込みゲート信号の説明
に用いる波形図、第５図は読出しビツトクロツク
の説明に用いる波形図、第６図は判別ビツトの説
明に用いる波形図である。 １はRAM、３ａ，４ａ，５ａは書込みアドレ
ス信号を発生するカウンタ、３ｂ，４ｂ，５ｂは
読出しアドレス信号を発生するカウンタ、６はデ
ータセレクタ、９はアドレスロード回路、１１は
フルアダー、１２は制御回路、１５はセレクタ、
１７はエクスクルーシブオアゲート、１８，２１
はシフトレジスタである。
Claims (1)
- 【特許請求の範囲】 １ 所定数のデータワードと各データワードのパ
リテイ判別ビツトとで形成されたパリテイワード
と上記データワードに誤りの可能性があるかどう
かを示すデータワード毎の判別情報とを有するデ
ータを１ブロツクとしてRAMに書き込み、 上記RAMから第１のデータブロツクのデータ
ワード及び判別情報を第１のタイミングで順次読
出して、その読み出されたデータワードをワード
単位で順次演算し、読み出された判別情報により
データワードに誤りの可能性が検出されるとデー
タワードに変えて上記パリテイワードとを演算
し、 上記演算により訂正データワードを形成し、 上記第１のデータブロツクの各データワードを
上記第１のタイミングより送れた第２のタイミン
グで順次読み出し、 上記第２のタイミングで読みだされたデータワ
ードの内上記誤りの可能性の検出されたデータワ
ードを上記訂正データワードと置き換えるように
したことを特徴とするデータ誤り訂正方法。 ２ 所定数のデータワードと各データワードのパ
リテイ判別ビツトとで形成されたパリテイワード
と上記データワードに誤りの可能性があるかどう
かを示すデータワード毎の判別情報とを有するデ
ータを１ブロツクとしてRAMに書込み、 上記RAMから第１のデータブロツクのデータ
ワード及び判別情報を第１のタイミングで順次読
出して、その読み出されたデータワードをワード
単位で順次演算し、読み出された判別情報により
データワードに誤りの可能性が検出されるとデー
タワードに変えて上記パリテイワードとを演算
し、上記演算により訂正データワードを形成し、 上記訂正データワードを上記RAMの上記誤り
の可能性の検出されたデータワードのアドレスに
書込んで上記誤りデータワードと置き換え、 上記第１のタンミングより遅れた第２のタイミ
ングで上記RAMより置き換えられた上記訂正デ
ータワードを含む第１のデータブロツクのデータ
ワードを読み出すようにしたことを特徴とするデ
ータ誤り訂正方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8443478A JPS5511651A (en) | 1978-07-11 | 1978-07-11 | Code error correction device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8443478A JPS5511651A (en) | 1978-07-11 | 1978-07-11 | Code error correction device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5511651A JPS5511651A (en) | 1980-01-26 |
| JPH0379890B2 true JPH0379890B2 (ja) | 1991-12-20 |
Family
ID=13830469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8443478A Granted JPS5511651A (en) | 1978-07-11 | 1978-07-11 | Code error correction device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5511651A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61150531A (ja) * | 1984-12-25 | 1986-07-09 | Matsushita Electric Ind Co Ltd | 誤り訂正装置 |
| JPS61150530A (ja) * | 1984-12-25 | 1986-07-09 | Matsushita Electric Ind Co Ltd | 誤り訂正装置 |
-
1978
- 1978-07-11 JP JP8443478A patent/JPS5511651A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5511651A (en) | 1980-01-26 |
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