JPH0379919B2 - - Google Patents

Description

【発明の詳細な説明】

〔発明の技術分野〕 この発明は、それ自身交換回路網と結合されて
いるプロセツサ制御インターフエイス回路と時分
割多重リンクを通して結合されている共通の制御
回路を備えた複数のターミナル回路を具備し、前
記制御回路は前記ターミナル回路を制御し、制御
データを前記ターミナル回路と前記インターフエ
イス回路との間で交換するように構成されている
通信交換システムに関するものである。 〔発明の技術的背景〕 そのようなシステムはベルギー特許第894422号
明細書、特にその第４図に記載されており、また
ISSの81CICモントリオール、1981年９月21−25
日、セツシヨン14B、ペーパー３、１−７頁に記
載されている。この従来のシステムにおいては共
通の制御回路（ライン共通機能回路）はこの回路
の一部を形成するプロセツサの13ビツトバスを介
してインターフエイス回路に結合されており、こ
のバスはプロセツサによつてそこで処理されるた
めにインターフエイス回路に対するライン回路を
走査することによつて得られたデータのような制
御データの伝送に使用される。 この従来のシステムの欠点は、比較的多数の導
体を有するバスが存在し、したがつて共通制御回
路およびインターフエイス回路に同じ数のターミ
ナルが必要であることである。また、この従来の
システムでは上記走査データは全てインターフエ
イス回路のプロセツサによつて処理され、したが
つてそれは比較的高い動作負荷を有している。 〔発明の概要〕 この発明の目的は、上述の形式の、しかしその
ような欠点のない上記形式の通信交換システムを
提供することである。 この発明によれば、この目的は前記共通の制御
回路が前記ターミナル回路から収集した制御デー
タを処理する第１の手段と、このようにして処理
されたデータを前記時分割多重リンク上を前記イ
ンターフエイス回路に伝送する第２の手段とを具
備することによつて達成される。 制御のための時分割多重リンクの使用によつて
制御データを伝送するために共通制御回路とイン
ターフエイス回路との間に追加的なバスは必要が
なく、これらのデータはこの共通の制御回路中で
処理されるから、インターフエイス回路中のプロ
セツサの動作負荷は減少される。 この発明はまた、一方では時分割多重の第１の
入力および出力リンクおよびプロセツサ制御され
たインターフエイス回路を介して交換回路網と結
合され、他方では時分割多重の第２の入力および
出力リンクを介して前記ターミナル回路の個々の
部分に結合された共通の制御回路を有する複数の
ターミナル回路を具備し、前記第１および第２の
入力および出力リンクがそれぞれ複数の第１およ
び第２の入力および出力タイムチヤンネルを有し
ている通信交換システムに関するものである。 このようなシステムは前述の文献によつてすで
に知られている。 この発明の別の目的は、上述の形式の通信交換
システムであつて、第１の入力タイムチヤンネル
中で共通制御回路に入るデータが第２の入力タイ
ムチヤンネル中でそこを去る前に受ける時間遅延
が最少のものに制限されている通信交換システム
を提供することである。 この発明によれば、この目的は、前記共通の制
御回路において複数の第２の出力タイムチヤンネ
ルが恒久的に前記ターミナル回路のそれぞれに対
して割当てられ、前記共通の制御回路がさらに前
にターミナル回路に割当てられていた第１の入力
タイムチヤンネルに対して時間的にみて前記第１
の入力タイムチヤンネルに最も近接して後続する
前記ターミナル回路に恒久的に割当てられた前記
複数の第２の出力タイムチヤンネルを割当てるチ
ヤンネル割当手段を具備している通信交換システ
ムによつて達成される。 この選択によつて、或るターミナル回路に関係
し、このターミナル回路に割当てられた第１の入
力タイムチヤンネル中に共通の制御回路に入るデ
ータはこのターミナル回路に割当てられ、この第
１の入力タイムチヤンネルにすぐ続く割当てられ
た第２の出力タイムチヤンネル中にターミナル回
路に向つてこの共通の制御回路を出ることができ
る。 この発明の別の特徴は、前記第２の出力タイム
チヤンネルがｍ個の連続するチヤンネルの連続し
たグループに分割され、各グループのｐ個の連続
するチヤンネルは異なるターミナル回路に同じ順
序で割当てられていることである。 したがつて、これらのデータは共通の制御回路
において遅延を受け、それはターミナル回路の数
に等しいチヤンネル時間の数よりもせいぜい若干
大きいものである。例えば後者の数が16であれ
ば、最大遅延は18チヤンネル時間に等しく、その
ような２チヤンネル時間は第１および第２の時分
割多重リンクが同期されないことによるものであ
る。 この発明はさらにまた共通の装置にアクセスを
有する複数のユーザー（user）回路に対する優先
装置に関するものである。この優先装置は、予め
定められた順序で前記共通の装置にアクセスする
ために前記ユーザー回路に優先権を許可するよう
に構成されている。 この発明の別の目的は、上述の形式の優先装置
であつて、各種ユーザー回路の優先権が優先回路
間の最小の制御接続によつて確保される優先装置
を提供することである。 この発明によれば、この目的は、前記ユーザー
回路のそれぞれのものに関連し、複数のタイムチ
ヤンネルを有する時分割多重リンクによつて互に
結合された複数の優先回路を具備し、これら優先
回路のそれぞれが前記タイムチヤンネルのそれぞ
れの期間中その関連するユーザー回路に対して優
先使用を許可し、この事実を前記一つのタイムチ
ヤンネル中に前記リンク上に優先許可信号を供給
することによつて他の優先回路に通報するように
構成され、前記優先許可信号は優先権を有する前
記ユーザー回路によつてアクセスが行われるまで
前記共通の装置に他のユーザー回路がアクセスす
ることを阻止するように構成することによつて達
成される。 優先回路間に単線の時分割多重制御リンクを設
けることによつて、各ユーザー回路の優先権は簡
単かつ迅速に確保される。 〔発明の実施例〕 上述の、およびその他の本発明の目的および特
徴は、添付図面を参照にした以下の実施例の説明
により最もよく理解されるであろう。 第１図に示す通信交換システムは接続Ｘおよび
Ｙによつて２個のターミナル制御装置TCEAおよ
びTCEBに結合された交換回路網SNを備えてい
る。ターミナル制御装置TCEAおよびTCEBはそ
れぞれ４個のリンクTINA／Ｂ（TINAまたは
TINB）、TOUTA／Ｂ，C4096A／Ｂおよび
FA／Ｂを介して32の制御回路DPTC０／３１の
それぞれに結合されている。これらの各制御回路
DPTC０／３１は２個のリンクLIN0／31および
LOUT0／31によつて共同するトランスコーダ兼
フイルタ回路TCF0／31に接続されている。
DPTC０／３１およびTCF0／31の各関係する対
は16のラインまたはターミナル回路に共通であ
り、それらはそれぞれDPTC０／３１，TCF0／
31、デジタル信号プロセツサDSP0／511および
通信ラインTL0／511に結合された加入者ライン
インターフエイス回路SLIC0／511の継続接続で
構成されている。さらに詳しく言えば、LIN0お
よびLOUT0により相互接続されたDPTC０およ
びTCF０は16のライン回路に共通であり（記号
16の付された多重矢印によつて示している）、さ
らにそれぞれ通信ラインTL0／１５に結合された
DSP0／15およびSLIC0／15を含んでいる。同様
にDPTC３１およびTCF31はLIN31および
LOUT31により接続され、DSP496／511および
SLIC496／511を含む16のライン回路に共通であ
り、それらはそれぞれ通信ラインTL496／511に
結合されている。各DPTC０／３１はまた３個の
リンクCOV0／31、COD0／31およびCIN0／31に
よつて関係する16デジタル信号プロセツサに接続
されている。さらに詳しく言えば、DPTC０は
COV0、COD0およびCIN0によつてDSP0／15に
接続され、DPTC31はCOV31、COD31および
CIN31によりDSP496／511に接続されている。制
御回路DPTC０〜DPTC３１のそれぞれは４個の
識別端子S04／S00乃至S314／S310を有し、さら
に２個の抵抗R0A、R0B乃至R31A、R31Bによ
つて５ボルトの電源電圧端子VCCに接続されて
いる。これらはDPTC０乃至DPTC３１の全てを
相互接続する導体CLAおよびCLBに接続されて
いる。 前述のトランスコーダ兼フイルタ回路TCF0／
31はベルギー特許第897771号および同第897773号
明細書に記載された形式のものである。SLIC0／
511はベルギー特許第898049号、同第898050号、
同第898051号および同第898052号明細書に記載さ
れた形式のものである。 DPTC０〜DPTC３１のそれぞれにアクセスを
有するTINA／ＢおよびTOUTA／Ｂは、
32TCEチヤンネルCH0〜31のフレームを構成す
る時分割多重すなわちTDMベースでそれぞれ使
用されるリンクである。これらのフレームはフレ
ーム導体FA／Ｂ上をTCEA／ＢからDPTC０／
３１へ伝送されるフレームパルスFA／Ｂによつ
て限定される。各チヤンネルはクロツク導体
C4096A／Ｂ上をTCEA／ＢからDPTC０／３１
へ伝送される4.096MHzのクロツクパルス
C4096A／Ｂによつて決定される16のタイムスロ
ツトTS0〜15よりなる。チヤンネル０および16は
それぞれ同期および制御目的に使用され、一方、
他のものは通常通話の伝送に使用される。第２図
のTINA，TOUTA，C4096AおよびFAに対する
タイミング図に示すようにチヤンネルC00／31の
それぞれはビツト０、…、９、Ａ、…、Ｆの伝送
に使用され、それ故ビツト速度は4096メガビツ
ト／秒である。時間の一致したTINAおよび
TOUTAチヤンネルの番号の間、例えばTINAチ
ヤンネル０とTOUTAチヤンネル14の間には32
マイナス18すなわち14の差があることに注意すべ
きであり、TINAとTOUTAのTCEチヤンネル
はTCEAとTCEBが互に独立に動作するから
TINB，TOUTBのそれらと位相において非同期
であることに注意すべきである。 LIN0／31およびLOUT0／31もまたTDMベー
スでそれぞれ使用されるリンクであり、32チヤン
ネルのフレームCH0〜31からなり、各フレーム
は局所的に発生されたフレームパルスFLによつ
て限定されている。各チヤンネルは局所的に発生
された4096MHzのクロツクパルスC4096Lによつ
て定められた16のタイムスロツトからなるLIN0
およびLOUT0に対する第２図のタイミング図に
示されるようにその各チヤンネルは８ビツト０乃
至７を伝送するのに使用され、それ故ビツト速度
は2.048メガビツト／秒に等しい。各LIN／
LOUT導体対は32チヤンネルに対して使用され、
16の通信ラインのアクセスを有し、そのようなチ
ヤンネルの２つは恒久的に１つの通信ラインに割
当てられている。例えばLOUT／LINチヤンネ
ルＮとＮ＋16は恒久的にラインＮに割当てられて
いる。 COV0／31とCOD0／31はそれぞれTDMベー
スで使用されて駆動ビツト０〜７の７バイト（バ
イト０〜６）および１ライン当りの走査ビツト０
〜７の１バイト（バイト７）を第２図でCOV0，
COD0およびラインTL0／15に対して示したよう
に4096メガビツト／秒の速度で対応するDPTC
０／３１から共同するDSP0／511に伝送する導
体である。 CIN0／31はTDMベースで使用され、16チヤ
ンネルのフレームからなり、走査ビツト０〜７の
１バイト（バイト７）を対応する通信ライン
TL0／511から関係するDPTC０／３１へ第２図
に示すようにCIN０およびTL0／15に対して1024
メガビツト／秒の速度で伝送する導体である。 CLAとCLBはそれぞれTDMベースで使用され、
32の制御回路DPTC０／３１の各１つに可変的に
割当てられた32チヤンネルのフレームよりなり、
それぞれ16タイムスロツトよりなる導体である。
CLAおよびCLBのタイムスロツトはTINA／
TOUTAおよびTINB／TOUTBのチヤンネルの
ものとそれぞれ一致している。 次に第３図乃至第５図を参照する。これらの図
は第６図に示すような関係であり、第１図の制御
回路DPTC０のブロツク図を表わす。このDPTC
０は次のような回路を含んでいる。 Γチヤンネル16プロセツサCH１６PR（第４図）、 Γ制御メモリCAM（第４図）、 ΓダイナミツクランダムアクセスメモリDRAM
（第５図）、 ΓデータメモリDMEM（第４図）、 Γ優先回路CLHAおよびCLHB（第３図） Γチヤンネルアドレス計算回路CHAC（第３図）、 Γタイムスロツト割当て回路TSALL（第３図）、 Γ論理回路CLC（第５図）、 Γ走査バイトアナライザSBA（第５図）、 Γチヤンネル割当て回路FFS（第４図）、 Γ制御メモリCAMと共同するスイツチ回路
CAMS（第４図）、 Γデコーダ回路DECA，DECB，DLAおよび
DLB（第３図）、 Γチヤンネル16主デコーダ回路CH１６MDEC
（第４図）、 Γチヤンネル16デコーダ回路CH１６DEC（第３
図）、 ΓマルチプレクサMUX１〜MUX４（第４，５
図）、 Γ16ビツト直列入力並列出力レジスタSIPOA，
SIPOB，SIPOL（第３図）およびCINSIPO（第
５図）、 Γ16ビツト並列入力直列出力レジスタPISOA，
PISOB，PISOL（第３図）および
OLDCINPISO，COVPISOおよびCODPISO
（第５図）、 Γ一時的ラツチ回路TLAおよびTLB（第３図）、 Γ制御回路DPTC選択回路DPTCSEL（第４図）、 Γ８ビツトFIFOレジスタFIFOAおよびFIFOB
（第５図）、 ΓFIFO制御回路FIFOACおよびFIFOBC（第５
図）、 Γ16ビツト命令レジスタIRAおよびIRB（第４
図）、 ΓレジスタSP8（第４図）、 ΓカウンタAMC，BMCおよびDMC（第３図）、 Γ論理回路DMCL（第５図）、 Γ16ビツトバスDF／D0（第３，４図）、これを通
つて16ビツトDF、DE、…、DA、９、…、０
が並列に伝達され、DFは最上位桁ビツトMSB
である。このバスはPISOL，SIPOL，PISOA，
TLA，SIPOA，DECA，PISOB，TLB，
SIPOB，DECB，DMEM，IRAおよびIRBを
接続する。 Γ８ビツトバスBB7／０（第４，５図）。これを
通つて８ビツトBB7〜BB0が並列に伝送され、
BB7は最上位桁ビツト（MSB）である。この
バスはIRA，IRB，SP8，DRAM，FIFOB，
FIFOA，CODPISO，COVPISO，CINSIPO
およびOLDCINPISOを接続する。 ΓCAMSを通つて制御メモリCAMとチヤンネル
割当回路FFSを接続する５ビツトバス
CAMA4／０（第４図）。 ΓFFSおよびSP8を接続する８ビツトバスFF7／
０。 上述のリンクTINA，TOUTA，TINB，
TOUTB，LIN0およびLOUT0（第３図）はそれ
ぞれSIPOA，PISOA，SIPOB，PISOB，
SIPOLおよびPISOLに接続される。後者の回路
はさらに読取りまたは書込み入力RPA，WPA，
RPB，WPB，BSIPOLおよびWPISOLをそれぞ
れ備えている。バスDF／D0上で受信された16ビ
ツトワードTIA15／０を蓄積することができる
SIPOAはさらに優先回路CLHAに接続された出
力TIA3／０を有している。同様に16ビツトワー
ドTIB15／０を蓄積することができるSIPOBは
CLHBに接続された出力TIB3／０を有している。
SIPOAと共同するデコーダ回路DECAはCLHA
に接続された出力SOPAおよびSOPSCANAを有
し、一時的ラツチ回路TLAは読取りおよび書込
み入力RTAおよびWTAを有している。同様に
DECBはCLHBに接続された出力SOPBおよび
SOPSCANBを有し、一時的ラツチ回路TLBは
読取りおよび書込み入力RTBおよびWTBを有し
ている。読取りおよび書込み信号RPISOL，
WPISOL，RTA，RTB，WTA，WTBはタイ
ムスロツト割当て回路TSALLによつて与えら
れ、一方RPAおよびRPBはそれぞれカウンタ
AMCおよびBMCと共同するデコーダ回路DLA
およびDLBによつて発生される。 上述の導体C4096A，FA，C4096BおよびFB
（第５図）は論理回路CLC（第５図）に接続され、
それはその出力に次のような信号を生じる。 Γ４個の4096MHzの一連のクロツクパルスC4A
＋、4＋、Ｃ＋Ａ−、4−。それらは
TCEAから受信したパルスC4096Aと同期して
いる。 Γ４個の4096MHzの一連のクロツクパルスC4B
＋、4＋、C4B−、4−。それらはTCEB
から受信したパルスC4096と同期している。 Γ４個の4096MHzの一連のクロツクパルスC4＋、
C4＋、C4−、4−。それらは位相ロツクルー
プ（図示せず）により論理回路CLC中で局所
的に発生され、その位相ロツクループにパルス
C4096AおよびC4096Bが選択的に供給される。
最後に挙げたクロツクパルスC4＋等は第７図
に示されている。他のパルスC4A＋、C4B＋、
…等等は類似しているが位相がシフトされてい
る。 ΓC4−と一致するクロツクパルスC4096L。 ΓフレームパルスFL。 ΓC4096Aと同じ周波数をもつクロツクパルス
C4A＋、…およびフレームパルスFAは９ビツ
トカウンタAMC（第３図）を制御し、そのカウ
ンタAMCは出力に９ビツトの出力AMC8／０
を生じる。 それにおいて、 Γ上位から５桁のビツト（MSB）AMC8／４は
32TCEAチヤンネルすなわちTINA／TOUTA
のチヤンネルを決定する。 Γ下位から４桁のビツト（LSB）AMC3／０は
TCEAチヤンネル当り16のタイムスロツト
TS15／０を決定する。ビツトAMC8／４およ
びAMC3／０はチヤンネルアドレス計算回路
CHACおよびカウンタAMCと共同するデコー
ダ回路DLAをそれぞれ制御する。DLAは上述
の出力信号RPAを出力し、それはTSALLを制
御し、SIPOAの内容の一時的ラツチ回路TLA
中に読取り、チヤンネル17信号CH17Aを発生
する。この信号はチヤンネル17のタイムスロツ
トTS0中付勢され、優先回路CLHAを制御す
る。 ９ビツトカウンタBMC（第３図）および共同
するデコーダ回路DLBはクロツクパルスC4B
＋、…によつて制御され、AMCおよびDLAと
同様に動作し、CHAC，TSALLおよびSIPOB
を制御する出力信号BAC8／０およびRPBを出
力する。 カウンタDMC（第３図）は９ビツトカウンタ
であり、それはC4096Lと同じ周波数を有する
クロツクパルスC4＋、…によつて制御され、
その出力に９ビツトの出力DMC8／０を出力す
る。それにおいて、 Γその上位５桁のビツトDMC8／４は32のライン
チヤンネル、すなわちLIN0／LOUT0のチヤ
ンネルを決定する。 Γ３ビツトDMC3／１は８ビツトまたはチヤンネ
ル当り１バイトを決定する。 ΓビツトDMC0はビツト当り２タイムスロツトを
決定し、ビツト速度は2024Mb／秒に等しい。 DMCの出力DMC8／０は走査バイトアナライ
ザSBA（第５図）および論理回路DMCLを制御
し、出力DMC8／４はCHACを制御する。出力
DMC3／０はTSALLを制御し、出力DMC8／３
はMUX３（第５図）を制御する。 上記の説明からアドレス計算回路CHACはカ
ウンタ出力AMC8／４、BMC8／４およDMC8／
４によつて制御されることが導かれる。CHAC
はその出力CHC4／０に出力値CHC4／０に生じ、
それは制御メモリCAM、チヤンネル割当回路
FFS、ならびにチヤンネル16デコーダ回路CH１
６DECに供給される。CHC3／0MUX３に供給さ
れる。 CHACは減算回路（図示せず）を備え、
DMC8／４とAMC8／４またはBMC8／４の差、
ならびにAMC8／４またはBMC8／４と１または
17の何れかの差を計算することができる。
CHACはまたラツチ回路（図示せず）を備え、
減算回路の出力信号をCAMまたはFFSのための
チヤンネルアドレスとしてラツチする。 上記に関連して、カウンタAMCまたはBMC中
に蓄積されたTCEチヤンネルAMC8／４または
BMC8／４の番号ｍはデータがTINAまたは
TINBから受信されているチヤンネルの番号であ
り、それ故ｍ−１はデータがすでにTLAまたは
TLBに蓄積されたチヤンネル番号である。ライ
ン回路へ伝送されるべきデータがTINAまたは
TINBからTCEチヤンネルｍに受信されるとき、
このライン回路から来るデータは後述するように
TOUTAまたはTOUTBのTCEチヤンネルｍ−
18においてTCEA／Ｂに伝送されなければならな
い。その瞬間にAMCまたはBMCに蓄積された
TCEチヤンネル番号はｍ−17に等しい。これら
の理由によつて、CHACはAMCまたはBMCにそ
れぞれ蓄積されたチヤンネル番号AMC8／４また
はBMC8／４の値からｍ−１およびｍ−17を計算
するように設計されている。 タイムスロツト割当て回路TSALLは次の出力
信号を発生する。 ΓデータメモリDMEMに供給されるRDP、
WDP、ELINおよびETCE。RDPとWDPは
DMEMのデータの読取りおよび書込みを制御
する。ELINはDMEMから伝送されるべきラ
インに関するデータをエネーブルにする。
ETCEはDMEMから転送されるべきTCEAま
たはTCEBに関するデータをエネーブルにす
る。 ΓＬ−ＡおよびＬ−Ｂ。それらはCHACにより
与えられた値CHC4／０がDMCによつて与え
られたラインチヤンネル番号DMC8／０とそれ
ぞれAMCおよびBMCによつて発生された
TCEAまたはTCEBチヤンネル番号AMC8／４
またはBMC8／４との差に等しいときに１であ
る。 Γ上述のWTA、WTB、RSIPOLおよび
RPISOL。 ΓそれぞれAMC8／４、BMC8／４または
DMC8／４を選択するMA、MB、ML。 ΓAMC8／４とDMC8／４の差の計算のため
AMC8／４を選択するMAL。 ΓBMC8／４とDMC8／４の差の計算のため
BMC8／４を選択するMBL。 ΓAMC8／４またはBMC8／４と１との差の計算
のための定数値１を選択するM1。 ΓAMC8／４またはBMC8／４と17との差の計算
のために定数値17を選択するM17。 ΓCAMまたはFFSのためチヤンネルアドレスと
してCHAC中の上述の減算回路の出力信号を
ラツチするMSUB。 ダイナミツクランダムアクセスメモリDRAM
は上述のライン当り８バイト、すなわち７バイト
の駆動バイト０／６と１バイトの走査バイト７を
蓄積する。 論理回路DMCLは論理回路CLCのクロツク信
号C4＋、C4−および選択ビツトＡ／Ｂによつて
DMCの出力信号DMC8／０により制御される。
このビツトは上述のベルギー特許明細書に記載さ
れたようにどちら側すなわちＡ側TCEA、Ｂ側
TCEBのどちらに対してチヤンネル16プロセツサ
CH１６PRが動作する、或は動作しなければなら
ないかを示す。 論理回路DMCLは次の出力信号を発生する。 Γクロツク信号はC1＋、1＋、C1−、1−。そ
れらはクロツク信号C4＋、4＋、C4−、4−
から周波数を４分の１に分割することによつて
導出され、それ故それらの周波数は1024MHzで
ある。 ΓWRAM、RRAMおよびDRAME。それらは
DRAMに供給されてデータをDRAM中に書込
み、データをDRAMから読取り、それぞれ
DRAMをエネーブルにする。 Γ選択信号T1、T0およびS0、S1。それらは４個
のアドレスCC3／０，DMC8／３，CHC3／０
およびBYAD2／０の何れか１つがDRAMに供
給されるようにマルチプレクサMUX３を制御
する。CC3／０はCH１６MDECにより与えら
れるラインアドレスであり、CHC3／０は
CHACにより発生されたTCEチヤンネルアド
レスであり、DMC8／３はDMCにより与えら
れるアドレスであつてCINおよびCOV／COD
ラインの処理のときに使用され、BYAD2／０
は８バイト中の１つを決定するバイトアドレス
である。 ΓそれぞれDRAMおよびOLDCINPISOに供給さ
れてデータをDRAMから読取つて
OLDCINPISO中に書込ませるRCINOLDおよ
びWCINOLD。全て８ビツトバスBB7／０を
介して行われる。 ΓRCINおよびWCIN。それらはそれぞれ
CINSIPOおよびDRAMに供給されてデータを
CINSIPOから読取り、DRAM中に書込ませ
る。全てバスBB7／０を介して行われる。 ΓWCOVおよびWCOD。それらはそれぞれ
COVPISOおよびCODPISOに結合され、それ
ぞれCOVPISOおよびCODPISO中にデータを
書込ませる。 上述の入力導体CINはCINSIPOの入力に接続
され、COVPISOおよびCODPISOの出力はそれ
ぞれ上述の出力導体COVおよびCODに接続され
ている。OLDCINPISOとCINSIPOの出力は走査
バイトアナライザ回路SBAに接続され、その回
路SBAはさらにDMCLにより発生されたC1＋、
C1−により、およびDMCの出力DMC8／０、
FIFOACおよびFIFOBCの出力FFFAおよび
FFFB、ならびにCAMにより与えられるASS、
ACT、MMIEにより制御される。FFFAおよび
FFFBは、FIFOAおよびFIFOBがそれぞれ一杯
であることを示し、ASS、ACTおよびMMIEは
それぞれ割当てビツト、アクチビテイビツトおよ
びミスマツチ報告をエネーブルまたはデイスエー
ブルにするためのビツトである。これらのビツト
はCAM中に蓄積され、ラインの状態を決定する。 走査バイトアナライザSBAの目的は
OLDCINPISOおよびCINSIPOの内容からミスマ
ツチ情報を導出し、ミスマツチデータをFIFOA
および／またはFIFOB中に書込むことである。
それにおいて書込み信号WFIFOAおよび
WFIFCBが出力され、それは関係する制御回路
FIFOACおよびFIFOBCを制御する。それはまた
読取り状態信号RSTATUSを出力し、それはチ
ヤンネル16アドレスプロセツサCH１６PRに供給
される。それは後者がWCAM信号をCAMのデコ
ーダDECに与えなければならないからである。
RSTATUSはまたマルチプレクサ回路MUX４の
選択入力に供給され、そのMUX４にDMC8／５
およびCC3／０が供給される。MUX４の出力信
号は同じデコーダDECの入力に供給される。 FIFOACおよびFIFOBCは制御出力信号
FFFA、FFFBおよびFFEA、FFEBを発生し、
それらは共同するFIFOAまたはFIFOBがそれぞ
れ一杯か空いているかを示す。チヤンネル16プロ
セツサCH１６PRは読取り信号RFIFOAおよび
RFIFOBをFIFOACおよびFIFOBCにそれぞれ供
給することができる。 論理回路DMLCは1024MHzのクロツク信号C1
＋、C1−によつて制御されるため、DMCLから
受信された９ビツトDMC8／０はSBAにおいて
次の意味を有する。 ΓビツトDMC8／５は16の通信ラインTL0／15を
決定する。 ΓビツトDMC4／２はライン当り８バイトを決定
する。 ΓビツトDMC1／０はバイト当り４タイムスロツ
トを決定する。 優先回路CLHAは前記識別入力S04／00、
SIPOAにより与えられるビツトTIA3／０、
DECAの信号SOPAおよびSOPSCANA、AMC
の信号AMC3／０、DLAの出力信号CH17Aおよ
びFIFOACの出力信号FFEAにより制御される。
その出力CLAは第１図の共通導体CLAに接続さ
れ、その出力MYTURNAおよびEOPSCANAは
CH１６PRと共同し、選択信号Ａ／Ｂによつて制
御されるマルチプレクサMUX２（第４図）に接
続されている。 優先回路CLHBはCLHAと同一であり、同様
の方法で接続されている。 優先回路CLHAの目的は、もしもDPTC０が他
のDPTC１〜３１に対して第１の優先権チエイン
を有しているならば、FIFOA中に蓄積されたミ
スマツチ情報をTCEAに送ることを決定すること
である。この場合には出力MYTURNAが付勢さ
れる。全てのDPTC０／３１のミスマツチ情報が
TCEAに伝送された時、出力信号EOPSCANAが
発生される。 CLHBの目的はCLHAのそれと同様であるが、
第２の優先チエインにある。 制御メモリCAMは16のラインTL0〜15のそれ
ぞれにLOUT／LINラインチヤンネル番号Ｎま
たはこのラインと共同するＮ＋16の最上桁ビツト
MSBLを蓄積するための一連の、すなわちＮ個
のセルを含み、TCEAまたはTCEBによりこのラ
インに割当てられたTINA／Ｂチヤンネル番号お
よびアクチビテイビツトACT、割当てビツト
ASSおよびMMIEビツトを蓄積する蓄積セルを
有する。 ラインは次の符号に従つてTCEAまたはTCEB
に割当てられたり割当てられなかつたりする。

【表】 MMIEビツトは、対応するラインのミスマツ
チ情報がTCEAまたは／およびTCEBに報告され
るべきか否かを示すエネーブルビツトである。 CAMと共同するデコーダDECはＲ／WCAM
およびMUX４の出力アドレスLI3／０の制御下
にCAMの行の一つを読取ることを許容し、この
アドレスはRSTATUS＝１のときにCC3／０で
ある。このようにして例えば状態ビツトASS、
ACTおよびMMIEはCAMの同じ名称の出力に発
生され、走査バイトアナライザSBAに供給され
る。 CAMと共同するデータメモリDMEMは16のラ
インTL0〜15に対するデータを蓄積することがで
きる。 上述のチヤンネル16デコーダCH１６DEC（第
３図）の目的はCHACの出力CHC4／０がチヤン
ネル16を示すか否かを検出することである。この
場合にCH１６DECは出力信号R16A，W16A，
R16B，W16Bを出力し、それらはそれぞれ命令
レジスタIRAおよびIRBを制御する。これらのレ
ジスタはまたCH１６PRによつて与えられた読取
りおよび書込み信号Ｒ８Ａ，Ｗ８ＡおよびＲ８
Ｂ，Ｗ８Ｂによつて制御され、それらの信号はデ
ータをIRAまたはIRBから読取り、それらを８ビ
ツトバスBB7／０に与え、データをこのバスか
らIRAまたはIRBに書込むために使用される。 IRAおよびIRBはそれぞれ16ビツト出力を有
し、両16ビツト出力はマルチプレクサMUX１に
接続され、その選択入力はCH１６PRにより与え
られる選択信号Ａ／Ｂによつて制御される。
MUX１の16ビツト出力IRF／０は主デコーダ
CH１６MDECに接続されている。TCEAまたは
TCEBから受信されたターミナルまたはライン選
択命令TSにおけるDPTCの識別値を決める
MUX１の５個の出力信号IR8〜４はまたDPTC
選択回路DPTCSELに供給される。この回路もま
たDPTCOの識別値を決める上述のターミナル
S04／00に接続され、入力信号TS，EOPおよび
Ａ／ＢはまたCH１６MDECにより与えられてい
るそのTSおよびEOP端子に供給される。そのよ
うな命令TSが受信されるとき、DPTCSELの入
力TSは付勢されてこの回路を動作可能にし、
TCEAまたはTCEBから受信された識別値が
DPTCOの識別値に等しいとき、後者は選択され
る。したがつて、回路DPTCSELの出力SELは付
勢され、このことはCH１６PRに通知される。
EOPはDPTCSELをリセツトするのに使用され
る。そのようなリセツトはまた新しいTS命令の
受信の場合、或は比較した識別値が異なるときに
も生じる。 チヤンネル16主デコーダCH１６MDECの目的
は、16ビツトバスIRF／０上のパケツトの形態下
で受信された各種命令をデコードして、次のよう
な（主のなものを示す）出力を発生させ、ラツチ
することである。 CC3／０：ラインアドレス。 BYAD2／０：バイトアドレス。 SOP：パケツトスタート命令SOPがTCEAまた
はTCEBから受信された時に付勢される。 EOP：パケツト終了命令EOPが受信された時に
付勢される。 SOPSCAN：走査スタート命令が受信された時
に付勢される。 TS：ターミナル回路またはライン回路が選択さ
れなければならない時に付勢される。 バイト１：命令中で受信されたバイトがDRAM
中のライン当り蓄積された８バイトのバイト１
である時に付勢される。 Ｒ／Ｗ：命令が書込み命令である時に付勢され
る。 ACT：上記アクチビテイビツトである。 最後に挙げた出力信号SOP、EOP、
SOPSCAN、TS、バイト１、Ｒ／Ｗ、ACTは
SEL、RSTATUS信号およびMUX２の出力信号
EOPSCANおよびMYTURNと共にCH１６PR
に供給される。CH１６PRは次のような出力信号
RFIFOA、RFIFOB、RBA、WBA、RFA、
WFA、FFW、RBB、WBB、WSP8C4＋、
RSP8C4＋、WSP8C4−、RSP8C4−、Ｒ／
WCAM、STARTFFSおよびMSBLVALC4＋を
出力する。 RFIFOAおよびRFIFOBはそれぞれFIFOAお
よびFIFOBに供給される。RBA、WBAおよび
RBB、WBBはそれぞれIRAおよびIRBに供給さ
れる。Ｒ／WCANはCAMに供給される。
STARTFFS、MSBLVALC4＋、WFA、RFA
およびFFWはFFSに供給される。WSP8C4＋、
RSP8C4＋はSP8およびCAMSに供給される。
WSP8C4−およびRSP8C4−はSP8に供給され
る。 ラインチヤンネル割当て回路FFSは、TINA／
Ｂチヤンネルがあるライン、すなわちＮに割当て
られた後、このラインに永久的に割当てられてい
る２つのLOUT0ラインチヤンネルＮおよびＮ＋
16間の適当なラインチヤンネルをさがすように構
成されている。LIN0に対して同じチヤンネルは
LOUT0に対するものとして使用されることに注
意しなければならない。FFSはCHACより出力
されたCHC4／０によつて制御され、その
CHC4／０は、CHAC、CH１６MDECより出力
されたCC3／０、TSALLにより供給されたＬ−
Ａ、およびＬ−Ｂ、CH１６PRにより発生された
Ａ／Ｂ、WFA、RFA、FFWおよびSTARTFFS
によつて与えられる。FFSの出力信号MSBLは
選択されたLOUT0／LIN0ラインチヤンネルが
ＮであるかＮ＋16であるかによつて０または１で
あり、その行においてCAMの対応するビツト
MSBLを設定するのに使用される。その行は恒
久的にそのラインと共同する。 TCEAおよびTCEBは“ITT1240デジタル交換
ハードウエアデスクリプシヨン”第56巻第２／３
号（1981年）135〜147頁に記載されたような形式
のものである。 主として第３図乃至第５図および第８図のフロ
ーチヤートを参照に、以下DPTC０の動作につい
て簡単に説明する。 DPTC０と共同する16DSP0／15は連続的にラ
インTL0／15の走査データのバイトをリンク
CIN0を介してPTC０に送信する。後者はTDM
ベースで使用され、16チヤンネルのフレームと
1024Mb／秒のビツト速度を有する。この連続し
たビツト流はCINSIPO（第５図）に供給され、毎
回１ラインに対する新しい走査バイトがそこに入
り、論理回路DMCLは読取りおよび書込み信号
RCINOLDおよびWCINOLDを発生し、MUX３
を介してDRAMへラインおよび走査バイト（バ
イト７）アドレスDMC8／３を供給する。その結
果、RCINOLDの制御下に、前の、或は古い関係
するラインの走査バイトはDRAMから読取られ
て８ビツトバスBB7／０に供給され、
WCINOLDの制御下にOLDCINPISO中に書込ま
れる。新しいおよび古い走査バイトの対応するビ
ツトは走査バイトアナライザSBA中で比較され、
SBAはさらに関係するラインに対する状態ビツ
トACT、ASSおよびMMIEの値を得るために読
取り状態信号RSTATUSを出力する。さらに詳
しく説明すれば、マルチプレクサ回路MUX４の
選択入力に供給された信号RSTATUSはライン
識別値DMC8／５を選択し、それを制御メモリ
CAMのデコーダ入力に供給する。信号
RSTATUSはまたチヤンネル16プロセツサCH１
６PRに伝送され、その結果として後者は信号
Ｒ／WCAMを発生し、それもまたCAMのデコー
ダ入力に供給される。その結果関係するラインに
対応するCAMの行は読取られ、そのビツト
ACT、ASSおよびMMIEはSBAに供給される。
したがつてSBAは比較されたデータをどう処理
すべきかを決定することができる。ACT＝０、
ASS＝０およびMMIE＝１であるとすると、そ
れはラインがまだTCEAまたはTCEBに割当てら
れておらず、このラインに対するMMIデータが
TCEAおよびTCEBに報告されなければならない
ことを意味している。この理由で毎回ミスマツチ
がCINSIPOおよびOLDCINPISOの２個の比較さ
れたビツト間で検出され、次のようなミスマツチ
情報バイトがSBAにより発生されたWFIFOAお
よびWFIFOBの制御下にFIFOACおよび
FIFOBCによつてFIFOAおよびFIFOBの両者中
に書込まれる。 DMC8／５、Ｎ、DMC4／２ ここで、 DMC8／５はライン識別値であり、 Ｎはビツトの新しい状態であり、 DMC4／２は変化を示すビツトの走査バイト中
のビツト位置である。 少なくとも１個のミスマツチ情報バイトがこの
ようにしてFIFOAおよびFIFOB中に書込まれた
後、FIFOACおよびFIFOBCの出力FFEAおよび
FFEBは消勢されてこれらのレジスタが空でない
ことを示す。これらの信号FFEAおよびFFEBに
よつて優先回路CLHAおよびCLHBはDPTC０に
おいてMMIデータがTCEAおよびTCEBにそれ
ぞれ伝送されなければならないことを通報する。 MMIE＝１であり、ACT＝１およびASS＝０
の時、MMIデータはFIFOAのみに書込まれ、
ACT＝１およびASS＝１の時、MMIデータは
FIFOBのみに書込まれる。もしもMMIE＝０の
時にはMMIデータはFIFOAおよびFIFOB中に書
込まれないことに注意すべきである。 走査バイトの全８ビツトがこのようにして解析
された後、DMCLは読取りおよび書込み信号
RCINおよびWCINを出力し、その制御下に
CINSIPOの内容がまず８ビツトバスBB7／０に
伝送され、次いでMUX３を介してDMCLに与え
られたラインおよびバイトアドレスDMC8／３に
おいてDRAM中に書込まれる。 すでに前述したとおり、DPTC０の優先回路
CLHAは共通のラインCLAに接続され、それに
他の全てのDPTC1／31が結合されている。種々
のCLHAが優先チエイン中に連結され、それは
TINAチヤンネルと同期して動作している32の
CLAチヤンネル間の異なつた可変のチヤンネル
が各CLHAに割当てられるように接続されてい
る。このチヤンネル時間中CLHAはMMIデータ
がFIFOA中に存在するとき（FFEA＝０で示さ
れる）、共通ラインCLAを接地することもでき
る。この方法においてDPTC０はMMIデータを
TOUTAのチヤンネル16中にTCEAに送る優先
度を有することを他のDPTC１／３１に通報す
る。この場合にもまたCLHAの出力信号
MYTURNAが付勢され、CH１６PRが実際に
TCEAにMMI情報を送信しなければならないた
めCH１６PRに情報が与えられる。 同じことはCLHBに対しても言える。それは他
の優先チエインの一部を形成し、それ故DPTC０
はまたこのチエイン中で優先権を有する。しかし
ながら、今度はMMMIデータをTCEBに送信さ
せる。この場合にCLHBの出力信号MYTURNB
が付勢されCH１６PRが情報が与えられる。信号
MYTURNAおよびMYTURNBの両者は実際に
CH１６PRと共同するマルチプレクサMUX２に
供給される。 TCEBがパケツトスタート命令SOPおよび走査
スタート命令SOPSCANを送つたとする。これ
らの命令はSOPBおよびSOPSCANBと呼ばれ
る。命令SOPBは各DPTC０／３１のSIROB中
で受信され、次いでIRB中に負荷され、CH１６
MDEC中でデコードされ、それによつて出力
SOPが付勢される。その結果チヤンネル16プロ
セツサCH１６PRは前に待ち位置Ａにあつたもの
が位置Ｂにもたらされ、そこで第８図のフローチ
ヤートで示されるように他の命令を持つ。それに
続く命令8SOPSCANもまたDPTC０／３１のそ
れぞれのSIPOB中で受信され、IRBに負荷され、
CH１６PR中でデコードされる。これによつて出
力SOPSCANが付勢され、CH１６PRは位置Ｃ
へもたらされ、そこでMYTURN信号があるな
らば後でチエツクされる。 プロセツサはその時、例えば信号MYTURNB
を選択信号Ａ／Ｂによつて選択し、それ故MUX
２の出力MYTURNは付勢されてFIFO読取り信
号RFIFOBを付勢する。この信号によりFIFOB
の例えばラインTL0に関する1MMIバイトは読取
られ、８ビツトバスBB7／０に供給される。書
込み信号WBAの制御下にこのMMIバイトはこの
８ビツトバスからIRB中に書込まれる。その後こ
れらのデータはコードおよびDPTCOの識別値と
共にTOUTBチヤンネル16中をRISOBを介して
TCEBに伝送される。これはCH１６DECにより
与えられた読取りおよび書込み信号の制御下に行
われる。 FIFOB中に蓄積された全MMIバイトはこのよ
うにしてTOUTBチヤンネル16中をDPTC０に転
送され、CH１６PRはその都度待ち位置Ｃ（第１
８図）にもたらされる。 CLHBがDPTC０〜３１の何れもがTCEBに送
られるべきMMIデータを有しないことを検出す
ると、それはMUX２に接続されているその出力
EOPSCANBを付勢する。CH１６PRがこの信号
の存在を検出する信号EOPを送信し、TCEBを
位置Ａに戻す。 TCEBはラインTLに関するMMIデータを受信
するから、このラインTL0を管理し、TCEチヤ
ンネルをこのライン、例えばCH31に割当てるこ
とを決定する。このためにTCEBは次の３つの命
令を順次TINBの連続するチヤンネル16中の全て
のDPTC０／３１に送信する。 ΓSOP：“パケツトのスタート”命令。 Γ“ターミナルまたはライン選択”命令TS：
1000111 S04／00、CC3／０ ここでS04／00はDPTC０の識別値であり、
CC3／０はラインTL0の識別値である。 Γターミナルまたはライン書込み命令TW（バイ
トモード）： 10011、BYAD2／０、Ｄ、Ｄ、ACT、
CH31 ここで BYAD2／０はBYTE1の識別値であり、ビ
ツトDDは“注意する必要のない”ビツトであ
り、 ACTは新しいアクチビテイビツトであり、
CH31はTCEBによつて前の命令TS中に指示さ
れたラインTL0に割当てられたTINBチヤンネ
ルである。 Γ第５ビツトは命令が書込み命令（Ｒ／Ｗ＝１）
か読取り命令（Ｒ／Ｗ＝０）かを示すＲ／Ｗビ
ツトである。 命令SOPは各DPTC０／３１のSIPOBにおい
て受信され、IRBに負荷され、CH１６MDECに
おいてデコードされ、それによつて出力SOPが
付勢される。その結果チヤンネル16プロセツサ
CH１６PRは前は待期位置Ａにあつたものが位置
Ｂへもたらされ、そこで第８図のフローチヤート
に示されるような他の命令を待つ。 次の命令TSもまたDPTC０／３１のそれぞれ
のSIPOBで受信され、IRBに負荷され、CH１６
MDECでデコードされる。CH１６PRにより発
生された選択信号Ａ／ＢはＢ側（TCEB）が選択
されたことを示すＯであると考える。この信号の
制御下で後者のデコーダは付勢されたTS信号を
同じTSの名称の付された端子に出力し、命令に
含まれたTL0のラインアドレスCC3／０をラツチ
する。このようにしてTL0が選択される。プロセ
ツサはそれから待機位置Ｂへ復帰する。CH１６
MDECの出力信号TSはDPTCSELに供給されて
それを付勢し、このセレクタにおいて命令TSに
含まれたDPTC０の識別値はDPTCSELに連続的
に供給されるDPTC０／３１の識別値と比較され
る。それ故DPTC０のDPTCSELだけがターミナ
ルまたはライン信号SELを発生し、それはCH１
６PRに供給される。 次に命令TWもまたDPTC０／３１のそれぞれ
のSIPOB中で受信され、IRBに負荷され、CH１
６MDEC中でデコードされる。しかしDPTC中
だけでCH１６MDECの出力SELは付勢されるか
ら、そこでのみこのデコーダの出力TS、Ｒ／Ｗ、
ACTおよびバイト１はチエツクされる。これら
の出力は全て付勢される。フローチヤートに示さ
れたようにプロセツサは出力端子TSをチエツク
することによるターミナルまたはラインが選択さ
れたか否かをチエツクする。このラインTL0は選
択される（TS＝１）とプロセツサは次いで、出
力端子Ｒ／Ｗをチエツクすることにより、命令が
読取り命令か書込み命令かをチエツクする。 命令TWが書込み命令であると、プロセツサは
TWのBYAD2／０であるバイトがバイト１の識
別値であるか否かをチエツクする。これがそうで
あると（出力バイト１＝１）プロセツサはIRBの
内容の一部、もつと詳しく言えばACTおよび
CH31を信号R8BおよびWSP8C4−の制御下に
SP8へ転送し、その信号はまずIRBのこれらの内
容を読取つてそれらを８ビツトバスに与え、次い
でこれらの内容をこのバスからレジスタSP8中に
書き込む。プロセツサはまたWSP8C4＋により制
御されたCAMSを介してCAM中にSPの内容
ACT、CH31を書込むためＲ／WCAM信号を、
RSTATUSが０であることによりMUX４の出力
に与えるラインTL0のラインアドレスLI3／０＝
CC3／０において出力する。割当てビツトASSを
構成し１に等しいはCAM中に書込まれる。
このようにしてチヤンネルCH31はラインTL0に
割当てられ、ACT−ASS＝１であるから、TL0
処理のためにTCEBに割当てられる。プロセツサ
はその後、出力ACTが付勢されているか否かを
チエツクする。これがそうであればプロセツサは
LOUT0チヤンネルをラインTL0に、したがつて
TINBチヤンネルCH31に割当てる動作を開始す
る。これは選択信号Ａ／Ｂと共に信号
STARTFFSを回路FFSに供給することによつて
発生する。FFSはまた次のものにより制御され
る。 ΓCHACにより与えられるCHC4／０。 ΓCH１６MDECにより与えられるCC3／０。 ΓTSALLにより与えられるＬ−ＡおよびＬ−
Ｂ。 すでに述べたとおり上記Ｌ−ＡまたはＬ−Ｂ
は、CHC4／０がDMCにより与えられたライン
チヤンネル番号DMC8／０とそれぞれAMCおよ
びBMCにより発生されるTCEAまたはTCEBチ
ヤンネル番号AMC8／４またはBMC8／４との差
に等しい時に１である。 FFSの目的は、恒久的にラインTL0に割当てら
れている２個のLOUT0ラインチヤンネル番号０
または16の何れのものがこのラインに、したがつ
てTINBチヤンネル31に有効に割当てられるのか
を計算することである。 このラインチヤンネル割当回路FFSは次のよう
に動作する。 ΓそれはまずLOUT0チヤンネル番号を計算し、
その番号は一対の時間一致LOUT0および
TINBチヤンネルの番号間の差である31＋Ｌ−
Ｂ、Ｌ−Ｂを計算することによりTINBチヤン
ネル番号CH31と実質上時間が一致している。 Γそれはその後（31＋Ｌ−Ｂ−０）mod.32を計
算し（０はTL0による）、次いでこの代数和が
16より大きいか小さいかをチエツクする。この
ようにして２個のLOUT0チヤンネルCH0また
はCH16の何れのものが最もTINBにチヤンネ
ルCH31に接近して続くかがチエツクされる。 ΓもしもＬ−Ｂが例えば２に等しいならば、この
和は１に等しく、この和が16よりも小さいため
にLOUT0チヤンネルCH16が最もTINBチヤン
ネルCH31に近く続き、それ故選択される。 ΓもしもＬ−Ｂが例えば19に等しければLOUT0
チヤンネルCH0が選択される。 LOUT0チヤンネルCH16が選択されたとする。
このチヤンネルの識別値は、それが追加的に１に
等しい最大桁ビツトMSBLを有することによつ
てラインTL0のそれと異なつている。このビツト
MSBLはラインTL0に割当てられた行、すなわ
ち行０におけるCAM中に書込まれる。 ラインTL0に対して、またLIN0チヤンネル
CH16が割当てられ、TINBチヤンネルCH13がこ
の同じラインに割当てられているためにTOUTB
チヤンネルCH（31＋14）mod32＝CH13がライン
に割当てられる。 一度TINB、TOUTB、LIN0およびLOUT0チ
ヤンネルがラインTL0に割当てられると、デー
タ、例えば通話の転送はDPTC０を介してTCEB
とTL0の間で次のようにして生じる。 ΓTCEBからTINBチヤンネルCH13を介して、
DPTC０へ送られる。そこにおいてデータは
CAMの制御下にDMEMの行０中に書込まれ、
その後、再びCAMの制御下にLOUT0チヤン
ネルCH16を介してDMEMからTL0へ転送され
る。 ΓLOUT0への上記転送が行われた後、LOUT0
のCH16と一致したLIN0チヤンネルCH16を介
してDPTC０にTL0から入つたデータは
DMEMに書込まれ、その後TOUTBのCH13を
介してTCEBに転送される。 最後に述べた転送過程に対して、同じラインに
割当てられたTOUTチヤンネルとTINチヤンネ
ルとの間に18チヤンネル時間に等しいインターバ
ルが与えられることが必要である。実際任意の
TINチヤンネルが最もTINチヤンネルに接近し
て続く16LOUTチヤンネルの任意のもの（32の
中の）に割当てることができなければならないか
ら、このTINチヤンネルとTOUTチヤンネルと
の間の時間の時間インターバルは少なくとも16に
等しくなければならない。２個の追加のチヤンネ
ル時間がTINおよびTOUTチヤンネル間の位相
シフトのためにさらに必要とされる。これは全体
で18チヤンネル時間を与える。 上記の説明から本システムは次のような特性を
有することが導き出される。 ΓTCEAおよびTCEBの存在によつてシステムの
信頼性が大きくなる。何故ならばこれらの
TCEのそれぞれは全てのDPTC０〜３１の情
報を処理することができるからである。事実、
MMIデータは、ビツトACTおよびASSによつ
てTCEA／Ｂがラインに割当てられない間は各
TCEA／Ｂに送られる。２個のTECの存在に
よつて１個のTCEを保守のためにサービス外
に置くことも問題なく可能になる。 Γ通話の伝送に使用されるTDMリンクTINA／
ＢおよびTOUTA／Ｂを介してMMIデータの
ような制御データを伝送することによつて
TCEA／ＢとDPTC０／３１との間に何等の追
加のリンクを必要としない。 Γ走査バイトを処理し、それからMMIバイトを
導出する走査バイトアナライザSBAが各
DPTC０〜３１中に存在することによつて、
TCEA／Ｂのプロセツサの動作負荷は減少され
る。 ΓプロセツサCH１６PRに信号EOPSCANを送
ることのできる優先回路CLHA／Ｂの存在に
よつて、全てのDPTC０〜３１からの全ての
MMIデータがTCEA／Ｂに対する中断なしに
送信され、それ故これは最小の時間で生じる。 Γ２個のCLHA／Ｂの存在によつてこの時間は
さらに減少される。 Γラインチヤンネル割当て回路FFSの存在によつ
て、TINチヤンネルと同じラインに割当てら
れたLOUTチヤンネルとの間の時間は可変の
最小値である。したがつてDPTC０〜３１の処
理能力は増加される。 以下、さらに詳細に回路SBA，DMCL，
OLDCINPISO，CINSIPO（第９図〜第１１図）、
CAM，CAMS，FFS（第１２図〜第１６図）お
よびCLHB（第１７図〜第２０図）およびそれら
の動作について説明する。 レジスタOLDCINPISOおよびCINSIPOは第９
図の上部にSBAの追加のラツチ回路LCC形成部
分と共に示されている。第９図はまた読取りおよ
び書込み信号RCIN，WCIN，RCINOLDおよび
WCINOLDを発生するDMCLの部分を示してお
り、第１０図は信号RSTATUS、WFIFOAおよ
びWFIFOBを発生するSBAの部分を示している。 レジスタOLDCINPISOのセルの入力は８ビツ
トバスBB7／０に結合され、これらのセルはク
ロツクパルスC1＋、C1−（第１１図）および書込
み信号WCINOLDによつて制御される。
CINSIPOのセルの出力はまたBB7／０に結合さ
れ、これらのセルはクロツクパルスC1＋、C1−
および読取り信号RCINによつて制御される。
OLDCINPISOおよびCINSIPOの出力01および02
は排他的オア回路EXORに接続され、それはゲ
ート回路GC4（第１０図）に接続された出力を有
している。出力02はさらにセルLC7／０よりなる
ラツチ回路LCCのセルLC3の入力に接続され、こ
のラツチ回路の出力はFIFOAおよびFIFOBのた
めの書込みバスWF7／０に接続されている。こ
れらのラツチのセルは共通の読取り入力Ｒを持
ち、それはそれぞれC4−、0、DMC1およ
びC4−によつて制御されるPMOSトランジスタ
PM01およびNMOSトランジスタNM01、
NM02、NM03のVCC＝５ボルトと接地間の直列
接続よりなるナンドゲートNAND1の出力によつ
て構成されている。C4−が０のとき、ゲートの
出力Ｒは１であり、一方C4−が１になると、出
力ＲはもしもDMCO＝DMC1＝１であれば、す
なわち走査バイトの８ビツト毎のタイムスロツト
TS1中０になり、そうでないときには１のままで
ある。換言すればC4−＝０中、出力Ｒのキヤパ
シタンスは予め充電され、それ故この出力はその
時１であり、C4−＝１中この出力Ｒは有効にさ
れ、それ故ブーリアン関数・DMC1＝１
のときのみそれは０になる。ラインＬの走査バイ
トのビツト７、ラインＬ＋１の走査バイトのビツ
ト０、１、２、…および各種タイムスロツトは第
１１図に示されている。 SBA（第１０図）はナンドゲートNAND2を備
え、それは前述のナンドゲートNAND1と類似し
ており、同様の動作をする。このゲートは
DMC0、DMC1、2、3、4および
C4＋によつて制御され、それ故その出力は走査
バイトのビツト０のタイムスロツトTS3中０であ
る。NAND2の出力は直列に接続されたインバー
タI1，C4−および4−により制御されたパスト
ランジスタPT01およびインバータI2およびI3を
経て出力端子RSTATUSに接続され、それ故ビ
ツト０のTS3の後半中およびビツト１のTS4の前
半中RSTATUSは第１１図に示すように実質上
１である。I2の出力はまたPMOSトランジスタ
PM02を制御し、そのトランジスタPM02は
NMOSトランジスタNM04と直列にC4により制
御される端子と接地点間に接続され、NM02自身
は4＋によつて制御されている。PM02とNM04
との接続点は出力端子LSTATUSを構成し、そ
こに同じ名称の出力信号LSTATUSが生じる。
この信号はビツト１のTS0の前半中実質上１であ
る（第１１図）。この信号およびインバータI4に
より出力されたその反転信号はゲート回路GC1の
一部を構成しているパストランジスタPT02およ
びPT03を制御する。後者は入力端子ASS
（CAM）とゲート回路GC4の端子ASSおよび
ASS間に接続され、このGC4はNAND1と同じ形
式のゲートにより構成され、したがつて予備充電
および妥当性回路を備えている。ゲート回路GC2
およびGC3はGC1と類似しており、入力端子
ACT（CAM）およびNMIE（CAM）とGC4の入
力端子ACT、およびNMIEとの間にそれぞ
れ接続されている。ゲート回路GC1において端子
ASS（CAM）とGC4の入力端子ASSはインバー
タI5、パストランジスタPT02およびインバータ
I6の直列接続を介して接続され、インバータI6は
インバータI7およびパストランジスタPT03とル
ープ状に接続されてメモリ素子を形成している。
PT02の出力はまた直接GC4の入力に接続さ
れている。 ゲート回路GC4はまたFIFOACおよびFIFOBC
により出力された入力の端子および
FFFB、DMCにより発生された0および
DMC1の入力端子およびEXORのMMIB端子お
よび4＋の入力端子を有している。GC4は出力
LF1およびLF2を有し、それらは予備充電中１で
あり、4＋中は対応するブーリアン関数が１で
あるとき０である。これらのブーリアン関数は次
のとおりである。 LF1＝・1・0・MMIB・MMIE
（＋ACT・） LF2＝・1・0・MMIB・MMIE
（＋ACT・ASS） ここで0・1＝TS0である。 出力端子LF1およびLF2はそれぞれインバータ
I8，I9およびC4−および4−により制御される
パストランジスタPT04、PT05を介して出力端子
WFIFOAおよびWFIFOBに接続されている。同
じ名称の書込み信号WFIFOAおよびWFIFOBが
これらの出力端子に発生する。 DMCLはGC４と類似し、入力端子、
FFFB、ACT、、ASS、DMC4／０、
DMC4／０、4＋および出力端子LF3およびLF4
を有するゲート回路GC5を備え、出力端子LF3お
よびLF4は予備充電中１であり、4＋中対応す
るブーリアン関数が１であるとき０である。これ
らの関数は次のとおりである。 LF3＝4・3・2・1・DMC
0 LF4＝DMC4・DMC3・DMC2・DMC1・DMC0（
・ ＋・ACT・＋・A
CT・ASS） ここで4・3・2・1DMC0
はビツト０のタイムスロツトTS1を決定し、
DMC4・DMC3・DMC2・DMC1・DMC0はビツ
ト７のタイムスロツトTS3を決定する。 出力端子LF3およびLF4はそれぞれインバータ
I10，I11，C4−および4−により共に制御され
るパストランジスタPT06、PT07を介して出力端
子RCINOLDおよびWCINに接続されている。
PT06およびPT07の出力はそれぞれインバータ
I12，I13および共にC4＋、4＋により制御され
るパストランジスタPT08、PT09を経てPMOS
トランジスタPM03、PM04を制御する。PM03
はNMOSトランジスタNM05と直列にC4−と大
地間に接続され、NM05はC4＋により制御され
る。同様にPM04はNMOSトランジスタNM06直
列にC4−と大地間に接続され、NM06はC4−に
より制御される。端子WCINOLDおよびRCINは
PM03とNM05との接続点およびPM04とNM06
との接続点によつてそれぞれ構成されている。信
号WCIN、RCIN、RCINOLD、WCINOLDは同
じ名称の出力端子に発生される。 主として第１１図を参照すると、ラインＬ＋１
に関する走査バイトのビツト０、１、…はライン
CINOからC1＋の各後縁においてCINSIPOに入
るものとする。これらのビツトのタイムスロツト
TS0／３中、MMIE＝１およびACT＝ASS＝０
に関してラインＬ＋１に対しておよび＝
FFFB＝１とすると次のようなことが生じる。 ライン識別値を示すビツトDMC8／５はセル
LC4／７中にラツチされ、検査または試験されて
いるビツトの走査バイト中の位置を示すビツト
DMC4／２はセルLC0／２中にラツチされる。 ビツト０ TS0、TS1：これらのタイムスロツト中CINSPO
中に蓄積された走査バイトおよびラツチ回路
LCCおよび両関係ラインＬに蓄積されたビツ
ト７のMMIデータはDRAM中およびFIFOA
中および／またはFIFOB中にそれぞれ入る。 TS2：このタイムスロツト中、ラインＬ＋１に関
する走査バイトはRCINOLDによりDRAMか
ら読取られ、WCINOLDの制御下にTS2の第
２の半部の期間中にOLDCINPISO中に書込ま
れる。実際ビツト０のTS1中LF3＝１である。 TS3：このタイムスロツト中、CINSIPOおよび
OLDCINPISOのビツト０は比較またはテスト
される。これらのビツトが異なるとすると、
EXORの出力MMIBは１である。この出力ビ
ツトMMIBはGC4に供給される。CINSIPOの
ビツト０はまたラツチ回路LCCのセルLC3中に
ラツチされ、それ故この回路はラインＬ＋１の
ビツト０の全てのMMIデータを含んでいる。
このタイムスロツトの第２の半部中およびビツ
ト１のTS0の第１の半部中、RSTATUS＝１
であるためにCAMは上述の方法でラインＬ＋
１に属する状態ビツトMMIE（CAM），ACT
（CAM）およびASS（CAM）を得るように読
取られる。 ビツト１ TS0：このタイムスロツトの前半中、信号
LSTATUSは１であり、それ故前記最後に挙
げた状態ビツトはゲート回路GC4に供給され、
その結果GC4の出力LF1およびLF2は付勢され
る。 TS1：このタイムスロツトの前半中、信号
WFIFOAおよびWFIFOBならびにNAND1の
出力信号Ｒは付勢状態になり、それ故MMIデ
ータはLCCから読取られ、FIFOAおよび
FIFOBに書込まれる。 動作はラインＬ＋１のビツト７に対するものを
除き他の全てのビツトに対しても同様の方法で続
けられ、GC5の出力LF3は０になり、その結果、
RCINOLDおよびWCINOLDはラインＬ＋２の
ビツト０、TS0（後半）中付勢状態になる。また、
これにより、CINSIPO中に蓄積されたラインＬ
＋１の全走査バイトは今やDRAM中に入る。次
のタイムスロツトTS1中、ラインＬ＋１の最後の
ビツト７のMMIデータはFIFOAおよびFIFOBの
両者中に入る。 MMIデータはCINSIPOに入る各新しいビツト
に対して、すなわちこのビツトの値と独立にラツ
チ回路LCC中に蓄積されることに注意すべきで
ある。しかしながら、このMMIデータは、
WFIFOAおよびWFIFOBがEXOR出力信号
MMIBに依存するため、このビツトの状態が古
いものと異なる時FIFOAまたはFIFOBの一方に
だけ蓄積される。 前述した方法によつて、このMMIデータは次
いでTCEAに転送され、チヤンネル16プロセツサ
CH１６PRの制御下にTOUTチヤンネル16中の
TCEBに対して転送される。 次に第１２図乃至第１６図を参照にCAM，
DMEM（第１２〜１４図）およびFFS（第１５，
１６図）について詳細に説明する。 データメモリDMEMは16行のセルDM07／00
乃至DM157／150を有し、それらはライTL0乃至
TL15の各１つに関連し、それらはこれらのライ
ンに関するデータを蓄積するために使用される。
16の列のそれぞれのセルは16ビツトバスDF／D0
の各導体に接続され、セルの各行はさらにそれぞ
れ読取り入力Ｒおよび書込み入力Ｗを有する。 制御メモリCAMは16行のセルC07／00乃至
C157／150を有し、それらもまたそれぞれライン
TL0乃至TL15の一つに関連し、それ故LIN／
LOUTラインチヤンネル対のそれぞれに関連し
ている。それは２個のそのようなLINラインチヤ
ンネルＮおよびＮ＋16およびまた２個の同じ名称
のLOUTチヤンネルが前述のように各ラインＬ
に対して恒久的に関連しているからである。これ
ら２個のLIN／LOUTラインチヤンネルは決し
て同時に使用されることはなく、これら２個のラ
インチヤンネルの符号はラインと同じ４ビツトコ
ードを含むが、さらに第５番目の符号ビツト
（MSBL）を有し、それはＮに対しては０であ
り、Ｎ＋16に対しては１である、CAMの各行の
セルは対応するラインのために次のデータを蓄積
するのに使用される。 Γ対応するLIN／LOUTラインチヤンネル番号
のMSBL（セルC07／157）。このラインチヤン
ネル番号の４個の下の桁のビツトはCAMの行
と共同するラインの識別値のそれと同じである
からビツトMSBLおよびその行は全体のライ
ンチヤンネル番号を決定する。 ΓTCEAまたはTCEBによりこのラインに割当て
られたTINチヤンネル番号（セルC06／02乃至
C156／C152）。 Γこのラインに対する割当ビツトASS（セル
C01／151）。 Γこのラインに対するアクチビテイビツトACT
（セルC00／150）。 上述のことから、ラインと共同するCAMの各
行がこのラインに割当てられているLIN／
LOUTチヤンネル番号のMSBLおよびTINチヤ
ンネル番号を蓄積するように構成されていること
が判る。 データはSP8およびFFSに接続された導体
MSBL、MSBL、CAM４、４、…、
ACTを経てCAMから読取られ、またはCAM中
に書込まれる。これに関してCAMのセルC07／
00乃至C157／150の各行のセルはナンドゲート
NAND00の出力により構成された共通の読取
り／書込み入力RW0乃至RW15を有し、それら
ナンドゲートは前述のNAND1と同様の形式のも
のである。これらの各ゲートはクロツク信号C4
＋、CH１６PRより出力されたＲ／WCAM信号
およびMUX４により出力されたライン識別値
LI3／０で制御される。 データはまた16ビツトバスDF／D0から
DMEM中に書込まれ、或はDMEMからこのバス
へ読出される。これらのデータはTINA／Ｂチヤ
ンネル中TCEA／Ｂから受信され、またはLINラ
インチヤンネル中ラインから受信され、或は
TOUTチヤンネル時間中またはLOUTラインチ
ヤンネル中TCEA／Ｂおよびラインへそれぞれ伝
送されなければならない。このため比較手段がそ
こに蓄積されたTINまたはLOUTチヤンネル識
別値を4、CHC4乃至0、CHC0に供給さ
れるTINまたはLOUTチヤンネルと比較するた
めにCAMの各行に共同され、この比較の結果の
関数として書込まれるべき、或は読出されるべき
DMEMの対応する行を選択する。これらの手段
について第１３図および第１４図を参照に以下説
明する。それらの図面は第１２図のセルC156お
よびC150を詳細に示している。全てのセルは、
C150と同じ形式である列C00／C150のものを除
いてはＣ１５６と同じ形式である。 第１３図に示されるC156のようなセルはフリ
ツプフロツプを具備し、それはPMOSトランジ
スタPMO1およびPM11ならびにNMOSトランジ
スタNM10およびNM11により構成され、トラン
ジスタPM10およびNM10ならびにPM11および
NM11はVCCと大地電位間に直列に接続されて
いる。フリツプフロツプの出力Ｑを構成する
PM10とNM10の接続点はPM11とNM11の互に
接続されたゲート電極に接続され、PM11と
NM11との接続点により構成された出力も対応
した構成である。出力およびＱはそれぞれ
NMOSトランジスタNM12およびNM13を経て
導体4およびCAM4に接続され、NMOSト
ランジスタNM12およびNM13のゲート電極は読
取り／書込み入力RW15によつて制御される。出
力ＱおよびはまたパラトランジスタPT10およ
びPT11によつて反対に制御されている。これら
のトランジスタのデータ入力は入力導体4お
よびCHC4に接続され、それらの出力は単一の出
力端子O156に共通である。 第１３図のセルの回路は次のように動作する。 ΓRW15の付勢により、トランジスタNM12およ
びNM13が導通状態になり、それ故フリツプフ
ロツプの状態は導体４、CAM４を介して
読取られるか変化されるかの何れかになる。 ΓパストランジスタPT10およびPT11は4、
CHC4の状態をフリツプフロツプのそれら、す
なわちおよびＱと比較するために使用され
る。 事実： ΓＱ＝１、＝０のとき、PT11が導通し、それ
故出力O156はCHC4と同じ状態にもたらされ
る。 Γ＝１、Ｑ＝０のとき、PT10が導通し、それ
故出力O156は4と同じ状態にされる。 これはCHC4および4がＱおよびと同じ
状態にあるとき、出力は１であり、一方他の場合
にはそれは０であることを意味する。 第１４図に示されたセルC150のようなセルは
第１３図のセルと類似しており、トランジスタ
PM12，PM13およびNM14乃至NM17を備えて
いるがPT10およびPT11のような比較トランジス
タを備えていない。出力O150はフリツプフロツ
プのＱ出力である。 列C06／156乃至C02／152のセルの導体
４，CAM４乃至0、CAM0は共通であり、
それらの下端においてCAMおよびFFSを介して
SP8に接続され、これらのセルの入力アドレス導
体4、CHC4乃至0、CHC0も共通であつ
てそれらの上端はCHACに接続されている。列
C07／57のセルの導体、MSBLは共通であ
り、それらの下端でFFSに接続され、一方これら
のセルの入力導体は4およびCHC4に接続さ
れている。列C01／151のセルの導体、ASS
は共通であり、下端でCAMSを介してCH１６
PRのおよびＡ／Ｂに接続されている。そ
れらの入力導体はタイムスロツト割当て回路
TSALLの出力^*およびＡ／B^*に接続され、
TSALLはこれらの出力は交互に１に等しくす
る。最後にＲ／Ｗ導体、ACTまたはC00／
150はその下端でSP8に接続されている。 CAMの各行はNAND1と同じ形式の２個のナ
ンドゲートと共同し、それらの出力は対応するイ
ンバータU0，T0乃至U15，T15をそれぞれ介し
てDMEMのセルの対応する行の読取りおよび書
込み入力ＲおよびＷに接続している。例えば： Γ行C07／00は次のものと共同する。 Γ直列接続されたNMOSトランジスタN08、
N00／06、N09、N10およびPMOSトランジス
タR0よりなる第１のゲート。 Γ直列接続されたNMOSトランジスタM08、
M00／05、M07、M09、M010およびPMOSト
ランジスタS0よりなる第２のゲート。 Γ行C157／150は次のものと共同する。 Γ直列接続されたNMOSトランジスタN158、
N150／156、N159、N1510およびPMOSトラ
ンジスタR15よりなる第１のゲート。 Γ直列接続されたNMOSトランジスタM158、
M150、M152／155、M157、M159、M1510お
よびPMOSトランジスタS15よりなる第２のゲ
ート。 トランジスタN08／158、M08／158；N09／
159；M09／159；N010／1510；M010／1510；お
よびR0／15、S0／15はそれぞれC4−ETCE；
ELIN；WDP；RDPおよびC4−によつて制御さ
れる。N09およびM09乃至N159の出力は相互接
続されている。 セルC00／06乃至C150／156の出力O00／06乃
至O150／156はそれぞれ第１のゲートの対応する
NMOSトランジスタを制御する。セルC07／157
の出力O07／157はそれぞれ第２のゲートの対応
するNMOSトランジスタを制御する。その他の
NMOSトランジスタは3、CHC3乃至0、
CHC0によつて行乃至15に共同するトランジスタ
が符号0000すなわち3＝2＝1＝
CHC0＝１乃至1111すなわちCHC3＝CHC2＝
CHC1＝CHC0＝１に対してそれぞれ導通状態に
なるように制御される。 第１５図に示されたラインチヤンネル割当回路
FFSは加算入力X4／０およびY4／０および合算
出力S4／０および4０を有するセルFA4／０
を備えた加算回路FAを具備している。後者の合
算出力S4／０および4０はNMOSトランジス
タNM54／50およびNM64／60を介してレジスタ
SP8のセルSP84／80の端子FF4／０および4
０に接続されている。後者のNMOSトランジス
タはCH１６PRにより出力された読取り信号
RFAによつて全て制御されている。さらにSP8
はセル84／87を備え、CH１６PRによりまた出力
される読取りおよび書込み信号RSP8C4−、
WSP8C4−、RSP8C4＋およびWSP8C4＋によつ
て制御される。SP8はさらに８ビツトバスBB7／
０に接続されている。 FFSは端子MSBL；；CAM4／０、
CAM4／０、CHC4／０、Ａ／Ｂ、、
ACTおよびを具備し、それらはCAMスイ
ツチCAMS1およびCAMS2を介してCAMの端子
MSBL、MSBL、…、ACTおよびに接続さ
れ、それにおいて反転が行われ、それはそれぞれ
上述のRSP8C4＋、WSP8C4＋、およびCH１６
PRによつてまた出力されたMSBLVALC4＋によ
つて制御される。 端子およびＡ／ＢはCH１６PRの同じ名
称の端子に接続され、およびACTはSP8の
セルSP85の同じ名称の出力に結合されている。 FFSにおいては端子０，CAM０、
CHC0、CC0乃至3、CAM3、CHC3、CC3
のセツトは同様の方法でSP80乃至SP84に接続さ
れ、それ故端子０、CAM０、CHC0、CC0
および4、CAM４、CHAC4の接続だけが
以下考慮される。CC3／０はCH１６MDECによ
つて出力されたライン識別値を決定することを留
意すべきである。 CAM０および０はそれぞれ直接FFOお
よび0に接続されている。CAM０はまたCH１
６PRにより出力された書込み信号および
WFA（第１６図）により制御されるパストランジ
スタPT20を介してFA0の入力端子Ｘに接続され
ている。CHC0は、インバータI20、パストラン
ジスタPT30、インバータI30およびパストランジ
スタPT40の直列接続を経てFA0の入力端子Ｙに
接続されている。CC0は直列のインバータI40お
よびパストランジスタPT50を介して同じ名称の
端子Ｙに接続され、PT40とPT50は共に信号
STARTFFSおよびによつて制御さ
れる。後者の信号はまたFAのキヤリ入力を制御
する。最後にCC0はまたNMOSトランジスタ
NM20を介してFF0へ、またインバータI40およ
びNMOSトランジスタNM30を介してに接
続され、NM20およびNM30の両者はCH１６PR
により出力された信号FFWによつて制御される。
パストランジスタPT30はPMOSトランジスタ
PM40およびNMOSトランジスタNM40乃至44よ
りなるゲートＧにより出力された信号によつて制
御される。PM40はNM40およびNM41と直列に
VCCと大地電位間に接続され、NM42とNM43は
NM40およびNM41と並列に接続されている。
PM40およびNM44はC4−により制御され、一方
NM40，NM41，NM42およびNM43それぞれＬ
−Ｂ、、Ｌ−ＡおよびＡ／Ｂによつて制御
される。Ｇの出力は直接PT30に接続されると共
にインバータI50に接続される。 ４、CAM４およびCHC4と共同する回路
は、VCCが連続的にPT54に供給され、FA4の出
力4が直接MSBLに接続されると共にNMOSト
ランジスタNM24を介してCAM4へ、インバータ
I60を介してへ、および同じインバータI60
およびNMOSトランジスタNM34を介して
４および4に接続されていることで上述のもの
と相違している。トランジスタNM34はまた
FFWによつて制御される。 上述の回路の動作は次のとおりである。TW命
令がTINBのチヤンネル16で受信され、一つのラ
イン例えばTL0が選択され、受信されたバイトが
バイト１であることがすでにチエツクされたとす
る。 上述したようにそのときプロセツサはIRBの内
容の一部すなわちACT＝１およびTINBチヤン
ネル番号例えばCH31を信号R8BおよびWSP8C4
−の制御下にSP8へ転送し、それはIRBの内容を
読取つてそれらを８ビツトバスBB7／０に与え、
これらの内容をこのバスからレジスタSP8中に書
込む。これらのデータと共に、また割当てビツト
ASS＝＝１はCAM中に書込まれ、このビ
ツトはラインTL0がTCEBに割当てられているこ
とを示す。プロセツサCH１６PRはまたＲ／
WCAM信号を出力してRSP8C4＋により制御さ
れたCAMSを介してSP8の内容を読取り、これら
の内容をラインアドレスLI3／０例えば
RSTATUSが０であることによりMUX４の出力
に出力されたTL0の0000においてCAM中に書込
まれる。この書込み動作は、CAMの行０と共同
するナンドゲートNAND00（第１２図）出力
RW0がその時消勢されているから実行される。 受信されたアクチビテイビツトACTをチエツ
クした後、プロセツサはSTARTFFS信号（第１
６図）を発生し、それを前述のように０であると
予想される選択信号Ａ／Ｂと共に供給することに
よつて第１の自由サーチ動作を開始する。その瞬
間にTSALLにより出力されたＬ−Ｂは１であ
り、CHACにより与えられた値CHC4／０は
DMCによつて与えられたLOUTラインチヤンネ
ル番号DMC8／０とBMCによつて発生された時
間一致TINBチヤンネル番号BMC8／４との差に
等しい。この差Ｌ−Ｂは２に等しいもの、すなわ
ちCHC4／０＝0010であるとする。 STARTFFS＝１であることにより、パストラ
ンジスタPT44／40は導通し、Ｌ−Ｂ＝１であり、
Ａ／Ｂ＝１であるからゲートＧの出力は消勢さ
れ、それ故パストランジスタPT34／30も導通状
態にある。その結果、CHC4／０はインバータ
I20／24、パストランジスタPT30／34、インバー
タI30／34およびパストランジスタPT40／44を経
てFA4／０の加算入力Ｘに供給される。 STARTFFS＝１の間に信号WFA（第１６図）
もまた付勢され、それ故パストランジスタ
PT24／20もまた導通し、RSP8C4＋＝１である
から、SP84／80に蓄積され、その出力FF0／４
に出力されたTINBチヤンネル番号CH31は
FA4／０の加算入力Ｘに供給される。 その時加算器FAは、TINBチヤンネル番号
CH31と時間が一致しているLOUTラインチヤン
ネル番号をその出力S4／０に得るために現在の
TINBチヤンネル番号CH31＝1111と上記差２＝
00010との和、モジユール32を計算する。このラ
インチヤンネル番号はそれ故CH1およびS4／０
＝00001である。 その後、信号WFAおよびRFAの両者が付勢さ
れる。その結果後者の値00001およびその補数は
導体FF4／０、4０および各トランジスタ
NM54／50およびNM64／60を経てSP8へ供給さ
れる。 値00001はまたFF4／０を経て新しい動作のた
めにFAの加算入力Ｘに供給される。この動作に
おいて、ライン番号０、CC3、CC2、CC1、CC0、
例えばTL0の00000は上記値00001から例えばこの
結果にこの数の２の補数を加算することによつて
減算される。この２の補数はパストランジスタ
PT43／03の出力に得られる。何故ならばCC3／
０はI43／40によつて反転され、VCCは直接
PT54に供給され、FAOのキヤリ入力は
STARTFFSの終りにおいて、その時
STARTFFS＝１であるために付勢されるからで
ある。これらのパストランジスタから、２の補数
は和を計算する加算器FAの加算入力Ｙに供給さ
れる。もしもこの和が少なくとも16に等しいなら
ば、FA4の出力4またはMSBLは０であり、こ
の場合にLOUTラインチヤンネル番号は、 0CC3 CC2 CC1 CC0である。 反対に、今の場合のようにこの和が00001に等
しいために16よりも小さいならば、FA4の出力
S4およびMSBLは１であり、この場合には
LOUTラインチヤンネル番号は、 1CC3 CC2 CC1 COO、すなわち10000または
CH16である。 CH１６PRにより出力された信号
MSBLVALC4＋の制御下に、このビツトMSBL
はCAM中に、さらに詳しく言えばTL0に割当て
られ、それに対する書込み入力RW0／15が０で
ある行０の第１のセルに書込まれる。この書込み
入力はライン番号LI3／０またはCC3／０により
制御されるナンドゲートNAND00により付勢さ
れる。したがつてLOUTラインチヤンネル番号
CH16はビツトACTおよびASSと共に行０にすで
に蓄積されたTINBチヤンネル番号CH31に割当
てられる。 例えばTL0に対して意図した通話情報がTL0に
割当てられたTINBチヤンネルCH31中のTCEB
から16ビツトバスDF／DOに受信され、TL0に割
当てられCAMの行０中に蓄積されたLOUTチヤ
ンネルCH16上のTL0に伝送されなければならな
い時、次のことが生じる。 ΓLOUTラインチヤンネル番号CH16は10000で
ある。 ΓTINBチヤンネル番号CH31は11111である。 TSALLは信号ETCEおよびWDPを付勢し、そ
れ故DMEM中に書込まれるべき16ビツトバス
DF／D0上のデータの一部をエネーブルにする。
この信号によつて、トランジスタN09／159およ
びN010／1510は導通状態になる。上述のTINB
チヤンネル番号11111がCAMの入力CHC4乃至
CHC0に供給される時、その各ビツトはセル
C06／02乃至C156／152中に蓄積されたビツトと
比較され、11111はCAMの行０のセルCC06／02
中に蓄積されているから、トランジスタN02乃至
N06だけが導通状態になる。さらにアクチビテイ
ビツトが対応するため、トランジスタN00もまた
導通し、これはＡ／B^*＝１であるときN01に対
して真実である。このためC4−＝１のときもま
たN08は導通状態になり、その結果DMEMのセ
ルDM07／00の行の書込み入力Ｗは付勢される。
この信号により、16ビツトバス上に蓄積されたデ
ータの部分はDMEMに書込まれる。 その後、TSALLは信号ELINおよびRDPを付
勢し、それ故データがDMEMから読取られて16
ビツトバスDF／DOに書込まれることをエネーブ
ルにする。これらの信号によつて、トランジスタ
M09／159およびM010／1510は導通状態になる。 LOUTラインチヤンネル番号10000がCAMの
入力CHC4乃至CHC0に供給されるとき、トラン
ジスタM02乃至M05は導通状態になり、同じこと
はACT＝１であるためM00においても行われる。
この理由でC4−＝１のときM08もまた導通状態
になり、その結果、DMEMのセルDM07／00の
行の書込み入力Ｒは付勢状態になる。この信号に
より、この行中のデータは16ビツトバスDF／D0
上に書込まれる。 次に第１７図乃至第２０図を参照に優先回路
CLHBの詳細について説明する。この回路CLHB
は有限状態装置FSMを具備し、その各状態は第
２０図に示され、その構成の詳細は第１７図に示
されている。このFSMは入力端子C1B，1、
C2B、2、CLIB、POB、、SSB、、
FRB、、EOPCB、SOPCBおよびTS2、3B
を有し、それらに同じ名称の入力信号が供給され
る。FSMは出力端子Z0、Z1およびZ2を有し、そ
こに７個の可能な状態、すなわち000または０、
001または１、…、110またはFSMのVIを決定す
る同じ名称の出力信号が生じる。 FSMは第１７図の下方部分に列で、また上方
部分に行でそれぞれ配置されたナンドゲートおよ
びノアゲートのアレイを具備している。図示され
た２個のようなナンドゲートはVCC＝5Vと大地
電位との間に接続され、入力信号TS２、３Ｂに
より制御されたPMOSトランジスタPM70、
PM71および上記入力および出力信号の１以上の
ものによつて制御される複数のNMOSトランジ
スタNM70／75、NM76／81の直列接続よりな
る。さらに詳しく言えば、出力信号Z0、Z1、Z2
はNMOSトランジスタ対NM72、NM78；
NM71、NM77およびNM70、NM76をインバー
タI99、I100、I101、パストランジスタPT60、
PT61、PT62およびインバータI70、I71、I72を
介してそれぞれ制御する。入力信号CLIBはTS0、
TS0により制御されるインバータI73およびパス
トランジスタPT63および直接またはインバータ
I74を介してアレイのナンドゲート（図示せず）
を制御する。各ナンドゲートの出力はPM70、
PM71とNM70、NM71の接続点で構成され、イ
ンバータI75、I76を介して１以上のNMOSトラ
ンジスタNM82／83、NM84のゲート電極に接続
されている。後者の各トランジスタは５個のノア
ゲートのアレイの一つのノアゲートの部分を形成
し、各ノアゲートの構成NMOSトランジスタは
２本の行線x1、y1乃至x5、y5間に接続されてい
る。さらに詳しく説明すると、NM82、NM83お
よびNM84はそれぞれx4とy4、x5とy5およびx3
とy3との間に接続されている。行線y1／５のそ
れぞれは２個のNMOSトランジスタの直列接続
を介して大地電位に接続されている。これらのト
ランジスタの第１のものはTS2、3Bによつて制
御され、第２ものはインバータI77を介してリセ
ツト信号MAINRESETBによつて制御される。
さらに説明すれば、y3、y4およびy5はそれぞれ
直列に接続されたNMOSトランジスタNM85／
86；NM87／88およびNM89／90を介して大地電
位に接続されている。 行線x1〜５はそれぞれTS2、3Bによつて制御
されるPMOSトランジスタPM72〜76を介して
VCCに接続されている。行線x1とx2はさらにそ
れぞれインバータI78とI79とを介して出力端子
ESBとMTBに接続され、行線x3、x4、x5はイン
バータI80、I81、I82およびパストランジスタ
PT63、PT64、PT65を介して出力端子Z0、Z1、
Z2へ接続されている。パストランジスタPT63、
PT64、PT65は入力信号TS2Bおよび2によ
つて制御されている。 第２０図の状態図は、FSMが上述の入力およ
び出力信号の制御下に一つの状態から他の状態へ
どのようにして変化するかを示したものである。
例えばFSMが状態Ｉにあるとき、 Γそれは・＝１である限りこの状態
に留る。 ΓそれはSSB・POB＝１のとき、状態へ発展
する。 これはまた、TS0B、TS2BおよびTS2、3Bが
TS2B＋TS3Bに等しい期間に何が起るかを考え
れば第１７図からも導かれる。 TS0B：このタイムスロツト中、Z0、Z1、Z2の
値はそれぞれNM70、76；NM71、77；
NM72、78に供給され、FSMがZ2＝Z1＝０お
よびZ0＝１の状態Ｉにあるため、これら全て
のトランジスタNM70／72およびNM76／78の
ゲート電極は付勢される。この状態は１チヤン
ネル時間の間、すなわち次のTS0まで残る。ま
た入力信号CLIBはパストランジスタPT63を介
して対応するナンドゲート（図示せず）に供給
される。 2、3：タイムスロツトTS2およびTS3の外
側で、VCCは上記ナンドゲートの出力に供給
され、それにより全てのノアゲートが阻止状態
にされ、またそれぞれPM78乃至PM82を介し
て全ての出力ESB、MTB、Z0、Z1、Z2へ供給
される。 TS2、Ｂ：このタイムスロツト中アンドゲートト
ランジスタNM85、NM87およびNM89ならび
にパストランジスタPT63／65が導通状態にな
る。反対にPM72／76は阻止される。FSMは
Z2＝Z1＝０およびZ0＝１である状態Ｉにある
から、PM70を含むナンドゲートの出力は
POB・SSB＝１のとき接地される。一方PM71
を含むナンドゲートの出力は・＝
１のとき接地される。第１の場合にはトランジ
スタNM82／83は導通状態にされ、第２の場合
にはトランジスタNM84が導通状態にされる。
その結果、第１の場合には出力Z1およびZ2が
付勢され、一方第２の場合には出力Z0が付勢
される。これは第１の場合には新しい状態
Z2Z1Z0がまたは110になり、一方第２の場合
にはFSMはZ2Z1Z0＝001または状態Ｉに留る
ことを意味する。これはまた第２０図の状態図
に示されている。 TS3B：このタイムスロツト中、NM85、NM87、
NM89は導通状態のままであり、PM72／75は
阻止状態のままである。 上述の入力信号は第１８図および第１９図を参
照にした以下説明する方法で発生される。 ゲート回路GC6は上述のFSMのものと類似し
た方法で動作する複数のナンドゲートを備えてい
る。GC6の入力は次のようなものである。 ΓVCCおよびC4B− ΓカウンタDMCによつて出力された0、
DMC0、1、DMC1、2、DMC2、
DMC3。 Γ上述のSSB、、FRB。 Γ命令SOPSCANがTCEBから受信されると付勢
されるSOPSCANB。 ΓZ1、2および4＋により制御され、出力が
インバータI83、パストランジスタPT66、イン
バータI84、パストランジスタPT67およびイン
バータI85を介してGC6の入力＋に接続さ
れているナンドゲートNAND3によつて次のよ
うにして発生される入力信号＋。 4＋が０になるとき、ゲート出力はZ1＝2＝
１すなわちFSMの状態またはであるならば
大地電位になる。この場合にGC6の入力＋は
C4B−およびC4＋により制御されるパストラン
ジスタPT66、PT67が連続して導通状態になつた
後、付勢状態になる。 これらの入力信号によつてGC6は次の出力信号
を発生する。 TSOB＝3・3・1・0、 TS2B＝3・2・DMC1・0、 TS2.3B＝3・2・DMC1、 WPNTB＝TSOB・SOPSCANB、 LSTRB＝TS1B・SSB＋TS5B（＋）、 RPNTB＝TS1B.・（＋）、 IPNTB＝TS3B（＋）、 ROBB＝TS4B・（＋）、 ラツチ回路LC（第１４図）はタイムスロツト
TS0中次の信号をラツチし、それ故これらの信号
は次のタイムスロツトTS0まで残る。 SOPCB＝SOPB・TSOB、 EOPCB＝EOPB・TSOB、 SSB＝SOPSCANB・TSOB、 FRB＝CH17B・TSOB ここでSOPBは、パケツトのスタート命令が
TCEBから受信されたとき付勢される信号であ
る。 EOPBは、パケツトの終りの信号がTCEBから
受信されたとき付勢される信号である。 SOPSCANBは、走査スタート信号がTCEBか
ら受信されたとき付勢される信号である。 CH17Bは、TINBのチヤンネル17のTSOB中
１である信号である。 信号LSTRBおよびWPNTBは、DPTC０の識
別値を決定する第１の入力セツトS04／00および
ベースアドレスすなわち優先度がTCEAおよび／
またはTCEBへの信号MMIデータに対して最初
に与えられるDPTC０／３１中の任意のDPTCの
識別値を決定する第２の入力セツトTIB3／０を
有するマルチプレクサ路MUX５（第１８図）の
選択された入力を制御する。マルチプレクサ
MUX５の出力CLB4／０は、信号ROBBおよび
WOBBによつて制御されるラツチ回路の対応す
るセルの入力へ、および信号WPNTB、
RPNTBおよびIPNTBによつて制御されるポイ
ンタ回路PNTBの対応するセルの入力へ、およ
び出力COを有する比較器COを構成する対応する
排他的ノアゲートEXB4／０の第１の入力へ供給
される。それらのゲートの第２の入力はポインタ
PNTBのセルの出力に接続されている。 信号WPNTBおよびRPNTBは、VCCと大地
電位間に接続された並列接続されたトランジスタ
NM91およびNM92を制御し、これらトランジス
タNM91、NM92の並列接続はPM77および
NM93と直列に接続され、PM77とNM91、
NM92との接続点はPM78およびNM94のゲート
電極と接続され、トランジスタPM78および
NM94はVCCと大地電位間に直列に接続され、
PM77とNM93はC4B−により制御されている。
この場合WPNTB＋・RPNTBに等しい出力信
号WOBBはPM78とNM94との間の接続点である
出力端子WOBBに生じる。 信号C0、ROBBおよびLSTRBはさらに次のよ
うにして（第１９図）同じ名称の端子に信号C1B
およびC2Bを発生するために使用される。 ΓC0は、インバータI86、ROBBおよびに
より制御されるパストランジスタPT68および
逆並列に接続されメモリ素子を構成しているイ
ンバータI87およびI88を介して端子C1Bに供給
される。 ΓC0は、インバータI89、LSTRBおよび
により制御されるパストランジスタPT69およ
び逆並列に接続されたインバータI90およびI91
を介して端子C2Bに供給される。 上記入力信号POBはプリセツト入力PR1およ
びPR2とインクレメント入力Ｉと有するパケツト
長カウンタPLC（第１９図）の出力に出力され
る。プリセツト入力PR1はトランジスタPM79と
NM95の接続点に接続され、これらトランジスタ
PM79、NM95のゲート電極はそれぞれナンドゲ
ートNAND4の出力信号およびC4B＋によつて制
御される。NAND4は入力SOPBおよび1有し、
そこに同じ名称の信号が供給される。プリセツト
入力RP2はナンドゲートNAND5、トランジスタ
PM80およびNM96を介してプリセツト信号P1お
よびSOPBによつて同様に制御される。またイン
クレメント入力ＩはナンドゲートNAND6、トラ
ンジスタPM81およびNM97を介しておよ
びCH17Bにより同様に制御される。このように
してカウンタPLCは、もしもNAND4の出力が消
勢されているならば、すなわちP1＝１および
SOPB＝１であるならば第１の値にプリセツトさ
れ、もしもNAND5の出力が消勢されているなら
ば、すなわちP1＝０およびSOPB＝１であるなら
ば第２の値にプリセツトされる。カウンタPLC
はNAND6の出力が消勢される毎に、すなわち
SOPB＝０およびCH17B＝１になる都度インク
レメントされる。 入力信号CLIBは次のようにして得られる（第
１９図）。全部のDPTC０／３１に共通である導
体CLBは大地電位とVCCとの間に直列に接続さ
れたトランジスタNM98と抵抗ROBの接続点に
接続され、この接続点はインバータI92を介して
入力端子CLIBに接続されている。ノアゲート
NORの出力は直列のインバータI93およびI94を
介してトランジスタNM98のゲート電極に接続さ
れている。NORの第１の入力はナンドゲート
NAND7を介してFSMの出力Z0、Z1、Z2によつ
て制御される。NORの第２の入力はインバータ
I96、I97、パストランジスタPT70を介して
FIFOACの出力信号FFEBにより制御され、トラ
ンジスタPT70はNAND7の出力によつて直接お
よびインバータI98を介して制御される。最後に
NORの第３の入力はフリツプフロツプFF1のＱ
出力によつて制御され、そのFF1の入力には入力
信号SOPSCANBが供給される。このようにして
NORの出力は付勢され、したがつてトランジス
タNM98は次の条件が同時に満足されたとき導通
状態になる。 ＝１、すなわちFIFOBが空でないとき、
MMIデータはTCEBに送信されたことを意味す
る。 ＝０、すなわちSOPSCANB信号が受信され
たときである。 Z0・Z1・Z2＝１、すなわちFSMが状態にあ
るときである。 DPTC０のトランジスタNM98が導通のとき、
導体CLBは接地され、それ故入力端子CLIBは全
てのDPC0／31において１である。 これらのDPTC０／３１はしたがつて、状態
であり、MMIデータをTCEBに送りたりDPTC
がどこかにあることを通報する。 最後に、CLHBはフリツプフロツプFF2および
FF3を備え、それらはGC4の出力信号MTBおよ
びESBによつて制御され、それぞれ出力信号
MYTURNBおよびEOPSCANBを出力する。 DPTC０の優先回路CLHBの動作を詳細に説明
する前に、以下にこの動作を簡単に説明する。パ
ケツト長カウンタはPOB＝１である最終位置に
まだ到達していないものとする。 ベースアドレスBAの第１の部分TIB3／０は
SOPSCANB命令により全てのDPTC０／３１と
通信し、ベースアドレスを形成するために０によ
つて完了する。 BA＝TIB3／０、０ このアドレスは各DPTCにおいてラツチ回路Ｌ
中およびポインタ回路PNTB中に蓄積される。 各チヤンネル時間中、各DPTC０／３１におい
ては自己の識別値がベースアドレスBAと比較さ
れ、その後もしもMMI情報がTCEBに送信され
る必要がないならばPNTBの内容は１だけ増加
される。自己の識別値がベースアドレスBAに等
しいDPTCにおいては、優先要求（C2B＝１）が
許可される。すなわちTOUTBのチヤンネル16中
のMMI情報の伝送を求める要求が許可される。
このようにして優先要求は順次全DPTCに対して
許可される。優先要求を有するDPTCにおいて
は、FSMは状態にされ、一方他のDPTCの
FSMは状態にされる。もしも優先要求を有す
るDPTCにおいて要求信号＝１であるなら
ば、許可された優先信号CLIB＝１であり、それ
によりFSMは状態にされる。優先要求を有す
るDPTCにおいては、FSMは状態にステツプ
し、プロセツサCH１６PRと通信するために、
MMI情報が伝送されなければならないリセツト
信号MYTURNBによつて次のフレーム（FRB
＝１）を待つ。他のDPTCにおいては、FSMは
状態になり、その後優先度を有するDPTCの
FSMと共に状態に戻る。 状態およびにおいてPNTBはもはやイン
クレメントしない。これはまたおよびを除い
た他の全ての状態に対する場合である。これは優
先度がDPTCに対して許可された後、後者が
MMI情報の伝送を求めたとき、再びPNTBをス
テツプし新しい優先度を許可されるために次のフ
レームまで待つことを意味している。 優先度の許可が無期限に連続してはならないた
め、各CLHBにおいては全てのDPTCがMMI情
報の最後の伝送から少なくとも優先度を有するか
否かがチエツクされ、全てのDPTCにおいてその
ような情報を送らなければならないDPTCがない
場合にはSFMはゼロ状態にされる。このような
ことは全て、DPTCが優先度を有し、MMI情報
を送信したい（状態）とき、PNTBが１だけ
インクレメントされた後、ラツチ回路Ｌの内容を
PNTBのこれらのものに等しくすることによつ
て生じる。これらの内容は各チヤンネル時間中
PNTBのそれらと比較され、比較が成功した時、
信号C1B＝１が各DPTCにおいて発生され、
FSMをゼロ状態にする。 以下CLHBの動作について詳細に説明する。 ここで、DPTC０においてFIFOBは＝１
で示されるように空ではなく、他の全てのDPTC
１〜３１は＝０であるとする。 種々のチヤンネルの連続する時間中TINBにお
いて次のことが生じるとする。 (1) チヤンネル16 このチヤンネル16中でパケツトスタート命令
はTCEBから受信され、DCEBにおいてデコー
ドされ、その結果、その出力SOPBは付勢され
る。 (2) チヤンネル17 このチヤンネルのタイムスロツト中、次のこ
とが生じる。 TS0B Γパケツト長カウンタPLCは1＝１かP1＝１か
によつて前述の第１または第２の値にプリセ
ツトされる。 ΓFRB＝CH17B・TSOB＝１。したがつて信号
CH17Bは次のTSOBまでラツチされるが、
今はFRBは影響ない。 ΓSOPCB＝SOPB・TS0＝１ TS2B FSMは状態０から状態にされる。何故な
らばSOPCB＝１であるからである。 (3) チヤンネル16 TINBの次のチヤンネル16中、入力命令
SOPSCANBはDECBにおいて受信され、デコ
ードされる。その結果、DECBの出力
SOPSCANBは付勢され、この命令に含まれて
いる前述のベースアドレスBAの部分を決定す
るビツトTIB3／０はマルチプレクサMUX５
（第１８図）の同じ名称の入力に供給される。 (4) チヤンネル17 このチヤンネルのタイムスロツト中、次のこ
とが生じる。 TC0B ΓPLCは１だけインクレメントされる。 ΓSSB＝SOPSCANB・TS0B＝１ ΓFRB＝CH17B・TS0B＝１ それ故信号SSBおよびFRBは次のTS0Bの発
生まで存在する。 ΓWPNTB＝SOPSCANB・TS0B＝１ ΓWOBB＝WPNTB＋RPNTB＝１ WOBBとWPNTBとによつて、マルチプレ
クサMUX５に供給された完全なベースアドレ
スBA＝TIB3／０、０はラツチ回路とポイン
タPNTBの両者中に書込まれる。 TS1B SSB＝１であるから、LSTRB＝TS1B・
SSB＋TS5B・（＋）＝１である。この信号
によつてDPTC０の識別値S04／00はMUX５
の出力CLB4／０に供給され、そこから比較器
COの一方の入力に供給される。この識別値は
ポインタPNTB中に蓄積され、COの他方の入
力に供給されるベースアドレスBAに等しいと
する。これはDPTC０がTINBチヤンネル16に
おいてTCEBにMMI情報を送信することがで
きる優先度を有していることを意味している。
この場合には出力COが付勢され、出力信号
C2B＝１がインバータI90、I91（第１９図）の
出力C2Bに発生される。 TS2B C2B＝１およびSSB＝１であることにより、
PLCカウンタがまだその終端位置に到達して
いないものとすると、＝１であり、FSM
は状態にされる。FFEB＝１であるから、ト
ランジスタNM98は導通状態になり、そのため
大地電位が共通線CLBに供給される。その結
果全てのDPTC０／３１において入力CLIB＝
１であり、それ故これらは優先度を有し、
MMIデータをTINBチヤンネル16中をTCEB
に送信したいDPTCが存在することを知る。 TS3B FSMは状態にあるため、IPNTB＝
TS3B・（＋）＝１である。この信号によつ
てPNTBの内容は１だけインクレメントされ、
それ故アドレスBA＋１が今度はそこに蓄積さ
れる。 TS4B FSMは状態にあるため、ROBB＝
TS4B・（＋）＝１である。この信号によつ
てＬ中に蓄積されたベースアドレスBAはポイ
ンタPNTB中に蓄積されたアドレスBA＋１と
比較される。その結果、比較器の出力COは０
となり、これは出力C2Bについても同じであ
る。また出力C1Bは０に留る。 TS5B FSMは状態にあるため、LSTRB＝
TS1B・SSB＋TS5B・（＋）＝１である。
この信号によつてDPTC０の識別値はPNTB
中に蓄積されたアドレスBA＋１と比較され
る。このDPTCの識別値はBAに等しいから、
比較器の出力COは０である、 (5) チヤンネル18 このチヤンネルのTS2B中に、FSMは、1
＝１およびCLIB＝１であるために状態にさ
れ、＝１である限り、すなわち次のチヤ
ンネル17までこの状態に留る。 (6) チヤンネル19、20、…31、０、…16 これらのチヤンネルのTS1B中は次のとおり
である。FSMは状態にあるから、RPNTB
＝TS1B・（＋）＝１。 WOB＝RPNTB＋WPNTB＝１ その結果、ポインタPNTB中に蓄積された
アドレスBA＋１は毎回PNTBから読取られて
Ｌ中に書込まれ、それ故後者はその時BA＋１
を蓄積する。 (7) チヤンネル17 TS0B：＝１およびFRB＝１ TS1B：FSMは状態にあるから、RPNTB＝
TS1B・（＋）＝１ WOBB＝RPNTB＋WPNTB＝１ 再びBA＋１はPNTB中に書込まれる。 TS2B：FRB＝１であるから、FSMは状態
にされ、＝１としたのでオン状態であ
り、出力信号MTB＝１が発生される。その
結果フリツプフロツプFF2がトリガーされて
そのＱ出力が付勢された状態にされる。 TS3B：FSMは状態にあるから、IPNTB＝
TS3B（＋）＝１である。したがつて、ポ
インタPNTBは１だけインクレメントされ、
それ故その内容はBA＋２に等しくなる。 TS4B：PRBB＝TS4・（＋） この信号によつて、Ｌ中に蓄積されたアド
レスBA＋１はPNTB中に蓄積されたアドレ
スBA＋２と比較され、これらのアドレスが
異なるため、比較器の出力COは０であり、
同じことはC1Bについても言える。 TS5B：FSMは状態にあるから、LSTRB＝
TS1B・SSB＋TS5B・（＋）＝１である。
その結果DPTC０の識別値はBA＋２と比較
され、これらのアドレスは異なるため出力信
号C2B＝０である。 (8) チヤンネル18 TS2B：全ての他のDPTC1〜31において
＝０としたからCLIB＝０であるため、FSM
は状態のままであり、それ故1＝2＝
１であるため＝１である。 TS3B：IPNTB＝TS3・（＋）＝１であり、
それ故、PNTB中にその時蓄積されたアド
レスはBA＋３に等しくなるように１だけイ
ンクレメントされる。 TS4B：FSMは状態にあるから、ROBB＝
TS4B・（＋）＝１あり、C1Bは０に留
る。 TS5B：FSMは状態にあるからLSTRB＝
TS1B・SSB＋TS5B・（＋）＝１である。
それ故DPTC０の識別値はBA＋３と比較さ
れ、それ故C2B＝０である。 (9) チヤンネル19、20、…チヤンネル15 これらのチヤンネルのタイムスロツト中、次
のことが生じる。 TS2B：FSMは状態のままである。 TS3B：IPNTB＝TS3・（＋）＝１であり、
それ故PNTBにその時蓄積されたアドレス
はBA＋32＝BAまでBA＋４、BA＋、…
等々に等しくされる。 TS4B：ROBB＝TS4・（＋）＝１であり、
その結果C1B＝０である。 TS5B：LSTRB＝TS1B・SSB＋TS5B（＋
）＝１それ故DPTC０の識別値はBA＋４、
BA＋５、…BAと比較され、それ故C2B＝
０…、C2B＝１である。 (10) チヤンネル16 TS2B：C2B＝1＝＝１であるから、
FSMは状態にされる。 TS3B：IPNTB＝TS3（＋）＝１であり、
それによりPNTB中に蓄積されたアドレス
はBA＋１に等しくなるように１だけインク
レメントされる。 TS4B：ROBB＝TS4B（＋）＝１であり、
その結果ＬおよびPNTBの内容が比較され
る。両者はBA＋１に等しいために出力C1B
＝１である。 TS5B：LSTRB＝TS1B・SSB＋TS5B・（
＋）＝１であり、その結果C2B＝０である。 (11) チヤンネル11 TS2B：FSMは状態から状態０にされる。何
故ならばC1B＝＝１であり、信号
EOPSCANBまたはESBが発生されてCH１
６PRにDPTC０が送信すべきMMI情報を有
しないことを通報するからである。 他のDPTC、例えばDPTC１の上記検討したチ
ヤンネル期間中の動作について以下説明する。 (1) チヤンネル16：DPTC０と同じ動作、 (2) チヤンネル17：DPTC０と同じ動作、 (3) チヤンネル16：DPTC０と同じ動作、 (4) チヤンネル17： TS1B：DPTC１の識別値はBAと比較される。
その結果C2B＝０である。 TS2B： FSMは状態にされる。 TS3B： BA＋１がPNTBに蓄積される。 TS4B：今やC2B＝１であり、それはDPTC１
が優先度を有することを示す。 (5) チヤンネル18： TS2B：FSMは状態にされる。何故ならば、
C1B＝CLIB＝１であり、DPTC０が大地電
位をCLBに与えることによりCLIBは１であ
るからである。 (6) チヤンネル19、20、…０、０、00、16 PNTB中に蓄積されたアドレスBA＋１は毎
回Ｌ中に書込まれ、それ故ＬとPNTBの両者
はBA＋１を蓄積する。 (7) チヤンネル17 TS0B：＝およびFRB＝１である。 TS1B：BA＋１がPNTBに書込まれる。 TS2B：C2B＝1＝＝１であるから、
FSMは状態にされる。 TS3B：PNTBは１だけインクリメントされ、
それ故それはBA＋２を蓄積する。 TS4B：C1B＝０ TS5B：C2B＝０ (8) チヤンネル18 TS2B：1＝＝１であるから、FSMは
状態にされる。＝１である。何故な
らばDPTC０〜３１の何れも送信されるべき
MMIデータを有しない。 TS3B：BA＋３がPNTB中に蓄積される。 TS4B：C1B＝０ TS5B：C2B＝０ (9) チヤンネル19、20、…16 TS2B：2＝1＝＝１であるから、
FSMは状態に留る。 TS3B：PNTBの内容はBA＋４、BA＋５、
等々、BA＋１に等しくされる。 TS4B：Ｌの内容BA＋１とPNTBのBA＋４、
…BA＋１が比較され、それ故C1B＝、…
C1B＝１である。 TS5B：C2B＝１である。何故ならばDPTC１
の識別値はBA＋１に等しいからである。 (10) チヤンネル16 TS2B：C1B＝＝１であるから、FSMは
状態０にされる。 パケツト長カウンタPLCは各CH17B信号の発
生においてステツプし、このカウンタがその最大
値に達したとき、その出力POBは付勢されるこ
とに注意すべきである。この場合にはFSMは次
の条件においてチヤンネルのタイムスロツトTS2
中状態にされる。 Γ状態およびに対して：C1B・CLIB・POB
＝１のとき、すなわち全てのDPTCが走査され
る（C1B＝１）ときおよび依然としてMMIデ
ータを送ることを望んでいる（CLIB＝１）少
なくとも１つのDPTCが存在するとき。状態
に対してMYTURNB信号はCH１６PRに供給
される。 Γ状態およびに対して、FRB・POB＝１の
とき、すなわちFRB＝１であるとき、 状態に対してMYTURNB信号はCH１６
PRに供給される。 最後にFSMは、信号FRBが付勢されたとき、
状態からアイドル状態にされ、その場合には信
号EOPSCANB。短縮されたESBが発生される。
この信号はまたFSMが状態またはから状態
０になつたときにも発生される。 状態図と関連して、その状態においてはC2B
＝０であり、それ故FSMを状態にするために
この条件はチエツクされてはならないことに注意
すべきである。 以上、本発明の原理を特定の装置に関連して説
明したが、この説明は単なる例示に過ぎないもの
であつて、特許請求の範囲に記載された発明の技
術的範囲を限定するものではないことを明確に理
解すべきである。

【図面の簡単な説明】

第１図は本発明の通信交換システムの１実施例
の概略図、第２図は第１図のシステムで使用され
るタイミング信号のタイミング図、第３図、第４
図、第５図は第１図の制御回路の部分のブロツク
図、第６図は第３図乃至第５図の関係を示す図、
第７図はこの制御回路で使用されるタイミング信
号を示す波形図、第８図は制御回路の動作を説明
するためのフローチヤート、第９図および第１０
図は第５図の回路のOLDCINPISO，CINSIPO，
SBAおよびDMCLの一部の詳細図、第１１図は
第９図および第１０図の回路で使用されるタイミ
ング信号、第１２図は第４図の回路のCAMおよ
びDMEMの詳細図、第１３図および第１４図は
第１２図のセルＣ１５６およびＣ１５０の詳細
図、第１５図は第４図のチヤンネル割当て回路
FSSの詳細図、第１６図はこの回路に使用される
タイミング信号、第１７図、第１８図および第１
９図は第３図の優先回路CLHBの詳細図、第２０
図は第１７図の回路FSMの状態図である。 SN……交換回路網、DPTC……制御回路、
TCF……トランスコーダ兼フイルタ回路、DSP
……デジタル信号プロセツサ、SLIC……加入者
ラインインターフエイス、TCEA……ターミナル
制御装置、CLHA／Ｂ……優先回路、CH１６
PR……チヤンネル16プロセツサ、TSALL……
タイムスロツト割当て回路、CAM……制御メモ
リ、DMEM……データメモリ、FFS……チヤン
ネル割当回路、MUX１〜４……マルチプレク
サ、DPTCSEL……DPTC選択回路、DRAM…
…ダイナミツクランダムアクセスメモリ、SBA
……走査バイトアナライザ。

Claims (1)

1. 【特許請求の範囲】 １ 一方では時分割多重の第１の入力および出力
   リンクおよびプロセツサ制御されたインターフエ
   イス回路を介して交換回路網と結合され、他方で
   は時分割多重の第２の入力および出力リンクを介
   してターミナル回路の個々の部分と結合されてい
   る共通の制御回路を備えた複数のターミナル回路
   を具備し、前記第１および第２の入力および出力
   リンクはそれぞれの複数の第１および第２の入力
   および出力タイムチヤンネルを有している通信交
   換システムにおいて、 前記共通の制御回路においては複数の第２の出
   力タイムチヤンネルが前記ターミナル回路のそれ
   ぞれに対して恒久的に割当てられ、 前記共通の制御回路はさらにあるターミナル回
   路に前に割当てられた第１の入力タイムチヤンネ
   ルに対して、時間的にみて前記第１の入力タイム
   チヤンネルに最も近接して後続する前記ターミナ
   ル回路に恒久的に割当てられた前記複数の第２の
   出力タイムチヤンネルを割当てるチヤンネル割当
   て手段を具備していることを特徴とする通信交換
   システム。 ２ 前記第２の出力タイムチヤンネルはｍ個の連
   続するチヤンネルのｐ個の連続するグループ（０
   −15、16−31）に分割され、各グループ（０−
   15、16−31）のｐ個の連続するチヤンネルは異な
   るターミナル回路に同じ順序で割当てられている
   ことを特徴とする特許請求の範囲第１項記載のシ
   ステム。 ３ 前記共通の制御回路DPTC０は前記ターミナ
   ル回路に第２の時間チヤンネル（LIN0）を割当
   て、それは前記第１の出力タイムチヤンネル
   LOUT０ならびに前記複数のターミナル回路に
   等しいタイムチヤンネル数に実質上等しい前記第
   １の入力タイムチヤンネルTINBからの時間遅延
   である第１の出力タイムチヤンネルTOUTBと時
   間的に一致していることを特徴とする特許請求の
   範囲第１項記載のシステム。 ４ 前記チヤンネル割当て手段CHAC，FSSは、
   前記ターミナル回路（TL0）に前に割当てられた
   前記第１の入力タイムチヤンネル（CH31）と実
   質上一致した時間の第２の出力タイムチヤンネル
   （CH1）を決定するための第１の手段と、この一
   致した第２の出力タイムチヤンネルCH1に最も
   近接して後続する前記第２の出力タイムチヤンネ
   ル（CH0、CH16）の１つを決定する第２の手段
   とを具備していることを特徴とする特許請求の範
   囲第１項記載のシステム。 ５ 前記共通の制御回路は、前記第１の入力タイ
   ムチヤンネルTINBの数および前記第２の出力タ
   イムチヤンネルLOUT０の数をそれぞれカウン
   トする第１のカウンタAMC，BMCおよび第２の
   カウンタDMCを具備し、前記第１の手段は前記
   第１および第２のカウンタにより指示されたチヤ
   ンネル番号間の差（Ｌ−Ｂ）を計算するための第
   ３の手段CHACおよび前記一致した第２の出力
   タイムチヤンネル（CH1）を得るために前記タ
   ーミナル回路（TL0）に前に割当てられた前記第
   １の入力タイムチヤンネルの数と前記差（Ｌ−
   Ｂ）の代数和を計算する第４の手段FSSとを具備
   していることを特徴とする特許請求の範囲第４項
   記載のシステム。 ６ 前記第２の手段は、前記一致した第２の出力
   タイムチヤンネルに最も近接して後続するものを
   前記ターミナル回路に割当てられたｐ個の第２の
   出力タイムチヤンネル中から第２の出力タイムチ
   ヤンネルとして選択する如く構成されていること
   を特徴とする特許請求の範囲第２項または第４項
   記載のシステム。 ７ ｍ（16）個のターミナル回路のそれぞれが前
   記ターミナル回路のものとそれぞれ追加の最大桁
   ビツト０および１だけ異なつている識別値を有す
   る２個（ｐ＝２）の第２の出力タイムチヤンネル
   に割当てられ、前記第２の手段が前記一致した第
   ２の出力タイムチヤンネルと前記ターミナル回路
   の識別値の差を計算して差がそれぞれｍより大き
   いか小さいかによつて最大桁ビツトが０または１
   であるこのターミナル回路に割当てられた第２の
   出力タイムチヤンネル番号を選択する如く構成さ
   れていることを特徴とする特許請求の範囲第６項
   記載のシステム。 ８ 前記時間遅延が18チヤンネル時間に等しいこ
   とを特徴とする特許請求の範囲第３項または第７
   項記載のシステム。 ９ 前記共通の制御回路DPTC０は割当てられた
   第１の入力および第２の出力タイムチヤンネルの
   識別値および前記タイムチヤンネル中を伝送され
   たデータをそれぞれ蓄積する第１および第２のメ
   モリ手段（CAMおよびDMEM）を具備している
   ことを特徴とする特許請求の範囲第１項記載のシ
   ステム。 １０ 前記第１および第２のメモリ手段（CAM
   およびDMEM）はそれぞれ前記複数のターミナ
   ル回路（TL0）の異なつたものに協同する多数の
   行の蓄積セルを備え、それらのそれぞれは前記タ
   ーミナル回路（TL0）のものとそれぞれ追加の最
   大桁ビツト０または１だけ異なつている識別値を
   有する２個の第２の出力タイムチヤンネル
   （CH0、CH16）に割当てられ、第１および第２
   のメモリ手段はまた前記ターミナル回路（TL0）
   と協同する前記第１のメモリ手段CAMの行中に
   前記第１の入力タイムチヤンネル（CH31）の識
   別値および前記第２の出力タイムチヤンネル
   CH0、CH16の追加の最大桁ビツトMSBLを蓄積
   する手段と、前記第１および第２のメモリ手段と
   協同し、前記第１の入力タイムチヤンネル
   （CH31）の識別値または前記第１のメモリ手段
   CAMの行に蓄積された前記第２の出力タイムチ
   ヤンネル（CH0、CH16）の識別値に応答して前
   記第２のメモリ手段DMEMの対応する行の読取
   り書込み入力を付勢する手段を具備していること
   を特徴とする特許請求の範囲第９項記載のシステ
   ム。 １１ 前記第１のメモリ手段CAMの各セルはこ
   のセルに蓄積されたビツトを第１の入力チヤンネ
   ル（CH31）の識別値の対応するビツトまたは第
   ２の出力チヤンネル（CH0、CH16）の識別値の
   最上桁ビツトと比較し、これら比較された両ビツ
   トが等しい時に付勢された信号を出力する比較回
   路と協同していることを特徴とする特許請求の範
   囲第１０項記載のシステム。 １２ 前記第１のメモリ手段CAMの前記各行は
   前記最上桁ビツトMSBLを蓄積するものを除く
   前記セルと協同する比較回路によつて制御される
   入力を有する第１のゲート回路（N00／06）と協
   同し、その第１のゲート回路の出力は前記第２の
   メモリ手段DMEMの対応する行の読取り／書込
   み入力（T0、U0）を制御することを特徴とする
   特許請求の範囲第１１項記載のシステム。 １３ 前記第１のメモリ手段CAMの前記各行は
   第２のゲート回路（M02／07）と協同し、その第
   ２のゲート回路は前記第２の出力チヤンネルの識
   別値（CHC4／０）の最上桁ビツト（CHC4）を
   除くビツト（CH0／３）によつておよび前記最
   上桁ビツトを蓄積するセルと協同する比較回路に
   よつて制御される入力と、前記第２のメモリ手段
   DMEMの対応する行の読取り／書込み入力
   （T0、U0）を制御する出力とを有していること
   を特徴とする特許請求の範囲第１１項記載のシス
   テム。 １４ 前記セル（C156）はフリツプフロツプ
   （PM10、PM11、NM10、NM11）によつて構成
   され、前記比較回路は２個のパストランジスタ
   （PT10、PT11）を具備し、それらパストランジ
   スタは前記フリツプフロツプの出力Ｑ，によつ
   て反対に制御され、前記パストランジスタ
   （PT10、PT11）は前記識別値の１ビツト
   （CHC4）およびその補数（4）によつて制御
   されるデータ入力端子および前記比較回路の出力
   （O156）を構成する共通接続された出力端子を有
   していることを特徴とする特許請求の範囲第１１
   項記載のシステム。 １５ 前記共通の制御回路DPTC０は前記時分割
   多重の第１の入力リンク（TINA／Ｂ）および出
   力リンク（TOUTA／Ｂ）を介して前記複数の
   インターフエイス回路のそれぞれと結合され、前
   記インターフエイス回路は前記交換回路網SNW
   に結合されていることを特徴とする特許請求の範
   囲第１項記載のシステム。