JPS60194896A - 通信交換システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 この発明は、それ自身交換回路網と結合されているプロ
セッサ制御インターフェイス回路と時分割多重リンクを
通して結合されている共通の制御回路を備えた複数のタ
ーミナル回路を具備し、前記制御回路は前記ターミナル
回路を制御し、制御データを前記ターミナル回路と前記
インターフェイス回路との間で交換するように構成され
ている通信交換システムに関するものである。

〔発明の技術的背景〕

そのようなシステムはベルギー特許第 ８９４４２２号明細書、特にその第４図に記載されてお
〕、またＩＳＳの８１　ＣＩＣモントリオール、１９８
１年９月２１−２５日、セッション１４Ｂ１波−ノ９−
３．１−７負に記載されている。この従来のシステムに
おいては共通の制御回路（ライン共通機能回路）はこの
回路の一部を形成するプロセッサの１３ビツトバスを介
してインターフェイス回路に結合されておシ、このパス
はプロセッサによってそこで処理されるためにインター
フェイス回路に対するライン回路を走査することによっ
て得られたデータのような制御データの伝送に使用され
る。

この従来のシステムの欠点は、比較的多数の導体を有す
るパスが存在し、したがって共通制御回路およびインタ
ーフェイス回路に同じ数のターミナルが必要であること
である。また、この従来のシステムでは上記走査データ
は全てインターフェイス回路のプロセッサによって処理
され、したがってそれは比較的高い動作負荷を有してい
る。

〔発明の概要〕

この発明の目的は、上述の形式の、しかしそのような欠
点のない上記形式の通信交換システムを提供することで
ある。

この発明によれば、この目的は前記共通の制御回路が前
記ターミナル回路から収集した制御データを処理する第
１の手段と、このようにして処理されたデータを前記時
分割多重リンク上を前記インターフェイス回路に伝送す
る第２の手段とを具備することによって達成される。

制御のための時分割多重リンクの使用によって制御デー
タを伝送するために共通制御回路とインターフェイス回
路との間に追加的なパスは必要がなく、これらのデータ
はこの共通の制御回路中で処理されるから、インターフ
ェイス回路中のプロセッサの動作負荷は減少される。

この発明はまた、一方では時分割多重の第１の入力およ
び出力リンクおよびプロセッサ制御されたインターフェ
イス回路を介して交換回路網と結合され、他方では時分
割多重の第２の入力および出力リンクを介して前記ター
ミナル回路の個々の部分に結合された共通の制御回路を
有する複数のターミナル回路を具備し、前記第１および
第２の入力および出力リンクがそれぞれ複数の第１およ
び第２の入力および出力タイムチャンネルを有している
通信交換システムに関するものである。

このようなシステムは前述の文献によってすでに知られ
ている。

この発明の別の目的は、上述の形式の通信交換システム
であって、第１の入力タイムチャンネル中で共通制御回
路に入るデータが第２の入力タイムチャンネル中でそこ
を去る前に受ける時間遅延が最少のものに制限されてい
る通信交換システムを提供することである。

この発明によれば、この目的は、前記共通の制御回路に
おいて複数の第２の出力タイムチャンネルが恒久的に前
記ターミナル回路のそれぞれに対して割当てられ、前記
共通の制御回路がさらに前にターミナル回路に割当てら
れていた第１の入力タイムチャンネルに対して時間的に
みて前記第１の入力タイムチャンネルに最も近接して後
続する前記ターミナル回路に恒久的に割当てられた前記
複数の第２の出力タイムチャン坏ルを割当てるチャンネ
ル割当手段を具備している通信交換システムによって達
成される。

この選択によって、成るターミナル回路に関係し、この
ターミナル回路に割当てられた第１の入力タイムチャン
ネル中に共通の制御回路に入るデータはこのターミナル
回路に割当てられ、この第１の入力タイムチャンネルに
すぐ続く割当てられた第２の出力タイムチャンネル中に
ターミナル回路に向ってこの共通の制御回路を出ること
ができる。

この発明の別の特徴は、前記第２の出力タイムチャンネ
ルがｍ個の連続するチャンネルの連続したグループに分
割され、各グループのｐ個の連続するチャンネルは異な
るターミナル回路に同じ順序で割当てられていることで
ある。

したがって、これらのデータは共通の制御回路において
遅延を受け、それはターミナル回路の数に等しいチャン
ネル時間の数よシもせいぜい若干太きいものである。例
えば後者の数が１６であれば、最大遅延は１８チャンネ
ル時間に等しく、そのような２チャンネル時間は第１お
よび繁２の時分割多重リンクが同期されないことによる
ものである。

この発明はさらにまだ共通の装置にアクセスを有する複
数のユーザー（ｕｓｅｒ　）回路に対する優先装置に関
するものである。この優先装置は、予め定められた順序
で前記共通の装置にアクセスするために前記ニーデー回
路に優先権を許可するように構成されている。

この発明の別の目的は、上述の形式の優先装置であって
、各種ユーザー回路の優先権が優先回路間の最小の制御
接伏によって確保される優先装置を提供することである
。

この発明によれば、この目的は、前記ユーザー回路のそ
れぞれのものに関連し、複数のタイムチャンネルを有す
る時分割多重リンクによって互に結合された複数の優先
回路を具備し、これら優先回路のそれぞれが前記タイム
チャンネルのそれぞれの期間中その関連するユーザー回
路に対して優先使用を許可し、この事実を前記一つのタ
イムチャンネル中に前記リンク上に優先許可信号を供給
することによって他の優先回路に通報するように構成さ
れ、前記優先許可（ｉ号は優先権を有する前記ユーザー
回路によってアクセスが行われるまで前記共通の装置に
他のユーザー回路がアクセスすることを阻止するように
構成することによって達成される。

優先回路間に単線の時分割多重制御リンクを設けること
によって、各ユーザー回路の優先権は簡単かつ迅速に確
保される。

〔発明の実施例〕

上述の、およびその他の本発明の目的および特徴は、添
付図面を参照にした以下の実施例の説明によシ最もよく
理解されるであろう。

第１図に示す通信交換システムは接続ＸおよびＹによっ
て２飼のターミナル制御装置ＴＣＥＡおよびＴＣＥＢに
結合された交換回路網ＳＮを備えている。ターミナル制
御装置ＴＣＥＡおよびＴＣＥＢはそれぞれ４個のリンク
ＴＩＮＡ／Ｂ　（’　ＴＩＮＡまたはＴＩＮＢ　）　、
　ＴＯＵＴＡ／Ｂ　、　Ｃ４０９６Ａ／ＢおよびＦＡ／
’Ｂ　１介して３２の制御回路ＤＰＴＣθ／３１のそれ
ぞれに結合されている。これらの各制御回路ＤＰＴＣＯ
／３１は２個のリンクＬＩＮＯ／３１およびＬＯＵＴ　
Ｏ／３　Ｊによって共同するトランスコーダ兼フィルタ
回路ＴＣＦＯ／３１に接続されている。ＤＰＴＣＯ／３
１およびＴＣＦＯ／３１の各関係する対は１６のライン
またはターミナル回路に共通でおυ、それらはそれぞれ
ＤＰＴＣｏ／３１、ＴＣＦＯ／３１．７Ｊジタル信号プ
ロセッザＤＳＰＯ１５１１および通信ラインＴＬＯ１５
１１に結合された加入者ラインインターンェイス回路５
ＬＩＣＯ１５１１の縦続接Ｕで構成されている。さらに
詳しく言えば、ＬＩＮＯおよびＬＯＵＴ（１１によシ相
互接続されたＤＰＴＣｏおよびＴＣＦＯは１６のライン
回路に共通であシ（記号１６の伺された多重矢印によっ
て示している）、さらにそれぞれ通信ラインＴＬＯ／１
５に結合されたＤ８ＰＯ／１５および５ＬＩＣ（＋／１
５を含んでいる。同様にＤＰＴＣＪＪおよびＴＣＦＪ　
ＪはＬＩＮ３ＪおよびＬＯＵＴＪＪによシ接続され、Ｄ
ＳＰ４９６１５１１　ｆ、−よｒＥ　８ＬｒＣ４９６１
５１１を゛合ｔ１１６のライン回路に共通であシ、それ
らはそれぞれ通信ラインＴＬ４９６１５１１に結合され
ている。各ＤＰＴＣＯ／３１はまた３個のリンクＣ０Ｖ
Ｏ／３１　＊ＣＯＤ　Ｃ１３１およびＣｌＮ０／３１に
よって関係する１６デジタル信号プロセツザに接続され
ている。さらに詳しく言えば、ＤＰＴＣＯはＣ０ＶＯ、
Ｃ０ＤＯおよびＣｌＮ０によってＤＳＰｏ／１ｓに接続
され、ＤＰＴＣｓｉはＣ０ＶＪＪ　、　Ｃ０Ｄ３１およ
びＣｌＮ３１によシＤＳＰ４９６１５１１に接続されて
いる。制御回路ＤＰＴｃｏ−ＤＰＴＣｓｉのそれぞれは
４個の識別端子Ｂ　ｏ　４７Ｂ　ｏθ乃至Ｓ　Ｊ　Ｊ　
４／Ｓ　３　Ｊθを有し、さらに２個の抵抗Ｒ（７Ａ　
、　ＲＯＢ乃至Ｒ３１Ａ　、　Ｒ３１Ｂによって５？ル
トの電源電圧端子■ＣＣに接続されている。これらはＤ
ＰＴＣＯ乃至ＤＰＴＣＪＪの全てを相互接続する導体Ｃ
ＬＡおよびＣＬＢに接続されている。

前述のトランスコーダ兼フィルタ回路 ＴＣＦＯ／３１はベルギー特許第８９７７７１号および
同第８９７７７３号明細書に記載された形式のものであ
る。５ＬＩＣＯ１５１１はペヤギー特許第８９８０４９
号、同第８９８０５０号、同第８９８０５１号および同
第８９８０５２号明細−書に記載された形式のものであ
る。

ＤＰＴＣＯ〜ＤＰＴＣＪＪのそれぞれにアクセスを有す
るＴ　ＩＮＡ／ＢおよびＴＯＵＴＡ／Ｂは、３２　ＴＣ
ＥチャンネルＣＨＯ〜３１のフレームを構成する時分割
多重すなわち７０Ｍペースでそれぞれ使用されるリンク
である。これらのフレームはフレーム導体ＦＡ／Ｂ上を
ＴＣＥＡ／ＢからＤＰＴＣ１７／ＪＪへ伝送されるフレ
ームパルスＦＡ／Ｈによって限定される。各チャンネル
はクロック導体Ｃ４０９６ＡｌＢ上１ｋＴＣＥＡ／Ｂか
らＤＰＴＣθ／３ノヘ伝送される４、　０９６　ＭＨｚ
のりＯｙクパルスＣ４０９６Ａ／Ｂによって決定される
１６のタイムスロットＴＳＯ〜１５よシなる。チャンネ
ルＯおよび１６はそれぞれ同期および制御目的に使用さ
れ、一方、他のものは通常通話の伝送に使用される。第
２図のＴＩＮＡ　、　ＴＯＵＴＡ　、　Ｃ４０，，９６
ＡおよびＦＡにｉＪするタイミング図に示すようにチャ
ンネルＣＨＯ／３　Ｊのそれぞれはビット０．・・・、
９．Ａ。

・・・、Ｆの伝送に使用され、それ故ビット速度は４．
０９６メン！ビット／秒である。時間の一致したＴＩＮ
ＡおよびＴＯＵＴＡチャンネルの番号の間、例えはＴＩ
ＮＡチャンネルＯとＴＯＵＴＡチャンネル１４の間には
３２マイナス１８すなわち１４の差があることに注意す
べきであｆｉ、ＴＩＮＡとＴＯＵＴＡのＴＣＥチャンネ
ルはＴＣＥＡとＴＣＥＢが互に独立に動作するからＴＩ
ＮＢ　、　ＴＯＵＴＢのそれらと位相において非同期で
あることに注意すべきである。

１、ＩＮＯ／３１およびＬＯＵＴ　Ｏ／３１もまた７０
Ｍペースでそれぞれ使用されるリンクであシ、３２チヤ
ンネルのフレームＣＨＯ〜３１からなシ、各フレームは
局所的に発生されたフレームパルスＦＬによって限定さ
れている。各チャンネルは局所的に発生された４、　０
９６　ＭＨｚのクロ、ｙクパルスＣ４０９６Ｌによりて
定められた１６のタイムスロットからなる。ＬＩＮＯお
よびＬＯＵＴ　Ｏに対する第２図のタイミング図に示さ
れるようにそつ各チャンネルは８ピツト０乃至７を伝送
するのに使用され、それ故ビット速度は２，０４８メガ
ビット／秒に等しい。各ＬＩＮ／ＬＯＵＴ導体対は３２
チヤンネルに対して使用され、１６の通信ラインへのア
クセスを有し、そのようなチャンネルの２つは恒久的に
１つの通信ラインに割当てられている。例えばＬＯＵＴ
／ＬＩＮチャンネルＮとＮ＋１６は恒久的にラインＮに
割当てられ”〔いる。

ｃｏｖＯ／３３とＣ０ＤＯ／ｌはそれぞれＴＤＭ　ヘ−
、ｘ、で使用されて駆動ビットＯ〜７の７バイト（バイ
トＯ〜６）およびｌライン当シの走査ビット０〜７の１
バイト（バイト７）を第２図でＣ０ｖＯ。

Ｃ０ＤＯおよびジインＴＬＯ／１５に対して示したよう
に４，０９６メガビツト／秒の速度で対応するＤＰＴＣ
ｏ／ａノから共同するＤＳＰ　Ｃ１５１１に伝送する導
体である。

ＣｌＮ０／３１は７０Ｍペースで使用さ・れ、１６チヤ
ンネルのフレームからなシ、走査ビットＯ〜７の１バイ
ト（バイト７）を対応する通信ラインＴＬＯ１５１１か
ら関係するＤＰＴＣＯ１３ｊへ第２図に示すようにＣｌ
Ｎ０およびＴＬＯ／１５に対して１，０２４メガビット
／秒の速度で伝送１°る導体である。

ＣＬＡとＣＬＢはそれぞれ７０Ｍペースで使用され、’
Ｊ　’）　１７）’ｆ？ｌｌ　２Ｔｉｉｌ　丘Ｍ　縫入
　ｎ　ｐＴ　Ｃ６／、Ｑ　１　σ）久　１　つｉｏ丁４
ト　白ａ　［倫１１当てられた３２チヤンネルのフレー
ムよりなり、ソレソれ１６タイムスロツトよりなる導体
である。ＣＬＡおよびＣＬＢのタイムスロットはＴＩＮ
Ａ／ＴＯＵＴＡおよび’１’ＩＮＢ／ＴＯＵＴｂのチャ
ンネルのものとそれぞれ一致している。

次に第３図乃至第５図を参照する。これらの図は第６図
に示すような関係であシ、第１図の制御回路ＤＰＴＣＯ
のブロック図を表わす。このＤＰＴＣＯは次のような回
路を含んでいる。

Ｏチャンネル１６プロセツサＣＨＪ６ＰＲ（第４図）、
’　ｆｌｉｌｌ　（ＭｌメモリＣＡＭ　（５ｆ　４図）
−〇ダイナミックランダムアクセスメモリＤＲＡＭ（第
５図）、 ０デ一タメモリＤＭＥＭ　（第４図）、Ｏ優先回路ＣＬ
ＨＡおよびＣＬＨＢ　（第３図）、Ｏチャンネルアドレ
ス計算回路ＣＨＡＣ（第３図）、Ｏタイムスロット割当
て回路ＴＳＡＬＬ　（第３図）、０論理回路ＣＬＣ（第
５図）、 Ｏ走査バイトアナライザＳＢＡ　（第５図）、Ｏチャン
ネル割当て回路ＦＦＳ　（第４図）、Ｏ制御メモリＣＡ
Ｍと共同するスイッチ回路Ｃハ１８　（第４は１）、 Ｏデコーダ回路ＤＥＣＡ　、　ＤＥＣＢ　、　ＤＬＡお
よびＤＬＢ（第３図）、 Ｏチャンネル１６主デコーダ回路ＣＩＩＩ　６ＭＤＥＣ
（第４図）、 Ｏチャンネル１６デコーダ回路ＣＨ１６ＤＥＣ（第３図
）、 ０マルチプレクサＭＵＸ１〜ＭＵＸ４（第４，５図）、
０１６ビツト直列入力並列出力レジスタ５ＩＰＯＡ。

５ＩＰＯＢ　、　５ＩＰＯＬ　（第３図）およびＣｌＮ
５ＩＰＯ（第５図）、 ’１６ビツト並列入力直列出力レジスタＰＩＳＯＡ。

ＰＩＳＯＢ　、　ＰＩＳＯＬ　（第３図）および０ＬＤ
ＣＩＮＰ　Ｉ　Ｓｏ　。

Ｃ０ＶＰ　Ｉ　ＳｏおよびｃｏＤｐｘＳｏ　（第５図）
、〇一時的ラうチ回路ＴＬＡおよびＴＬＢ　（第３図）
、Ｏ制御回路ＤＰＴＣ選択回路ＤＰＴＣ８ＥＬ　（第４
図）、０８ビツトＦＩＦＯレジヌタＦ　Ｉ　ＦＯＡおよ
びＦＩＦＯＢ（第５図）、 ０ＦＩＦＯ制御回路ＦＩＦＯＡＣおよびＦＩＦＯＢＣ（
第５図）、 ０１６ビツト命令レジスタＩＲＡおよびＩＲＢ　（第４
図）、 ＯレジスタＳＰ８　（第４図）、 ＯカウンタＡＭＣ、ＢＭＣおよびＤＭＣ（第３図）、Ｏ
論理回路ＤＭＣＬ　（第５図）、 ０１６ビツトハスＤＦ／Ｄｏ（第３，４図）、これを通
って１６ビツトＤＦ　、　ＤＥ　、・・・、　ＤＡ　、
９　＋・・・、０が並列に伝達され、ＤＦは最上位桁ビ
ットＭＳＢである。このハスはＰＩＳＯＬ　、　５ＩＰ
ＯＬ　。

ＰＩＳＯＡ　、　ＴＬＡ　、　５ＩＰＯＡ　、　ＤＥＣ
Ａ　、　ＰＩＳＯＢ　、　ＴＬＢ。

５ＩＰＯＢ　、　ＤＥＣＢ　、　ＤＭＥＭ　、　ＩＲＡ
およびＩＲＢを接続する。

０８ビツトパスＢＢ７１０　（第４，５図）。これを通
っ°〔８ビツトＢＢ７〜ＢＢ（７が並列に伝送され、Ｂ
Ｆ２は最上位桁ピッ）　（ＭＳＢ　）である。このバス
はＩＲＡ　、　ＩＲＢ　、　ＳＰ＆　、　ＤＲＡＭ　、
　ＦＩＦＯＢ　、ＦＩＦＯＡ。

Ｃ０ＤＰＩＳＯ、Ｃ０ＶＰＩＳＯ，ＣｌＮ５ＩＰＯおよ
び０ＬＤＣＩＮＦＩＳＯを接続する。

’　ＣＡＭＳを通って制御メモリＣＡＭとチャンネル割
当回路ＦＦＳを接続する５ビツトパスＣＡＩＪＩＡ４１
０（第４図）。

０ＦＦＳおよびＳＦ３を接続する８ピツ）／４スＦＦ７
１０゜ 上述のリンクＴＩＮＡ　、　ＴＯＵＴＡ　、　ＴＩＮＢ
　、ＴＯＵＴＢ。

ＬＩＮＯおよびＬＯＵＴＯ（第３図）はそれぞれ５ＩＰ
ＯＡ　、　ＰＩＳＯＡ　、　５ＩＰＯＢ　、　ＰＩＳＯ
Ｂ　、　５ＩＰＯＬおよびＰＩＳＯＬに接続される。後
者の回路はさらに読取シまたは書込み人力ＲＰＡ　、　
ＷＰＡ　、　ＲＰＢ　、　ＷＰＢ。

ＢＳＩＰＯＬおよびＷＰＩＳＯＬをそれぞれ備えている
。

パスＤＦ／Ｄ（７上で受信された１６ビツトワードＴｌ
Ａ１５１０を蓄積することができる５ＩＰＯＡはさらに
優先回路ＣＬＨＡに接続された出力ＴｌＡ３１０を有し
ている。同様に１６ビツトワードＴｌＢ１５１０を蓄積
することができる５ＩＰＯＢはＣＬＵＢに接続された出
力ＴｌＢ５１０’に有している。Ｓ　Ｉ　ＰＯＡと共同
するデコーダ回路ＤＥＣＡはＣＬＨＡに接続された出力
５ＯＰＡおよび５ＯＰＳＣＡＮＡを有し、一時的ラッチ
回路ＴＬＡは読取りおよび書込み人力ＲＴＡおよびＷＴ
Ａを有している。同様にＤＥＣＢはＣＬＵＢに接続され
た出力ＳＯＰ　Ｂおよび５ＯＰＳＣＡＮＢを有し、一時
的ラッチ回路ＴＬＢは読取シおよび書込み人力ＲＴＢお
よびＷＴＢを有している。読取シおよび書込み信号ＲＰ
ＩＳＯＬ　、　ＷＰＩＳＯＬ　、　ＲＴＡ　、　ＲＴＢ
　、　ＷＴＡ。

ＷＴＢはタイムスロット割当て回路ＴＳＡＬＬによって
与えられ、一方ＲＰＡおよびＲＰＢはそれぞれカウンタ
ＡＭＣおよびＢＭＣと共同するデコーダ回路ＤＬＡおよ
びＤＬＢによって発生される。

上述の導体Ｃ４０９６ｋ　、　ＦＡ　＃　Ｃ４０９６Ｂ
およびＦＢ　（第５図）は論理回路ＣＬＣ（第５図）に
接続され、それはその出力に次のような信号を生じる。

０４個の４．０９６　ＭＨｚの一連のクロックツ母ルス
Ｃ４Ａ＋　、　Ｃ４に＋　、　Ｃ４Ａ−、Ｃ４Ａ−０そ
れらはＴＣＥＡから受信したパルスＣ４０９６にと同期
している。

’　４　個（Ｄ　４．０９６　ＭＨｚの一連のクロック
パルス０４Ｂ＋　、　Ｃ４Ｂ＋　、　Ｃ４Ｂ−、Ｃ４Ｂ
−０それらはＴＣＥＢから受信したパルスＣ４０９６Ｂ
と同期している。

０４個の４．０９６　Ｗ（ｚの一連のクロックツ４ルス
Ｃ４＋　、　Ｃ４＋　、　Ｃ４−、Ｃ４−０それらは位
相ロックループ（図示せず）にょシ論理回路ＣＬＣ中で
局所的に発生され、その位相ロックループにパルスＣ４
０９６におよびＣ４０９６Ｂが選択的に供給される。

最後に挙げたクロックパルスＣ４＋等は第７図に示され
ている。他のパルスＣ４Ａ＋　、　Ｃ４Ｂ＋　、・・・
等等は類似しているが位相がシフトされている。

０Ｃ４−と一致するクロックパルスＣ４０９６Ｌ　。

０フレームパルスＦＬ０ ′Ｃ４０９６Ａと同じ周波数をもつクロックパルスＣ４
Ａ＋　、・・・およびフレームパルスＦＡは９ビツトカ
ウンタｉｒｃ　（第３図）を制御し、そのカウンタＡＭ
Ｃは出力に９ビツトの出力ＡＭＣｓ１０２生じる。

それにおいて、 ０上位から５桁のビット（ＭＳＢ　）　ＡＭＣ８／４は
３２ＴＣＥＡ　ｆ　ヤ７ネルすなわちＴＩＮＡ／ＴＯＵ
ＴＡ　＋７）　ｆ　＋　ンネルを決定する。

０下位から４桁のビット（ＬＳＢ　）　ＡＭＣｓｌｏは
ＴＣＥＡチャンネル当シ１６のタイムスロットＴ８１５
１０を決定する。ビットＡＭＣ８／４およびＡＭＣ３１
０はチャンネルアドレス計算回路ＣＨＡＣ：１−。

よびカウンタＡＭＣと共同するデコーダ回路ＤＬＡをそ
れぞれ制御する。ＤＬＡは上述の出力信号ＲＰＡを出力
し、それはＴＳＡＬＬを制御し、５ＩＰＯＡの内容を一
時的うッチ回路ＴＬＡ中に読取り、チャンネル１７信号
ＣＨＪ　７Ａを発生する。この信号はチャンネルＪ７の
タイムスロットＴｓｏ中付勢され、優先回路ＣＬＨＡを
制御する。

９ビツト力ウンタＢＭＣ（第３図）および共同するデコ
ーダ回路ＤＬＢはクロックパルスＣ４Ｂ＋　。

・・・によって制御され、ＡＭＣおよびＤＬＡと同様に
動作し、ＣＨＡＣ、ＴＳＡＬＬおよび５ＩＰＯＢを制御
する出力信号ＢＭＣ８／（７およびＲＰＢを出力する。

カウンタＤＭＣ（第３図）は９ビツトカウンタであシ、
それはＣ４０９６Ｌと同じ周波数を有するクロックパル
スＣ４＋、・・・によって制御され、その出力に９ピツ
トの出力ＤＭＣＪ１０　’ｉ出力する。それにおいて、 Ｏその上位５桁のピッ）　０ＭＣ８／４は３２のライン
チャンネル、すなわちＬ　Ｉ　Ｎ　ｏ／ＬＯＵＴ　Ｏの
チャンネルを決定する。

Ｏ３ピッ）　０ＭＣ３／１は８ビツトまたはチャンネル
当９１バイト’を決定する。

ＯビットＤＭＣＯはビット当シ２タイムスロットを決定
し、ビット速度は２，０２４Ｍｂ／秒に等しい。

ＤＭＣの出力ＤＭＣ８１０は走査バイトアナライザＳＢ
Ａ　（第５図）および論理回路ＤＭＣＬを制御し、出力
ＤＭＣ８／４はＣＨＡＣをｆＩＩｌ］御する。出力ＤＭ
Ｃｓ／。

はＴＳＡＬＬを制御し、出力ＤＭＣ８／３はＭＵＸ３（
第５図）を開山１する。

上記の説明からアドレス計Ｊ！回路ＣＨＡＣはカウンタ
出力ＡＭＣ８／４　、　ＢＭＣ８／４　オ、１：び０Ｍ
Ｃ８／４によって制御されることが導かれる。ＣＨＡＣ
はその出力ＣＨＣ４１０に出力ｆｉ’ｉ　ＣＨＣ４１０
を生じ、それは制御メモリＣＡＭ１チャンネル割当独１
路ＦＦＳ　、ならびにチャンネル１６デコーダ回路ＣＨ
Ｉ　６ＤＢＣに供給される。ＣＨＣ３１０はＭＵＸ３に
供給される。

ＣＨＡＣハ減ｉ回路（図示せず）を備え、０ＭＣ８／４
とＡＭＣ８／４まｆｔニー　ハＢＭ（Ｊ／４　（Ｄ差、
ならびにＡＭＣ８／４またはＢＭＣ８／４と１または１
７の何れかの差を計算することができる。ＣＨＡＣはま
たラッチ回路（図示せず）を備え、減算回路の出力信号
をＣＡＭまたはＦＦＳのためのチャンネルアドレスとし
てラッチする。

上記に関連して、カウンタＡＭＣまたはＢＭＣ中に蓄積
されたＴＣＥチャンネルＡＭＣ８／４またはＢＭＣ８／
４の番号ｍはデータがＴＩＮＡ　ｔたはＴＩＮＢから受
信されているチャンネルの番号であり、それ故ｍ−１は
データがすでにＴＬＡまたはＴＬＢに蓄積されたチャン
ネル番号である。ライン回路へ伝送されるべきデータが
ＴＩＮＡまたはＴＩＮＢからＴＣＥチャンネルｍに受信
されるとき、このライン回路から来るデータは後述する
ようにＴＯＵＴＡまたはＴＯＵＴＢのＴＣＥチャンネｐ
ｖｍ−１８においてＴＣＥＡ／Ｈに伝送されなければな
らない。

その瞬間にＡＭＣまたはＢＭＣに蓄積されたＴＣＥチャ
ンネル番号はｍ−１７に等しい。これらの理由によって
、ＣＨＡＣはＡＭＣまたはＢＭＣにそれぞれ蓄積された
チャンネル番号ＡＭＣ８／４またはＢＭ（Ｊ／４の値か
らｍ−１およびｍ−１７を計′はするように設計されて
いる。

タイムスロット割当て回路ＴＳＡＬＬは次の出力イＩ号
を発生する。

’　ｆ’　−タメモＩＪ　ＤＭｇＭに供給されルＲＤＰ
　、　Ｗｌ）ｐ。

ＥＬＩＮおよびＥＴＣＥ　６ＲＤＰとＭＡＰはＤＭＥＭ
のデータの読取りおよび書込みを制御する。ＥＬＩＮは
ＤＭＥＭから伝送されるべきラインに関するデータをエ
ネーブルにする。ＥＴＣＥはＤＭＥＭから転送されるべ
きＴＣＥＡまたはＴＣＥＢに関するデータをエネーブル
にする。

’Ｌ−Ａおよびり、　−Ｂ　０それらはＣ）ＩＡＣによ
シ与えられた値ＣＨＣ４／ＱがＤＭＣによって与えられ
たラインチャンネル番号ＤＭＣ８１０とそれぞれＡＭＣ
およびＢＭＣによって発生されたＴＣＥＡまたはＴＣＥ
Ｂチャンネル番号ＡＭＣ８／４またはＢＭＣｇ／４との
差に等しいときに１である。

Ｏ上述ノＷＴＡ　、　ＷＴＢ　、　Ｒ８ＩＰＯＬおよび
ＲＰＩＳＯＬ。

ＯそれぞれＡＭＣ８／４　、８ＭＣ８／４または０ＭＣ
８／４を選択するＭＡ　、　ＭＢ　、　ＭＬ　。

ＯＡＭＣ８／４と０ＭＣ８／４の差の計算のためＡＭＣ
８／４を選択するＭＡＬ　０ ”　８ＭＣ８／４とＤＭＣ８／４の差の計算のためＢＭ
Ｃ８／４を選択するＭＢＬ。

ＯＡＭＣ８／４またはＢＭ（Ｊ／４と１との差の計算の
ための定数値１を選択するＭｌ。

ＯＡＭＣ８／４またはＢＭＣ８／４と１７との差の計算
のために定数値１７を選択するＭｌ７゜ ＯＣＡＭまたはＦＦＳのためチャンネルアドレスとして
ＣＨＡＣ中の上述の減算回路の出力信号をラッチするＭ
ＳＵＢ　０ ダイナミックランダムアクセスメモリＤＲＡＭは上述の
ライン当り８バイト、すなわち７バイトの駆動バイト０
／６と１バイトの走査バイト７を蓄積する。

論理回路ＤＭＣＬは論理回路ＣＬＣのクロック信号Ｃ４
＋　、　Ｃ４−および選択ピッ）　Ａ／ＢによってＤＭ
Ｃの出力信号ＤＭＣ８１０により制御される。このビッ
トは上述のベルギー特許明細省に記載されたようにどち
ら側すなわちＡ側（ＴＣＥＡ）、Ｂ側（ＴＣＥＢ　）の
どちらに対してチャンネル１６プロセツサＣＨＪ６ｔＰ
Ｒが動作するか、或は動作しなければならないかを示す
。

論理回路ＤＭＣＬは次の出力信号を発生する。

周波数を４分の１に分割することによって導出され、そ
れ故それらの周波数は１．０２４　ＭＨｚである。

’　ＷＲＡＭ　、　ＲＲＡＭおよびＤＲＡＭＥ　ｏそれ
らはＤＲＡＭに供給されてデータをＤＲＡＭ中に書込み
、データ’ｋ　ＤＲＡＭから読取シ、それぞれＤＲＡＭ
をエネーブルにする。

０選択信号ＴＩ　、ＴＯおよびＳｏ、Ｓｌｏそれらは４
個のアドレスＣＣｓ１０　、　ＤＭＣｓ／：ｔ　、　Ｃ
ＨＣ３１０およびＢＹＡＤ、？／（１１の何れか１つが
ＤＲＡＭに供給されるようにマルチプレクサＭＵＸ３を
制御する。

ＣＣ３１０はＣＥＩＩ　６ＭＤＥＣによシ与えられるラ
インアドレスであＪ）　、ＣＨＣｓｌｏはＣＨＡＣによ
多発生されたＴＣＥチャンネルアドレスであり　、ＤＭ
Ｃ８／ＪはＤＭＣによシ与えられるアドレスであってＣ
ＩＮおよびＣＯＶ／ＣＯＤラインの処理のときに使用さ
れ、ＢＹＡＤ２１０は８バイト中の１つを決定するバイ
トアドレスである。

０それぞれＤＲＡＭおよび０ＬＤＣＩＮＰＩＳＯに供給
されてデータをＤＲＡＭから読取って０ＬＤＣＩＮＰ　
Ｉ　Ｓｏ中に書込ませるＲＣＩ　Ｎ０ＬＤおよびｗｃＩ
ＮＯｔ、Ｄ　、全て８ピツトパスＢＢ７１０を介して行
われる。

’　ＲＣＩＮおよびＷＣＩＮｏそれらはそれぞれＣｌＮ
５ＩＰＯおよびＤＲＡＭに供給されてデータをＣＩＮＳ
　Ｉ　ＰＯから読取り、ＤＲＡＭ中に書込ませる。

全てパスＢＢ７１０　’ｚ介して行われる。

０ＷＣＯｖおよびＷＣＯＤｏそれらはそれぞれｃｏｖｐ
　ｉ　ｓｏおよびＣ０ＤＰ　Ｉ　Ｓｏに結合され、それ
ぞれＣ０ＶＰ　Ｉ　８０およびＣ０ＤＰ　Ｉ　Ｓｏ中に
データを書込ませる。

上述の入力導体ＣＩＮはＣｌＮ５ＩＰＯの入力に接続さ
れ、Ｃ０ＶＰＩＳＯおよびＣ０ＤＰ　Ｉ　Ｓｏの出力は
それぞれ上述の出力導体ＣＯＶおよびＣＯＤに接続され
ている。０ＬＤＣＩＮＰＩＳＯとＣｌＮ５ＩＰＯの出力
は走査バイトアナライザ回路ＳＢＡに接続され、その回
路ＳＢＡはさらにＤＭＣＬによ多発生されたＣＩ＋、Ｃ
Ｉ−によシ、およびＤＭＣの出力ＤＭＣ８１０、ＦＩＦ
ＯＡＣおよびＦＩＦＯＢＣの出力ＦＦＦＡおよびＦＦＦ
Ｂ　、ならびにｃｎｔにより与えられルＡＳＳ　、　Ａ
ＣＴ　、　ＭＭＩＥにより制御される。ＦＦＦＡ　オヨ
びＦＦＦＢは、ＦＩＦＯＡおよびＦＩＦＯＢがそれぞれ
一杯であることを示し、Ａｓｓ　、　ＡＣＴおよびＭＭ
ＩＥはそれぞれ割当てビット、アクチビティピットおよ
びミスマツチ報告をエネーブルまたはディスエーブルに
するためのビットである。これらのビットはＣＡＭ中に
蓄積され、ラインの状態を決定する。

走査バイトアナライザＳＢＡの目的は ０ＬＤＣＩＮＰＩＳＯおよびＣｌＮ５ＩＰＯの内容から
ミスマツチ情報を導出し、ミスマッチデ・−夕をＦＩＦ
ＯＡおよび／またはＦＩＦＯＢ中に１込むことである。

それにおいて荀込み信号ＷＩＦＯＡおよびＶＩＩＰＩＦ
ＧＢが出力され、それは関係する制御回路ＦＩＦＯＡＣ
およびＦＩＦＯＢＣを制御する。それはまた読取ル状態
信号Ｒ８ＴＡＴＵＳを出力し、それはチャンネル１６ア
ドレスプロセツサＣＨＪ　６ＰＨに供給される。それは
後者がＷＣＡＭ信号をＣＡＭのデコーダＤＥＣに与えな
゛ければならないからである。Ｒ８ＴＡＴｔＪＳはまた
マルチプレクサ回路ＭＵＸ４の選択入力に供給され、そ
のＭＩＪＸ４にＤＭＣ８１５およびｃｃ３７ｏが供給さ
れる。ＭＵＸ４の出力信号は同じデコーダＤＥＣの入力
に供給される。

Ｆ　Ｉ　ＦＯＡＣおよびＦＩＦＯＢＣは制御出力信号Ｆ
ＦＦＡ。

ＦＦＦＢおよびＦＦＥＡ　、　ＦＦＥＢを発生し、それ
らは共同するＦＩＦＯＡまたはＦＩＦＯＢがそれぞれ一
杯か空いているかを示す。チャンネル１６グロセプサＣ
ＨＩ　６ＰＦｔは読取多信号ＲＦＩＦ’ＯＡおよびＲＦ
　ＩＦＯＢをＦ　Ｉ　ＦＯＡＣおよびＦＩＦＯＢＣにそ
れぞれ供給することができる。

論理回路ＤＭＬＣは１．０２４　ＭＨｚのりＯｙり信号
Ｃ１＋　、　ＣＩ−によって制御されるため、ＤＭＣ’
Ｌから受信された９ピツ）　ＤＭＣａｌｏはＳＢＡにお
いて次の意味を有する。

ＯビットＤＭ（Ｊ１５は１６の通信ラインＴＬθ／１５
を決定する。

０　ビットＤＭＣ４／２はライン当り８バイトを決定す
る。

ｏピットＤＭＣＩ１０はバイト当シ４タイムスロットを
決定する。

優先回路ＣＬＨＡは前記識別人力Ｓ　０４１００．８　
Ｉ　ＰＯＡによシ与えられるビットＴ　Ｉ　Ａ３１０、
ＤＥＣＡの信号５ＯＰＡおよび５ＯＰＳＣＡＮＡ　、　
ＡＭＣの信号ＡＭＣ３１０、ＤＬＡの出力信号Ｃ，ＨＪ
７ＡおよびＦＩＦＯＡＣの出力信号ＦＦＥＡによ多制御
される。その出力ＣＬＡは第１図の共通導体ＣＬＡに接
続され、その出力ＭＹＴｔＪＲＮＡおよびＥＯＰＳＣＡ
ＮＡはＣＨＩ　６ＰＲと共同し、選択信号〜′Ｂによっ
て制御されるマルチプレクサＭＩＩＸ２　（第４図）に
接続されている。

優先回路ＣＬＨＢはＣＬＨＡと同一であシ、同様の方法
で接続されている。

優先回路ＣＬＨＡの目的は、もしもＤＰＴＣｏが他のＤ
ＰＴＣＪ〜３１に対して第１の優先権チェインを有して
いるならば、ＦＩＦＯＡ中に蓄積されたミスマツチ情報
ｉ　ＴＣＥＡに送ることを決定することである。この場
合には出力ＭＹＴＵＲＮＡが付勢される。全てのＤＰＴ
Ｃｏ／ｓ１のミスマツチ情報がＴＣＥＡに伝送された時
、出力信号ＥＯＰＳＣＡＮＡが発生される。

ＣＬＨＨの目的はＣＬＨＡのそれと同様であるが、第２
の優先チェインにある。

制御メモリＣＡＭは１６のラインＴＬＯ〜Ｊ５のそれぞ
れにＬＯＵＴ／ＬＩＮラインチャンネル番号Ｎまたはこ
のラインと共同するＮ＋１６の最上桁ピッ）　ＭＳＢＬ
　ｇ蓄積するための一連の、すなわちＮ個のセルを含み
、ＴＣＥＡまたはＴＣＥＨによりこのラインに割当てら
れたＴ　ＩＮＡ／Ｂチャンネル番号およびアクチビティ
ピットＡＣＴ　、割当てビットＡＳＳおよびＭＭＩ　Ｅ
ビットを蓄積する蓄積セルを有する。

ラインは次の符号に従ってＴＣＥＡまたはＴＣＥＢに割
当てられたシ割当てられなかったシする。

ＭＭ　Ｉ　Ｅビットは、対応するラインのミスマッチ情
報がＴＣＦ：Ａまたは／およびＴ（ＪＲに報告されるべ
きか否かを示すエネーブルビットである。

ＣＡＭト共同スルテコーダＤＥＣはＲ／ＷＣＡＭおよび
ＭＵＸ４の出力アドレ７ＬＩ３１０の制御下にＣＡＭの
行の一つを読取ることを許容し、このアドレスはＲ８Ｔ
ＡＴＵＳ　＝　１のときにＣＣ３１０である。このよう
にして例えば状態ビットＡｓｓ　、　ＡＣＴおよびＭＭ
Ｉ　ＥはＣＡＭの同じ名称の出力に発生され、走査バイ
トアナライザＳＢＡに供給される。

ＣＡＭと共同するデータメモリＤＭＥＭは１６のライン
ＴＬ（Ｆ−１５に対するデータを蓄積することができる
。

上述のチャンネル１６デコーダＣＨ１６ＤＥＣ（第３図
）の目的はＣＨＡＣの出力ＣＨＣ４１０がチャンネル１
６を示すか否かを検出することである。この場合にＣＩ
■１６ＤＥＣは出力信号ＲＪ６Ａ　、　ＷＪ６ｉＡ　。

Ｒ１６Ｂ　、　ＷＪ６Ｂを出力し、それらはそれぞれ命
令レジスタＩＲＡおよびＩＲＢを制御する。これらのレ
ジスタはまたＣＨ１６ＰＨによって与えられた読取シお
よび書込み信号Ｒ８Ａ　、　ＷＢＡおよびＲＢＢ、ＲＢ
Ｂによって制御され、それらの信号はデータをＩＲＡま
たはＩＲＢから読取シ、それらを８ビツトパスＢＢ７１
０に与え、データをこのパスからＩＲＡまたはＩＲＢに
書込むために使用される。

ＩＲＡおよびＩＲＢはそれぞれ１６ビツト出力を有し、
両１６ビツト出力はマルチプレクサＭＵＸＪに接続され
、その選択入力はＣＨＪ６ＰＲにより与えられる選択信
号Ａ／Ｂによって制御される。ＭＵＸＩの１６ビツト出
力Ｉ　ＲＦｌｏは主デコーダＣＨ１６ＭＤＥＣに接続さ
れている。ＴＣＥＡまたはＴＣＥＢから受信されたター
ミナルまたはライン選択命令ＴＳにおけるＤＰＴＣの識
別値を決めるＭＵＸＩの５個の出力信号■Ｒ８〜４はま
たＤＰＴＣ選択回路ＤＰＴＣ８ＥＬに供給される。この
回路もまたＤＰＴＣＯの識別値を決める上述のターミナ
ル８０４１００に接続され、入力信号ＴＳ　、　ＥＯＰ
およびＡ／ＢはまたＣＨＪ　６ＭＤＥＣによシ与えられ
ているそのＴＳおよびＥＯＰ端子に供給される。そのよ
うな命令ＴＳが受信されるとき、ＤＰＴＣ８ＥＬの入力
ＴＳは付勢されてこの回路を動作可能にし、ＴＣＥＡま
たはＴＣＥＢから受信さｈた識別値がＤＰＴＣＯの識別
値に等しいとき、後者は選択される。したがって、回路
ＤＰＴＣ８ＥＬの出力ＳＥＬは伺勢され、このことはＣ
）０６ＰＨに通知される。ＥＯＰはＤＰＴＣ８ＥＬ　’
（５１Ｊセツトするのに使用される。そのようなリセッ
トは１寛新しいＴＳ命令の受信の場合、或は比較した識
別値が異なるときにも生じる。

チャンネル１６主デコーダＣＨＪ　６ＭＤＥＣの目的は
、１６ビツトパスＩＲＦ／１１）上のｉｊケットの形態
下で受信された各種命令をデコードして、次のような（
主のなものを示す）出力を発生させ、ラッチすることで
ある。

ＣＣ３１０ニラインアドレス。

ＢＹＡＤ２１０　：バイトアドレス。

ｓｏｐ　：パケノトスタート命令ｓｏｐがＴＣＥＡまた
はＴＣＥＢから受信された時に付勢きれる。

ＥＯＰ　：　ｚ４ケット終了命令ＥＯＰが受信された時
に付勢される。

５ＯＰＳＣＡＮ　：走査スタート命令が受信さノまた時
に付勢される。

ＴＳ：ターミナル回路またはライン回路が選択されなけ
ればならない時に 付勢される。

バイト１：命令中で受信されたバイトがＤＲＡＭ中のラ
イン当り蓄オ６された８バイ トのバイト１である時に付勢され る。

ＶＷ　：命令が書込み命令である時に伺勢される。

ＡＣＴ　：上記アクチビティピットである。

最後に挙げた出力信号ＳＯＰ　、　ＥＯＰ　、　５ＯＰ
ＳＣＡＮ。

ＴＳ、ハイ　ト１　、　Ｒ／Ｗ、　ＡＣＴはＳＥＬ　、
　Ｒ８ＴＡＴＵＳ信号およびＭＵＸ２の出力信号ＥＯＰ
ＳＣ，ＡＮおよびＭＹＴＵＲＮと共にＣＨＪ６ｉＰＲに
供給される。ＣＨ７６ＰＲは次のような出力信号ＲＦＩ
ＦＯＡ　、　ＲＦＩＦＯＢ　、　ＲＢＡ。

ＷＢＡ　、　ＲＦＡ　、　ＷＦＡ　、　ＦＦＷ　、　Ｒ
ＢＢ　、　ＷＢＢ　、　ＷＳＰ８ｃ４＋。

Ｒ８ＰｓＣ４＋　、　Ｗｓｐ８ｃ４−　、　Ｒ８Ｐ８Ｃ
４−、Ｒ／ＷＣＡＭ　＋５ＴＡＲＴＦＦＳおよびＭＳＢ
ＬＶＡＬＣ４＋を出力する。

ＲＦ　Ｉ　ＦＯＡおよびＲＦ　Ｉ　ＦＯＢはそれぞれＰ
　Ｉ　ＦＯＡおよびＴｉ’ＩＰ’ＯＢに供給される。Ｒ
ＢＡ　、　ＷＢＡおよびＲＢＢ。

ＷＢＢはそれぞれＩＲＡおよびＩＲＢに供給される。

Ｒ／ＷＣＡＮ　ハＣＡＭに供給される。５ＴＡＲ’Ｉ’
ＦＦＳ　。

ＭＳＢＬＶＡＬＣ４＋　、　ＷＦＡ　、　ＲＦＡおよび
ＦＦＷ　ハＦＦＳに供給される。ＷＳＰ８ｃ（＋　、　
Ｒ８Ｐ８Ｃ４＋はＳＦ３およびＣＡＭＳに供給される。

ＷＳＰ、！ＩＣ４−およびＲ８Ｐ、！１Ｃ４−はＳＦ３
に供給される。

ラインチャンネル割当て回路ＦＦＳは、ＴＩＮＡ／Ｂチ
ャンネルがあるライン、すなわちＮに割当てられた後、
このラインに永久的に割当てられている２つのＬＯＵＴ
　ＯラインチャンネルＮおよびＮ＋１６間の適当なライ
ンチャンネルをさがすように構成されている。ＬＩＮ１
７に対して同じチャンネルはＬＯＵＴ（７に対するもの
として使用されることに注意しなければならない。ＦＦ
ＳはＣＨＡＣよ多出力されたＣＨＣ４１０によって制御
され、そのＣＨＣ４／（７は、ＣＩ（ＡＣ、ＣＨＪ６Ｍ
ＤＥＣより出力されたＣＣ３１０、ＴＳＡＬＬによシ供
給されたＬ−Ａ、およびＬ　−Ｂ　ＸＣＨ１６ＰＲによ
多発生されたＶＢ。

ＷＦＡ　、　ＲＦＡ　、　ＦＦＷおよび５ＴＡＲＴＦＦ
Ｓによって与えられる。ＦＦＳの出力信号ＭＳＢＬは選
択されたＬＯＵＴＯ／ＩＡＮｏラインチャンネルがＮで
あるかＮ＋１６であるかによってＯまたはｌであり、そ
の行においてＣＡＭの対応するビットＭＳＢＬを設定す
るのに使用される。その行は恒久的にそのラインと共同
する。

ＴＣＥＡおよびＴＣＥＢは″′ＩＴＴ１２４０デジタル
交換ハードウェアデスクリゾジョン”第５６巻第２／３
号（１９８１年）１３５〜１４７頁に記載されたような
形式のものである。

主として第３図乃至第５図および第８図のフ胃−チヤー
ドを参照に、以下ＤＰＴＣＯの動作について簡単に説明
する。

ＤＰＴＣｏと共同する１　６　ＤＳＰｏ／ｘｓは連続的
にラインＴＬＯ／１５の走査データのバイトをリンクＣ
ｌＮｏを介してＤＰＴＣＯに送信する。後者はＴＤＭペ
ースで使用され、１６チヤンネルのフレームと１．０２
４Ｍｂ／秒のビット速度を有する。この連続したビット
流はＣｌＮ５ＩＰＯ（第５図）に供給され、毎回１ライ
ンに対する新しい走査バイトがそこに入シ、論理回路Ｄ
ＭＣＬは読取シおよび１込み信号ＲＣＩＮＯＬＤおよび
ＷＣＩＮＯＬＤを発生し、　ｙｒｕｘｓを介してＤＲＡ
Ｍへラインおよび走査バイト（バイト７）アドレスＤＭ
Ｃ８７３を供給する。その結果、ＲＣｌＮ０ＬＤの制御
下に、前の、或は古い関係するラインの走査バイトはＤ
ＲＡＭから読取られて８ビツトパスＢＢ７１０に供給さ
れ、ＷＣＩＮＯＬＤの制御下に０ＬＤＣＩＮＰＩＳＯ中
に書込まれる。新しいおよび古い走査バイトの対応する
ビットは走査バイトアナライザＳＢＡ中で比較され、Ｓ
ＢＡはさらに関係するラインに対する状態ビットＡＣＴ
　、　ＡＳＳおよびＩ＆ＩＭＩＥの値を得るために読取
シ状態信号Ｒ８ＴＡＴＵＳを出力する。さらに詳しく説
明すれば、マルチプレクサ回路ＭＵＸ４の選択入力に供
給された信号Ｒ８ＴＡＴＵＳはライン識別値ＤＭＣ８１
５を選択し、それを制御メモリＣＡＭのデコーダ入力に
供給する。信号Ｒ８ＴＡＴＵＳはまたチャンネル１６プ
ロセツサＣＨＪ６ＰＲに伝送され、その結果として後者
は信号Ｒ／ＷＣＡＭを発生し、それもまたＣＡＭのデコ
ーダ入力に供給上ノしる。その結果関係するラインに対
応するＣＡＭの行は読取られ、そのピッ）　ＡＣＴ　、
　Ａｓｓおよび朋ＩＥはＳＢＡに供給される。

したがってＳＢＡは比較されたデータをどう処理すべき
かを決定することができる。ＡＣＴ　＝Ｏ５Ａｓｓ　＝
　ＯおよびＭＭＩＥ　＝　１であるとすると、それはラ
インがまだＴＣＥＡまたはＴＣＥＢに割当てられておら
ず、このラインに対するＭＭＩデータがＴＣＥＡおよび
Ｔ（ＪＲに報告されなければならないことを意味してい
る。この理由で毎回ミスマツチがＣｌＮ５ＩＰＯおよび
０ＬＤＣＩＮＰＩＳＯの２個の比較されたビット間で検
出され、次のようなミスマツチ情報バイトがＳＢＡによ
り発生されたＷＦＩＦＯＡおよびＶ／ＦＩＦＯＢ　（７
）制御下にＦＩＦＯＡＣおよびＦＩＦＯＢＣによってＦ
　Ｉ　ＦＯＡおよびＦＩＦＯＢの両者中に書込まれる。

０ＭＣ８１５、Ｎ　、　ＤＭＣ４／、？ここで、 ＤＭＣＪ１５はライン識別値であシ、 Ｎはビットの新しい状態であシ、 ＤＭＣ４／２は変化を示すビットの走査バイト中のビッ
ト位ｉｆである。

少なくとも１個のミスマツチ情報ｚＺイトがこのように
してＰ　Ｉ　ＦＯＡおよびＰＩＦＯＢ中に書込まれた後
、ＦＩＦＯＡＣおよびＦＩＦＯＢＣの出力ＦＦＫＡおよ
びＦＦＥＢは消勢されてこれらのレジスタが空でないこ
とを示す。これらの信号ＦＦＥＡおよびＦＦＥＢによっ
て優先回路ＣＬＨＡおよびＣＬＨＢはＤＰＴＣＯにおい
てＭＭＩデータがＴ（ＪＡおよびＴＣＥＢにそれぞれ伝
送されなければならなｌ＾ことを通報する。

！ｖｉＭＩＥ　＝　１であり、ＡＣＴ　＝　１およびＡ
ＳＳ　＝　Ｏの時、ＭＭＩデータはＰＩＦＯＡのみに書
込まれ、ＡＣＴ＝１およびＡｓｓ　＝　１の時、ＩＩ／
ＩＭＩデータはＰＩＦＯＢのみに畳込まれる。もしもＭ
ＭＩＥ　＝　Ｏの時にはＭＭＩデータはＰＩＦＯＡおよ
びＰＩＦＯＢ中に書込まれないことに注意すべきである
。

走査バイトの全８ビツトがこのようにして解析された後
、ＤＭＣＬは読取りおよび書込み信号ＲＣＩＮおよびＷ
ＣＩＮを出力し、その制御下にＣＩＮＳ　Ｉ　ＰＯの内
容がまず８ビツトバスＢＢ７１０に伝送され、次いでＭ
ＵＸ、：ｌを介してＤＭＣＬに与えられたラインおよび
バイトアドレスＤＭＣ８７３においてＤＲＡＭ中に書込
まれる。

すでに前述したとおり、ＤＰＴＣＯの優先回路ＣＬＨＡ
は共通のラインＣＬＡに接続され、それに他の全てのＤ
ＰＴＣ１／３）が結合されている。種々のＣＬＨＡが優
先チェイン中に連結され、それはＴＩＮＡチャンネルと
同期して動作している３２のＣＬＡチャンネル間の異な
った可変のチャンネルが各ＣＬＨＡに割当てられるよう
に接続されている。このチャンネル時間中ＣＬＨＡはＭ
ＭＩデータがＰＩＦＯＡ中に存在するとき（ＦＦＥＡ＝
０で示される）、共通ラインＣＬＡを接地することもで
きる。この方法においてＤＰＴＣＯはＭＭＩデータをＴ
ＯＵＴＡのチャンネルＪ６中にＴＣＥＡに送る優先度を
有することを他のＤＰＴＣＪ／ＪＪに通報する。この場
合にもまたＣＬＨＡの出力信号ＭＹＴＵＲＮＡが付勢さ
れ、ＣＨ１６ＰＲが実際にＴＣＥＡに？＋１１情報を送
信しなければならないためＣＨＪ６ＰＲに情報が与えら
れる。

同じことはＣＬＨＢに対しても言える。それは他の優先
チェインの一部を形成し、それ故ＤＰＴＣＯはまたこの
チェイン中で優先＋′ｒＡを有する。しかしながら、今
度はＭＭＩデータをＴ（ＪＢに送信させる。この場合に
ＣＬＨＨの出力信号ＭＹＴＵＲＮＢが付勢されＣＨ１６
Ｐ’Ｒが情報が与えられる。信号ＭＹＴＵＲＮＡおよび
ＭＹＴＵＲＮＢの両者は実Ｉ祭にＣＪ（Ｊ６ＰＲと共同
するマルチプレクサ■■２に供給される。

ＴＣＥＢがパケットスタート命令ＳＯＰおよび走査スタ
ート命令ＳＯＰＳＣＡＭを送ったとする。これらの命令
は５ＯＰＢおよび５ＯＰＳＣＡＮＢと呼ばれる。命令５
ＯＰＢは各ＤＰＴＣＯ７３〕の５ＩＰＯＢ中で受信され
、次いでＩＲＢ中に負荷され、ＣＨＩ　１５ＭＤＥｃ中
でデコードされ、それによって出力ＳＯＰが伺勢される
。

その結果チャンネル１６プロセツサＣＨｉ　ｅＰＲは前
に待ち位置Ａにあったものが位置Ｂにもたらされ、そこ
で第８図のフローチャートで示されるように他の命令を
待つ。それに続く命令８５ＯＰＳＣＡＮもまたＤＰＴＣ
Ｏ／３１のそれぞれの５ＩＰＯＢ中で受信され、ＩＲＢ
に負荷され、ＣＨ７６ＰＲ中でデコードされる。これに
よって出力５ＯＰ８ＣＡＮが付勢され、ＣＨＪ６ＰＲは
位［Ｃへもたらされ、そこでＭＹＴＵＲＮ信号があるな
らば後でチェックされる。

プロセッサはその時、例えば信号ＭＹＴＵＲＮＢを選択
信号Ａ／Ｂによって選択し、それ故ＭＵＸ２の出力１１
１ＹＴＵＲＮは付勢されてＦＩＦＯ読取り信号ＲＦＩＦ
ＯＢを伺勢する。この信号によシＦＩＦＯＲの例えばラ
イン＝Ｌｏに関する１■１エバイトは読取られ、８ビツ
トパスＢ　Ｂ　７１０に供給される。省込み信号ＷＢＡ
の制御下にこのＭＭＩバイトはこの８ビツトパスからＩ
ＲＢ中に書込まれる。その後これらのデータはコードお
よびＤＰＴＣＯの識別値と共にＴＯＵＴＢチャンネルＪ
６中をＰＩＳＯＢを介してＴＣＥＢに伝送される。これ
はＣＨＩ　６ＤＥＣによシ与えられた読取シおよび書込
み４３号の制御下に行われる。

ＰＩＦＯＢ中に蓄積された全ＭＭＩバイトはこのように
してＴＯＵＴＢチャンネル１６中をＤＰＴＣｏに転送さ
れ、ＣＨＪｌｌｉＰＲはその都度待ち位置Ｃ（第１８図
）にもたらされる。

ＣＬＨＢがＤＰＴＣＯ−３１の何れもがＴＣＥＢに送ら
れるべきＭＭＩデータを有しないことを検出すると、そ
れはＭＵＸ２に接続されているその出力ＥＯＰＳＣＡＮ
Ｂを付勢する。ＣＨ４６ＰＲがこの信号の存・在を検出
する信号ＥＯＰを送信し、ＴＣＥＢを位置Ａに戻す。

ＴＣＥＢはラインＴＬに関するＭＭＩデータを受信する
から、このラインＴＬ１７を管理し、ＴＣＥチャンネル
をこのライン、例えばＣＨ３１に割当てることを決定す
る。このためにＴＣＥＢは次の３つの命令を順次ＴＩＮ
Ｂの連続するチャンネル１６中の全てのＤＰＴＣｏ／ｓ
ｘに送信する。

’　ｓｏｐ　：　”パケットのスタート”命令。

０″′ターミナルまたはライン選択”命令ＴＳ：１００
０１１１　８０４１００　、　ＣＣ３１０ここでＳ　０
４１００はＤＰＴＣ（＋の識別値であシ、ＣＣ３１０は
ラインＴＬＯの識別値である。

Ｏターミナルまたはライン書込み命令ｆｆ（パイ　ト　
モ　−　ド　）　： １　０　０　１　’１　、ＢＹＡＤ２／θ　、Ｄ　、Ｄ
　、ＡＣＴ　、ＣＨ，？Ｊここで ＢＹＡＪ）２１０はＢＹＴＥ　１の識別値であシ、ピッ
）　ＤＤは“注意する必要のない”ビットでｉシ、 ＡＣＴは新しいアクチビティビットであシ、ＣＨ３１ば
ＴＣＥＢによって前の命令”Ｓ中に指示されたラインＴ
ＬＯに割当てられたＴＩＮＢチャンネルである。

’ｌ’４５ビットは命令が書込み命令（Ｒ／Ｗ＝　１　
）か読取シ命令（ＶＷ＝０　）かを示す〜Ｗビットでお
る。

命令ｓｏｐは各ＤＰＴＣＯ／３１の５ＩＰＯＢにおいて
受信され、ＩＲＢに負荷され、ＣＨｌ　６ＭＤＥＣにお
いてデコードされ、それによって出力ＳＯＰが付勢され
る。その結果チャンネル１６プロセツサＣＨＪ６ＰＲは
前は待期位置Ａにあったものが位置Ｂへもたらされ、そ
こで第８図のフローチャートに示されるような他の命令
を待つ。

次の命令ＴＳもまたＤＰＴＣＯ／３１のそれぞれのＳ　
Ｉ　ＰＯＢで受信され、ＩＲＢに負荷され、ＣＨｌ　６
ＭＤＥＣでデコードされる。ＣｆＩＪ６ＰＲによシ発生
された選択信号Ａ／ＢはＢ側（ＴＣＥＢ　）が選択され
たことを示すＯであると考える。この信号の制御下で後
者のデコーダは付勢された７８信号を同じＴＳの名称の
付された端子に出力し、命令に含まれたＴＬＯのライン
アドレスＣＣｓ１０をラッチする。このようにしてＴＬ
Ｏが選択される。プロセッサはそれから待機位置Ｂへ復
帰する。ＣＨＪ６ＭＤＩＤＣの出力信号ＴＳはＤＰＴＣ
８ＥＩ、に供給されてそれを付勢し、このセレクタにお
いて命令ＴＳに含まれたＤＰＴＣＯの識別値はＤＰＴＣ
８ＥＬに連続的に供給されるＤＰＴＣｏ／ｓ１の識別値
と比較される。それ故ＤＰＴＣｏのＤＰＴＣ８ＥＬだけ
がターミナルまたはライン信号ＳＥＬを発生し、それは
ＣＨＪｅＰＦｔに供給される。

次に命令ＷもまたＤＰＴＣＯ／３１のそれぞれの５ＩＰ
ＯＢ中で受信され、ＩＲＢに負荷され、ＣＨ１ＧＭＤＥ
Ｃ中でデコードされる。しかしＤＰＴＣ中だけでＣＨ２
６ＭＤＥＣの出力ＳＥＬは付勢されるから、そこでのみ
このデコーダの出力ＴＳ　、　Ｒ／Ｗ　、　ＡＣＴおよ
びバイト１はチェックされる。これらの出力は全て付勢
される。フローチャートに示されたようにプロセッサは
出力端子ＴＳをチェックすることによるターミナルまた
はツインが選択されたか否かをチェックする。このライ
ンＴＬＯは選択される（ＴＳ＝ｌ）とプロセッサは次い
で、出力端子Ｒ／Ｗをチェックすることによシ、命令が
読取シ命令か書込み命令かをチェックする。

命令■が書込み命令であると、プロセッサは慣のＢＹｋ
Ｄ２１０であるバイトがバイト１の識別値であるか否か
をチェックする。これがそうであると（出力パイ）１＝
１）プロセッサはＩＲＢの内容の一部、もっと詳しく言
えばＡＣＴおよびＣＨ３１を信号ＲＩＢおよびＷＳＰ８
Ｃ４−の制御下にＳＰ８へ転送し、その信号はまずＩＲ
Ｂのこれらの内容を読取ってそれらを８ビツトパスに与
え、次いでこれらの内容をこのパスからレノスタＳＰＢ
中に書き込む。プロセッサはまたＷＳＰ８Ｃ４＋により
制御されたＣＡＭＳ　１介してＣＡＭ中にＳＰの内容Ａ
ＣＴ　、　ＣＨ３１を書込むためＬ／ＷＣＡＭ信号を、
Ｒ８ＴＡＴＵＳがＯであることにより　ＭＵＸ４の出力
に与えるラインＴＬＯのライ７７ドＬ／　スＴＡ３１０
＝ＣＣ３１０において出力する。割当てピッｌ−Ａｓｓ
を構成し１に等しいＡ／ＢはＣＡＭ中に書込まれる。こ
のようにしてチャンネルＣＨ３１はラインＴＬ１７に割
当てられ、ＡＣＴ　−ＡＳＳ　＝　１であるから、ＴＬ
Ｏは処理のためにＴＣＥＢに割当てられる。プロセッサ
はその後、出力ＡＣＴが付勢されているか否かをチェッ
クする。これがそうであればノロセッサはＬＯＵＴθチ
ャンネルをラインＴＬｏに、したがってＴＩＮＢチャン
ネルＣＨ３１に割当てる動作を開始する。これは選択信
号ＡＪ／Ｂと共に信号５ＴＡＲＴＦＦＳを回路ＦＦＳに
供給することによって発生する。

ＦＦＳはまた次のものによ多制御される。

’　ＣＨＡＣによシ与えられるＣＨＣ４１０゜ＯＣＨ１
６ＭＤＥＣによシ与えられるＣＣｓ１００’　ＴＳＡＬ
Ｌによシ与えられるＬ−ＡおよびＬ−Ｂｏすでに述べた
とおシ上記Ｌ−ＡまたはＬ−Ｂは、ＣＨＣ４１０がＤＭ
Ｃによシ与えられたラインチャンネル番号ＤＭＣ８１０
とそれぞれＡＭＣおよびＢＭＣによ多発生されるＴＣＥ
ＡまたはＴＣＥＢチャンネル番号ＡＭＣ８／４または８
ＭＣ８／４との差に等しい時に１である。

ＦＦＳの目的は、恒久的にラインＴＬＯに割当てられて
いる２個のＬＯＵＴ（＋ラインチャンネル番号０または
１６の何れのものがこのラインに、したがってＴＩＮＢ
チャンネル３１に有効に割当てられるのかを計算するこ
とである。

このラインチャンネル割当回路ＦＦＳは次のように動作
する。

ＯそれはまずＬＯＵＴＯチャンネル番号を計算し、その
番号は一対の時間一致ＬＯＵＴ　ＯおよびＴＩＮＢチャ
ンネルの番号間の差である３１＋ＬＢ＋Ｌ−Ｂを計算す
ることにより　ＴＩＮＢチャンネル番号ＣＨ３１と実質
上時間が一致している。

Ｏそれはその後（３１＋Ｌ−Ｂ−０）ｍｏｄ、３２を計
算しく０はＴＬＯによる）、次いでこの代数和が１６よ
シ大きいか小さいかをチェックする。

このようにして２個のＬＯＵＴθチャンネルＣＨＯまた
はＣＨＪ６の何れのものが最もＴＩＮＢチャンネルＣＨ
３１に接近して続くかがチェックされる。

ＯもしもＬ−Ｂが例えば２に等しいならば、この和はｌ
に等しく、この和が１６よシも小さいためにＬＯＵＴ（
１１チヤンネルＣＨ１６が最もＴ：ＮＢチャンネルＣ１
（３１に近く続き、それ故選択される。

０もしもＬ−Ｂが例えば１９に等しければＬＯＵＴ１７
チヤンネルＣＨＯが選択される。

ＬＯＵＴ　ＯチャンネルＣＨ１６が選択されたとする。

このチャンネルの識別値は、それが追加的に１に等しい
最大桁ピットＭＳＢＬ’を有することによってラインＴ
ＬＯのそれと異なっている。このビットＭＳＢＬはライ
ン１゛ＬＯに割当てられた行、すなわち行０におけるＣ
ＡＭ中に書込まれる。

ラインＴＬＯに対して、またＬＩＮＯチャンネルＣＨＩ
　６が割当てられ、Ｔ　ＩＮＢチャンネルＣＨＪＪがこ
の同じラインに割当てられているためにＴＯＵＴＢチャ
ンネルＣＨ（３１＋１４）ｍｏｄ３２＝ＣＨ４Ｊがライ
ンに卯Ｊ当てられる。

一度ＴＩＮＢ　、　ＴＯＵＴＢ　、　ＬＩＮ□およびＬ
ＯＵＴ（ｌチャンネルがラインＴＬＯに割当てられると
、データ、例えば通話の転送はＤＰＴＣＯを介してＴＣ
ＥＢとＴＬＯの間で次のようにして生じる。

’　ＴＣＥＢからＴＩＮＢチャンネルＣＨ１３を介して
、ＤＰＴＣＯへ送られる。そこにおいてデータはＣＡＭ
の制御下にＤＭＥＭＯ行０中に書込まれ、その後、再び
ＣＡＭの制御下にＬＯＵＴ　ＯチャンネルＣＨＩ　６を
介してＤＭＥＭからＴＬＯへ転送される。

’　ＬＯＵＴＯへの上記転送が行われた後、ＬＯＵＴＯ
のＣＨＪ６と一致したＬＩＮＯチャンネルＣＨ１６を介
してＤＰＴＣＯにＴＬＯから入ったデータはＤＭＥＭに
書込まれ、その後ＴＯＵＴＢのＣＨＪ　３を介してＴＣ
ＥＢに転送される。

最後に述べた転送過程に対して、同じラインに割当てら
れたＴＯＵＴチャンネルとＴＩＮチャンネルとの間に１
８チャンネル時間に等しいインターバルが与えられるこ
とが必要である。実際任意のＴＩＮチャンネルが最もＴ
ＩＮチャンネルに接近してＨ＜　１６　ＬＯＵＴチャン
ネルの任意のもの（３２の中の）に割当てることができ
なければならないから、このＴＩＮチャンネルとＴＯＵ
Ｔチャンネルとの間の時間の時間インターバルは少なく
とも１６に等しくなければならない。２個の追加のチャ
ンネル時間がＴＩＮおよびＴＯＵＴチャンネル間の位相
シフトのためにさらに必要とされる。

これは全体で１８チャンネル時間を与える・上記の説明
から本システムは次のような特性を有することが導き出
される。

ｏＴＣＥＡおよびＴＣＥＢの存在によってシステムの信
頼性が大きくなる。何故ならばこれらのＴＣＥのそれぞ
れは全てのＤＰＴＣＯ−３１の情報全処理することがで
きるからである。事実、取■データは、ビットＡＣＴお
よびＡＳＳによってＴＣＥＡ／Ｂがラインに割当てられ
ない間は各ＴＣＥＡ／Ｂに送られる。２個のＴＥＣの存
在によって１個のＴＣＥを保守のためにサービス外に置
くことも問題なく可能になる。

０通話の伝送に使用されるＴＤＭ　’）ンクＴＩＮＡ／
ＢおよびＴＯＵＴＡ／Ｂを介してＭＭＩデータのような
制御データを伝送することによってＴＣＥＡ／’ＢとＤ
ＰＴＣＯ／３１との間に何等の追加のリンクを必要とし
ない。

Ｏ走査バイトを処理し、それからＭＭＩバイトを導出す
る走査バイトアナライザＳＢＡが各ＤＰＴＣＯ〜３１中
に存在することによって、ＴＣ］１ｍＡ／Ｂのプロセッ
サの動作負荷は減少される。

０プロセツサＣＨ１６ＰＨに信号ＥＯＰＳＣＡＮを送る
ことりできる優先回路ＣＬＨＡ／Ｂの存在によって、全
てのＤＰＴＣＯ〜３１からの全てのＭＭＩデータがＴＣ
Ｐ２Ａβに対する中断なしに送信され、それ故これは最
小の時間で生じる。

０２個のＣＬＨＡ／Ｈの存在によってこの時間はさらに
減少される。

Ｏラインチャンネル割当て回路ＦＦＳの存在によって、
Ｔ工Ｎチャンネルと同じラインに割当てられたＬＯＵＴ
チャンネルとの間の時間は可変の最小値である。したが
ってＤＰＴＣＯ〜３１の処理能力は増加される。

以下、さらに詳細に回路ＳＢＡ　、　ＤＭＣＬ　。

０ＬＤＣＩＮＰＩ８０　、　ＣｌＮ５ＩＰＯ（第９図〜
第１１図）、ＣＡＭ　、　ＣＡＭＳ　、ＦＦＳ　（第１
２図〜第１６図）およびＣＬＨＢ　（第１７図〜第２０
図）およびそれらの動作について説明する。

レジスタ０ＬＤＣＩＮＰ　Ｉ　ＳｏおよびＣｌＮ５ＩＰ
Ｏは第９図の上部にＳＢＡの追加のラッチ回路ＬＣＣ形
成部分と共に示されている。第９図はまた読取りお上び
書込み信号ＲＣＩＮ　、　ＷＣＩＮ　、　ＲＣＩＮＯＬ
Ｄおよび’ｙｃＩＮｏｒ、Ｄを発生するＤＭＣＬの部分
を示しており、第１０図は信号Ｒ８ＴＡＴＵＳ、ＷＦＩ
ＦＯＡ　オよびＷＦＩＦＯＢを発生するＳＢＡの部分を
示している。

レジスタ０ＬＤＣＩＮＦＩＳＯのセルの入力は８ビツト
パスＢＢ　７１０に結合され、これらのセルはクロック
パルスＣＪ＋、ＣＪ−（第１１図）および書込み信号Ｗ
ＣＩＮＯＬＤによって制御される。ＣｌＮ５ＩＰＯのセ
ルの出力はまたＢＢ７１０に結合され、これらのセルは
クロックパルスｃ１＋、ｃ１−および読取り信号ＲＣＩ
Ｎによって制御される。０ＬＤＣＩＮＰ　Ｉ　Ｓ。

およびＣＩＮｓ　Ｉ　ＰＯの出力０１および０２は排他
的オア回路ＥＸＯＲに接続され、それはダート回路ＧＣ
４（第１０図）に接続された出力を有している。

出力０２はさらにセルＬＣ７１０よυなるラッチ回路Ｌ
ＣＣのセルＬＣ３の入力に接続され、このラッチ回路の
出力はＦ　Ｉ　ＦＯＡおよびＦＩＦＯＢのための書込み
パスＷ７１０に接続されている。これらのラッチのセル
は共通の読取り人力Ｒを持ち、それはそれぞれＣ４−、
ＤＭＣＯ、ＤＭ、ＣＩおよびＣ４−によって制御される
ＰＭＯ８）ランジスタＰＭＯＪおよびＮＨＯ８）ランジ
スタＮＭＯＩ　、ＮＨＯ２，ＮＨＯ２の■ＣＣ＝５デル
トと接地間の直列接続よりなるナンドグー）　ＮＡＮＤ
Ｊの出力によって構成されている。

Ｃ４−が００とき、ダートの出’Ｈｎは１であり、一方
Ｃ４−が１になると、出力Ｒはもしも）ｍ＝０ＭＣ１＝
１であれば、すなわち走査バイトの８ビツト毎のタイム
スロットＴＳｌ中０になり、そうでないときには１のま
まである。換言すればＣ４−＝０中、出力Ｒのキャパシ
タンスは予め充電され、それ故この出力はその時１であ
り、Ｃ４−＝１中この出力Ｒは有効にされ、それ故グー
リアン関数ＤＭＣＯ−ＤＭ（Ｊ　＝　１のときのみそれ
　□は０になる。ラインＬの走査バイトのビット７゜ラ
インＬ＋１の走査バイトのビット０　、１　、２゜・・
・および各種タイムスロットは第１１図に示されている
。

ＳＢＡ　（第１０図）はナンドダートＮＡＮＤ、？を備
え、それは前述のナンドグー）　ＮＡＮＤＪと類似して
おり、同様の動作をする。このケ゛−トはＤＭＣＯ，Ｄ
ＭＣｌ、ＤＭ（Ｊ、ＤＭＣ３，０ＭＣ４およびＣ４＋に
よって制御され、それ故その出力は走査バイトのビット
０のタイムスロットＴＳ３　中０で６る。ＮＡＮＤ２の
出力は直列に接続されたインバータＩＪ。

Ｃ４−およびＣ４−により制御された）ぐストランジス
タｐＴＯ１およびインパータエ２およびＩ３を経て出力
端子Ｒ８ＴＡＴＵＳに接続され、それ故ビット００ＴＳ
３の後半中およびビット１のＴＳ４の前半中Ｒ８ＴＡＴ
ＵＳは第１１図に示すように実質上１である。工２の出
力はまたＰＭｏ８　トランジスタＰＭＯ２を制御し、そ
のトランジスタＰＭＯ２ｉｄＮＭＯ８）ランゾスタＮＭ
Ｏ４と直列に０４により制御される端子と接地点間に接
続され、ＮＭＯ２自身はＣ４＋によって制御されている
。ＰＭｏ　２とＮＨＯ２との接続点は出力端子ＬＳＴＡ
ＴＵＳを構成し、そこに同じ名称の出力信号ＬＳＴＡＴ
ＵＳが生じる。この信号はビット１のＴＳＯの前半中実
買上１である（第１１図）。この信号およびインバータ
Ｉ４によシ出力されたその反転信号はダート回路ＧＣＩ
の一部を構成しているパストランジスタＰＴＯ２および
ＰＴＯ３を制御する。後者は入力端子Ａｓ　Ｓ　（ＣＡ
Ｍ）とｒ−）回路ＧＣ４（１）端子ＡｓｓオヨびＡＳＳ
間に接続され、このＧＣＪはＮＡＮＤｌと同じ形式のダ
ートによシ構成され、したがって予備充電および妥当性
回路を備えている。ケ°−ト回路ＧＣ２およびＧＣＪは
ＧＣＪと類似しており、入力端子ＡＣＴ（ＣＡＭ）　オ
よびＮＭＩＥ（ＣＡＭ）とＧｃ４ノ入カ端子ＡＣＴ　、
ＡＣＴおよびＮＭＩＥとの間にそれぞれ接続されている
。ダート回路ＧＣＩにおいて端子Ａｓｓ（ＣＡＭ）とＧ
ＣＪの入力端子ＡＳＳはインバータエ５．ノやストラン
ジスタＰＴＯ２およびインパータエ６の直列接続を介し
て接続され、インバータ■６はインバータエフおよびパ
ストランジスタＰＴＯ３とループ状に接続されてメモリ
素子を形成している。

ＰＴＯ２の出力はまた直接ＧＣ４０入カ」に接続されて
いる。

ダート回路ＧＣ４はまたＦＩＦＯＡＣオよびＦＩＦＯＢ
Ｃによシ出力された入力の端子ＦＦＦＡおよびＦＦＦＢ
　。

ＤＭＣによシ発生されたｉおよびＤＭＣ１の入力端子お
よびＥＸＯＲのＭＭＩＢ端子およびＣ４＋の入力端子を
有している。ＧＣＪは出力ＬＦＩおよびゝＬＦ２を有し
、それらは予備充電中１であり、Ｃ４＋中は対応するブ
ーリアン関数が１であるときＯである。これらのブーリ
アン関数は次のとおりである。

ＬＦＪ　＝　ＦＦＦＡ　・ＤＭＣＩ　−ＤＭＣＯ・ＭＭ
ＩＢ　−ＭＭＩＥ（ＡＣＴ　＋ＡＣＴ　−Ｘ蔀） ＬＦ、？　＝　ＦＦＦＢ　−ＤＭＣＩ　・ＤＭＣＯ−Ｍ
ＭＩＢ　−ＭＭＩＥ　（ＡＣＴ　＋ＡＣＴ　−ＡＳＳ　
） ここで腸Ｃ−面石＝ＴＳＯである。

出力端子ＬＦＩおよびＬＦ２はそれぞれインバータ１Ｂ
、Ｉ９およびＣ４−およびＣ４−により制御されるパス
トランジスタＰＴＯ４、ＰＴＯ５を介して出力端子ＷＦ
ＩＦＯＡおよびＷＦＩＦＯＢに接続されている。同じ名
称の書込み信号ＷＦＩＦＯＡおよびＷＦＩＦＯＢがこれ
らの出力端子に発生する。

ＤＭＣＬはＧＣＪと類似し、入力端子汁云、面、ＡＣＴ
。

Ａｓｓ　、ＡＳＳ　、ＤＷｉＣ４１０、０ＭＣ４１０、
Ｃ４＋および出力端子ＬＦＪおよびＬＦ４を有するダー
ト回路ＧＣ５を備え、出力端子ＬＦ３およびＬＦ４は予
備充電中１であシ、Ｃ４＋中対応するブーリアン関数が
１であるときＯである。これらの関数は次のとおりであ
る。

ＬＦＪ　＝　０ＭＣ４・ＤＭＣ３・ＤＭＣ２・ＤＭＣ１
・ＤＭＣ０ＬＦ４　＝　０ＭＣ４・ＤＭＣ３・ＤＭＣ２
・ＤＭＣ１・ＤＭＣＯ（汗ｈ・斤ｉ＋　ＦＦＦＡ−ＡＣ
Ｔ−Ａｓｓ　＋ＦＦＦＢ・ＡＣＴ−ＡＳＳ）ここでＤＭ
Ｃ４・ＤＭＣＪ・ＤＭＣ２・ＤＭＣＪ・ＤＭＣＯはビッ
トＯのタイムスロットＴＳＪを決定し、０ＭＣ４・ＤＭ
Ｃ３・ＤＭＣ２・ＤＭＣＩ・ＤＭＣＯはビット７のタイ
ムスロットＴＳ３を決定する。

出力端子ＬＦ、９およびＬＦ４はそれぞれインバータ１
１０１１１１、Ｃ４−およびＣ４−により共に制御され
るパストランジスタＰＴＯ６、ＰＴＯ７を介して出力端
子ＲＣＩＮＯＬＤおよびＷＣＩＮに接続されている。Ｐ
ＴＯ６およびＰＴ０７の出力はそれぞれインバータ１１
２．１１３および共にＣ４＋。

Ｃ４＋によシ制御されるパストランジスタＰＴＯ＆　、
　ＰＴＯ９を経てＰＭＯＳトランジスタＦ’ＭＯ３。

ｐＭＯ４を制御する。ＰＭｏ　３はＮＨＯ８）ランジス
タＮＭＯ５と直列にＣ４−と大地間に接続され、ＮＨＯ
５はＣ４＋によシ制御される。同様にＰＭｏ４はＮＭｏ
８　）ランジスタＮＭＯ６と直列に０４−と大地間に接
続され、ＮＭｏ　６はＣ４−により制御される。

端子ＷＣＩＮＯＬＤおよびＲＣＩＮ　ｉｉＰＭＯ３とＮ
Ｍｏ５との接続点およびＰＨ１０とＮＭｏ　６との接続
点によってそれぞれ構成されている。信号ＷＣＩＮ、Ｒ
ＣＩＮ　。

ＲＣＩＮＯＬＤ、ＷＣＩＮＯＬＤは同じ名称の出力端子
に発生される。

主として第１１図を参照すると、ラインＬ＋１に関する
走査バイトのピッ）０．１．・・・はラインＣｌＮ０か
らＣ１＋の各後縁においてＣｌＮ５ＩＰＯに入るものと
する。これらのビットのタイム２０ツトＴＳＯ／３中、
ＭＭＩＥ＝１およびＡＣＴ　＝　Ａｓｓ　＝０に関して
ラインＬ＋１に対しておよびＦＦＦＡ＝汗凡＝１とする
と次のようなことが生じる。

ライン識別値を示すピッ）　ＤＭ（Ｊ１５はセルＬＣ４
／７中にラッチされ、検査または試験されているビット
の走査バイト中の位置を示すビットＤＭＣ４／２はセル
ＬＣＯ／２中にラッチされる・ ビ　ッ　ト　０ ＴＳＯ，ＴＳＪ　：これらのタイムスロット中ＣｌＮ５
ＰＯ中に蓄積された走査バイトおよびラッチ回路ＬＣＣ
および両関係ラインＬに蓄積されたビット７のＭＭＩデ
ータはＤＲＡＭ中およびＦ　Ｉ　ＦＯＡ中および／また
はＦＩＦＯＢ中にそれぞれ入る。

ＴＳ２：このタイムスロット中、ラインＬ＋１に関する
走査バイトはＲＣＩＮＯＬＤによりＤＲＡＭから読取ら
れ、ＷＣＩＮＯＬＤの制御下にＴＳ２の第２の半部の期
間中に０ＬＤＣＩＮＰＩＳＯ中に書込まれる。実際ビッ
トＯのＴＳｌ中ＬＦ３　＝　１である。

ＴＳＪ：このタイムスロット中、ＣｌＮ５ＩＰＯおよび
０ＬＤＣＩＮＰ　Ｉ　Ｓｏのピッ）０は比較またはテス
トされる。これらのビットが異なるとすると、ＥＸＯＲ
の出力ＭＭＩＢは１である。この出力ビット麗ＩＢはＧ
Ｃ４に供給される。ＣｌＮ５ＩＰＯのピッ）Ｏｆｄまた
ラッチ回路ＬＣＣのセルＬＣ３中に２ツチされ、それ故
この回路はラインＬ＋１のピッ）０の全てのＭＭＩデー
タを含んでいる。このタイムスロットの第２０半部中お
よびビット１のＴＳＯの第１の半部中、Ｒ８ＴＡＴＵＳ
　＝　１であるためにＣＡＭは上述の方法でラインＬ　
−）−１に属する状態ビット耶ＩＥ（ＣＡＭ）　、　Ａ
ＣＴ（ＣＡＭ）およびＡｓｓ（ＣＡＭ）を得るように読
取られる。

ビットＩ ＴＳＯ：この゛タイムスロットの前半中、信号ＬＳＴＡ
ＴＵＳは１であり、それ故前記最後に挙げた状態ビット
はダート回路ＧＣ４に供給され、その結果ＧＣ４の出力
ＬＦＩおよびＬＦ、？は付勢される。

ＴＳＪ　：このタイムスロットの前半中、信号ＷＦ　Ｉ
　ＦＯＡおよびＷＦＩＦＯＢならびにＮＡＮＤ　１の出
力信号Ｒは付勢状態になり、それ故ＭＭＩデータはＬＣ
Ｃから読取られ、ＦＩＦＯＡおよびＦＩＦＯＢに書込ま
れる。

動作はラインＬ＋１のビット７に対するものを除き他の
全てのビットに対しても同様の方法で続けられ、ＧＣ５
の出力ＬＦ、？は０になり、その結果、ＲＣＩＮＯＬＤ
およびＷＣＩＮＯＬＤはラインＬ＋２ゃピッ）　Ｏ、Ｔ
ＳＯ（後半）中付勢状態になる。

また、これにより、ＣｌＮ５ＩＰＯ中に蓄積されたライ
ンＬ＋１の全走査バイトは今やＤＲＡＭ中に入る。

次のタイムスロットＴＳＪ中、ラインＬ＋１の最後のビ
ット７０ＭＭＩデータはＦ　Ｉ　ＦＯＡおよびＦＩＦＯ
Ｂの両者中に入る。

ＭＭＩデータはＣｌＮ５ＩＰＯに入る各折しいビットに
対して、すなわちこのビットの値と独立にラッチ回路Ｌ
ＣＣ中に蓄積されることに注意すべきである。しかしな
がら、このΔ′ｆＭＩデータは、ＷＦＩＦＯＡおよびＷ
ＦＩＦＯＢがＥＸＯＲ出力信号ＭＭＩＢに依存するため
、このビットの状態が古いものと異なる時ＦＩＦＯＡ−
！だはＦＩＦＯＢの一方にだけ蓄積される。

前述した方法によって、このＭＭＩデータは次いでＴＣ
ＢＡに転送され、チャンネル１６ゾロセツサＣＨＪ５Ｐ
Ｒの制御下にＴＯＵＴチャンネル１６中のＴＣＥＢに対
して転送される。

次に第１２図乃至第１６図を参照にＣＡＭ　。

ＤＭＥＭ　（第１２〜１４・図）お上びＦＦＳ　（第１
５゜６図）について詳細に説明する。

データメモリＤＭＥＭは１６行のセルＤＭＯ７１００乃
至ＤＭＪ　５７／１５０を有し、それらはラインＴＬ１
７乃至ＴＬ１５の各１つに関連し、それらはこれらのラ
インに関するデータを蓄積するために使用される。

１６の列のそれぞれのセルは１６ビツトパスＤＦ／ｂＯ
の各導体に接続され、セルの各行はさらにそれぞれ読取
り入力Ｒおよび書込み入力Ｗを有する。

制御メモＩＪ　ＣＡＭは１６行のセルＣ０７１００乃至
Ｃ１５７／Ｊ５０を有し、それらもまたそれぞれライン
ＴＬＯ乃至ＴＬ１５の一つに関連し、それ故ＬＩＮ／Ｉ
、ＯＵＴラインチャンネル対のそれぞれに関連している
。

それは２個のそのようなＬＩＮラインチャンネルＮおよ
びＮ＋１６およびまだ２個の同じ名称のＬＯＵＴチャン
ネルが前述のように各ラインＬに対して恒久的に関連し
ているからである。これら２個のＬＩ　Ｎ／ＬＯＵＴラ
インチャンネルは決して同時に使用されることはなく、
これら２個のラインチャンネルの符号はラインと同じ４
ピットコ−Ｐを含むが、さらに第５番目の符号ビット（
ＭＳＢＬ　）を有し、それはＮに対してはＯであり、Ｎ
＋１６に対しては１である。ＣＡＭの各行のセルは対応
するラインのために次のデータを蓄積するのに使用され
る。

Ｏ対応するＬＩＮ／ＬＯＵＴラインチャンネル番号のＭ
ＳＢＬ（セルＣＯ７／Ｊ５７）。このラインチャンネル
番号の４個の下の桁のビットはＯＭの行と共同するライ
ンの識別値のそれと同じであるからビット■ＢＬおよび
その行は全体のラインチャンネル番号を決定する。

ｏＴＣＥＡまたはＴＣＢＢによりこのラインに割当てら
れたＴＩＮチャンネル番号（セルＣ０６１０２乃至Ｃ１
５７／Ｊ５０　）。

Ｏこのラインに対する割当ビットＡｓｓ　（セルＣＯ１
／１５））。

０このラインに対するアクチビティビットＡＣＴ（セル
ＣＯＯ／１５０）。

上述のことから、ラインと共同するＣＡＭの各行がこの
ラインに割当てられているＬＩＮ／ＬＯＵＴチャンネル
番号のＭＳＢＬおよびＴＩＮチャンネル番号を蓄積する
ように構成されていることが判る。

データはＳＦ３およびＦＦＳに接続された導体翫、ＭＳ
ＢＬ、ＣＡＭ４．五繭、・・・双：Ｔ　、　ＡＣ’ｒを
経てＣ届から読取られ、またはＣＡＭ中に書込まれる。

これに関してＣＡＭのセルＣ０７１００乃至Ｃ１５７／
１５０の各行のセルはナンドダートＮＡＮＤ　００の出
力により構成された共通の読取＃）／書込み人力ＲＷＯ
乃至腑１５を有し、それらナンドダートは前述のＮＡＭ
ＤＩと同様の形式のものである。これらの各ダートはク
ロック信号Ｃ４＋、　ＣＨＪ６ＰＲより出力されたＲ／
Ｗ　ＣＡＭ信号およびＭＵＸ　４により出力されたライ
ン識別値ＬＩ３１０で制御される。

データはまた１６ビツトパスＤＦ／ＤＯからＤＭＥＭ中
に書込まれ、或はＤＭＥＭからこのバスへ読出される。

これらのデータはＴＩＮＡ／Ｂチャンネル中ＴＣＥＡ／
Ｂから受信され、またはＬＩＮラインチャンネル中２イ
ンから受信され、或はＴＯＵＴチャンネル時間中または
ＬＯＵＴラインチャンネル中ＴＣＥＡ／Ｂおよびライン
へそれぞれ伝送されなければならない。このため比較手
段がそこに蓄積されたＴＩＮまたはＬＯＵＴチャンネル
識別値を葡イＣＨＣ４乃至面、ＣＨＣＯに供給されるＴ
ＩＮまたはＬＯＵＴチャンネルと比較するためにＣＡＭ
の各行に共同され、この比較の結果の関数として書込ま
れるべき、或は読出されるべきＤＭＥＭの対応する行を
選択する。これらの手段について第１３図および第１４
図を参照に以下説明する。

それらの図面は第１２図のセルＣ１５６およびＣ１５０
を詳細に示している。全てのセルは、Ｃ１５０と同じ形
式である列Ｃ００／Ｃ１５０のものを除いてはＣ１５６
と同じ形式である。

第１３図に示されるＣ１５６のようなセルはフリップフ
ロップを具備し、それはＰＭＯ８）ランジスタＰＭＯｆ
およびＰＭＩ　１ならびにＮＭＯ８）ランノスタＮＭＩ
ＯおよびＮＭＩＩにより構成され、トランジスタＰＭＪ
　ＯおよびＮＭＩＯならびにＰＭＩＩおよびＮＭＩＩは
ＶＣＣと大地電位間に直列に接続されている。

フリップフロップの出力Ｑを構成するＰＭＩＯとＮＭＩ
Ｏの接続点はＰＭＩＩとＮＭＩＩの互に接続されたＰ−
上電極に接続され、ＰＭＩＩとＮＭＩＩとの接続点によ
り構成された出力頁も対応した構成である。出力頁およ
びＱはそれぞれＮＭＯＳトランジスタＮＭ１２およびＮ
Ｍ１３を経て導体ＣＡＭ４およびＣＡＭ４に接続され、
ＮＭＯ８）ランジスタＮＭ１２およびＮＭ１３のダート
電極は読取り／書込み人力ＲＷ１５によって制御される
。出力Ｑおよび頁はまたパストランジスタＰＴＩＯおよ
びＰＴＩＩによって反対に制御されている。これらのト
ランジスタのデータ入力は入力導体面およびＣＨＣ４に
接続され、それらの出力は単一の出力端子０１５６に共
通である。

第１３図のセルの回路は次のように動作する。

６　ＲＷ１５の付勢により、トランジスタＮＭ１２およ
びｈＭ　１３が導通状態になり、それ故フリップフロッ
ゾの状態は導体ＣＡＭ４　、　ＣＡＭ４を介して読取ら
れるか変化されるかの何れかになる。

ＯパストランジスタＰＴＩＯおよびＰＴＩＪ　ｌｄ　Ｃ
ＨＣ４゜ＣＨＣ４の状態をフリツプフロツプのそれら、
すなわち頁およびＱと比較するために使用される。

事実： ・Ｑ＝１　、Ｑ＝００とき、ＰＴＩＩが導通し、それ故
出力０１５６はＣＨＣ４と同じ状態にもたらされる。

＠Ｑ＝１　、Ｑ＝Ｏのとき、ＰＴＩＱが導通し、それ故
出力０１５６はコと同じ状態にされる。

これはＣＨＣ４およびコがＱおよび石と同じ状態にある
とき、出力は１であり、一方他の場合にはそれはＯであ
ることを意味する。

第１４図に示されたセルＣ１５０のようなセルは第１３
図のセルと類似しており、トランジスタＰＭＩ　２　、
　ＰＭ１３およびＮＭ１４乃至ＮＭ１７を備えているが
ＰＴＩＯおよびＰＴＩＩのような比較トランジスタを備
えていない。出力０１５０はフリツプフロツプのＱ出力
である。

列Ｃ０６／１５６乃至ＣＯ２／１６２のセルの導体５市
。

ＣＡＭ４乃至ＣＡＭＯ、ＣＡＭ（７は共通であり、それ
らの下端においてＣＡＭおよびＦＦＳを介してＳＦ３に
接続され、これらのセルの入力アドレス導体面。

ＣＨＣ４乃至ＣＨＣｏ　、　ＣＨＣｏも共通であってそ
れらの上端はＣＨＡＣに接続されている。列Ｃ０７１５
７のセＬの導体ＭＳＢＬ、ＭＳＢＬは共通であり、それ
らの下端でＦＦＳに接続され、一方これらのセルの入力
導体はＣＨＣ４およびＣＨＣ４に接続されている９列Ｃ
ＯＩ／１５１のセルの導体Ａｓｓ　、　Ａｓｓは共通で
あり、下端でＣＡＭＳを介してＣＨＩ　１１ｉＰＲの后
およびＡ４に接続されている。それらの入力導体はタイ
ムスロット割当て回路ＴＳＡＬＬの出力Ａ／Ｂ＊および
Ａ／Ｂ”に接続され、ＴＳＡＬＬはこれらの出力は交互
に１に等しくする。最後にＲ／Ｗ導体ＡＣＴ　、ＡＣＴ
またはＣ００／１５０はその下端でＳＦ３に接続されて
いる。

ＣＡＭの各行はＮＡＮＤ　１と同じ形式の２個のナント
ゲートと共同し、それらの出力は対応するインバータＵ
Ｏ、ＴＯ乃至Ｕｌ　５　、　Ｔｌ　５をそれぞれ介して
ＤＭＥＭのセルの対応する行の読取シおよび書込み入力
ＲおよびＷに接続している。例えば： Ｏ行Ｃ０７１００は次のものと共同する。

・直列接続されたＮＭＯ８）ランジスタＮＯＲ。

Ｎ００１０６．ＮＯ９，Ｎ０１０およびＰＭＯ８）ラン
ジスタＲＯよシ々る第１のダート。

・直列接続されたＮＭＯ８）ランジスタＭＯＢ。

Ｎ００１０５．Ｍｏｌ、ＭＯ９，ＭＯｌｏおよびＰＭＯ
８）ランジスタＳＯよシなる第２のダート。

０行ＣＪ　５７／１５０は次のものと共同する。

・直列接続されたＮＭＯ３）ランジスタＮ１５８　。

Ｎ１５０／１５６．Ｎ１５９．Ｎ１５１０およびＰＭＯ
８）　ラ７ジスタＲ１５よりなる第１のダート。

・直列接続されたＮＭＯ８）ランジスタＭ１５Ｂ　。

Ｎ１５０．Ｍ１５２／１５５＋ＭＩ５７．Ｎ１５９　、
Ｎ１５１０およびＰＭＯ８）ランジスタ８１５よりなる
第２のダート。

トランジスタＮ０Ｒ７１５Ｂ　、ＭＯＢ／１５８　；Ｎ
Ｏ９／１５９　；Ｍ０９／１５９：Ｎ（’　１０／１５
Ｊ　Ｏ：Ｍ（’　１０／ｌ　５１１７　；およびＲｏ／
１ｓ。

Ｓ　Ｏ／１５はそれぞしＣ４−ＥＴＣＥ　：　ＥＬＩＮ
　：　ＷＤＰ　：ＲＤＰおよびＣ４−にょって制御され
る。ＮＯ９およ　−びＭＯ９乃至Ｎ１５９の出力は相互
接続されている。

セルｃＯＯ１０６乃至ＣＪ　５０／１５６の出力０００
１０６乃至０１５０７１５６はそれぞれ第１のダートの
対応するＮＭＯ８）うｙ＆バスタ制御する。セｋ　ＣＯ
７／１５７　（７）出力０（７７／７５７はそれぞれ第
２のダートの対応するＮＭＯ８）ランジスタを制御する
。その他の削トランジスタはＣＩ（Ｃ３、Ｃ）（Ｃ３乃
至ＣＨＣｏ　、　ＣＨｅ　ｏによって行０乃至１５に共
同するトランジスタが符号００００すなわちＣＨＣ３＝
　ＣＨＣ２＝　ＣＨＣｌ　＝面６＝１乃至１１１１すな
わちＣＨＣ３＝　ＣＨＣ２＝　ＣＨＣｌ　＝　ＣＨＣＯ
＝　１に対してそれぞれ導通状態になるように制御され
る。

第１５図に示されたラインチャンネル割当回路ＦＦＳは
加算人力Ｘ４１０およびＹ４１０および合算出力５４１
０および病坏を有するセルＦｋ４１０を備えだ加算回路
ＦＡを具備している。後者の合算出力５４１０および−
８４１０はＮＭＯ８）ランジスタＮＭ５４１５０および
ＮＦｖｉ６４／６０を介してレノスタＳＰ８のセルＳＰ
　８４／８θの端子ＦＦ４１０およびＦＦ４１０に接続
されている。後者のＮＭＯ８）ランジスタはＣＨ７６Ｐ
Ｒにより出力された読取り信号ＲＦＡによって全て制御
されている。さらにＳＦ３はセル８４／８７を備え、Ｃ
Ｈ１６ＰＨによりまた出力される読取りおよび書込み信
号Ｒ８Ｐ８Ｃ４−、ＷＳＰ８Ｃ４−、’ＢＳＰ８Ｃ４＋
および、ｗＳＰ　８Ｃ４＋によって制御される。ＳＦ３
はさらに８ビツトパスＢＢ７１０に接続されている。

ＦＦＳは端子ＭＳＢＬ　；　ＭＳＢＬ　：　ＣＡＩＪＩ
４１０　、　ＣＡＭ４１０　、ＣＨＣ４１０、Ａ／Ｅ試
苅、ＡＣＴおよび譜を具備し、それらはＣＡＭスイッチ
ＣＡＭＳ７およびＣＡＭＳ　２を介してＣＡＭの端子Ｍ
ＳＢＬ、ＭＳＢＬ、・・・、　ＡＣＴおよびＡＣＴに接
続され、それにおいて反転が行われ、それはそれぞれ上
述のＴ’ｔＳＰ８Ｃ４＋、　ＷＳＰ８Ｃ４＋　、および
ＣＨ１６ＰＲにヨッテまた出力されたＭＳＢＩ、ＶＡＬ
Ｃ４＋によって制御される。

端子に石およびＡ／ＢはＣＨＪ４ＰＲの同じ名称の端子
に接続され、ＡＣＴおよびＡＣＴはＳＦ３のセルＳＰ　
８５の同じ名称の出力に結合さり、ている。

ＦＦＳにおいては端子ＣＡＭＯ，ＣＡＩＪＩＯ，ＣＨＣ
Ｏ，ＣＣＯ乃至ＣＡＭＪ　、　ＣＡＭ、？　、　ＣＨＣ
３、ＣＣ３０セツトは同様の方法で５Ｐ８０乃至５Ｐ８
４に接続され、それ故端子ＣＡＭ（１１゜ＣＡＭＯ、Ｃ
ＨＣＯ、ＣＣＯおよびＣＡＭ４　、　ＣＡＭＥ　、　Ｃ
）ＬＡＣ４の接続だけが以下考慮される。ＣＣ３１０は
ＣＨＩ　６ＭＤＥＣによって出力されたライン識別値を
決定することを留意すべきである。

ＣＡＭＯおよびＣＡＭＯはそれぞれ直接ＦＦＯおよび正
に接続されている。ＣＡＭ（７はまたＣＨ１６ＰＲによ
シ出力された書込み信号正およびＷＦＡ　（第１６図）
により制御される・母ストランジスタＰＴ２０を介して
ＦＡ□の入力端子Ｘに接続されている。ＣＨＣＯは、イ
ンバータＩ２０　、パストランジスタＰＴ３０　、イン
バータＩ３０およびパストランジスタＰＴ４０の直列接
続を経てＦへ〇の入力端子Ｙに接続されている。ＣＣＯ
は直列のインバータ１４０および・やストランジスタＰ
Ｔ５０を介して同じ名称の端子Ｙに接続され、ＰＴ４θ
とＰｒＢ６は共に信号５ＴＡＲＴＦＦＳおよび５ＴＡＲ
ＴＦＦＳによって制御される。後者の信号はまたＦＡの
キャリ入力を制御する。最後にＣＣ０１ｌ′ｉまたＮＭ
Ｏ８）ランノスタＮＭ２θを介してＦＦ（７へ、まだイ
ンバータ■４θおよびＮＭＯ８）ランジスタＮＭ３０を
介してＦＦＯに接続され、ＮＭ２ＯおよびＮＭ３Ｏの両
者はＣＨ１６ＰＨにより出力された信号ＦＦＷによって
制御される。

パストランジスタＰＴ、９０はＰＭＯ８）ランジスタＰ
Ｍ４０およびＮ′ＭＯＳトランジスタＮＶｉ４０乃至４
４よ１りなるｒ　−）　Ｇによシ出力された信号によっ
て制御される。ＰＨ１０はＮＭ４ＯおよびＮＨ４Ｉと直
列にＶＣＣと大地電位間に接続され、ＮＭ４２とＮＨ４
ＩはＮＭ４ＯおよびＮＨ４Ｉと並列に接続されている。

ＰＨ１０およびＨＭ４４はＣ４−によシ制御され、一方
ＮＭ４０　、ＮＭ４１　、ＮＭ４２およびＮＭ４３はそ
れぞれＬ−Ｂ　。

Ａ／Ｂ、Ｌ−ＡおよびＡ４によって制御される。Ｇの出
力は直接ＰＴ３０に接続されると共にインバータ１５０
に接続される。

ＣＡＭ４　、　ＣＡＭ４およびＣＨＣ４と共同する回路
は、ＶＣＣが連続的にＰＴ５４に供給され、ＦＡ４の出
力Ｓ４が直接ＭＳＢＬに接続されると共にＮＭＯ８）ラ
ンジスタＮＭ２４を介してＣＡＭ４へ、インパータエ６
０を介してＭＳＢＬへ、および同じインバータエ６０お
よびＮＭＯＳトランジスタＮＭ３４を介してＣＡＭ４お
よびＦＦ４に接続されていることで上述のものと相違し
ている。トランジスタＮＭ３４はまたＦＦＷによって制
御される。

上述の回路の動作は次のとおりである。■命令がＴＩＮ
Ｂのチャンネル１６で受信され、一つのライン例えばＴ
ＬＯが選択され、受信されたバイトがバイト１であるこ
とがすでにチェックされたとする。

上述したようにそのときプロセッサはＩＲＢの内容の一
部すなわちＡＣＴ　＝　１およびＴＩＮＢチャンネル番
号例えばＣＨ３１を信号Ｒ８ＢおよびＷＳＰ８Ｃ４−の
制御下にＳＦ３へ転送し、それはＩＲＢの内容を読取っ
てそれらを８ビツトパスＢＢ７１０に与え、これらの内
容をこのパスからレジスタＳＰＢ中に書込む。これらの
データと共に、また割当てピッ）　Ａｓｓ　＝　Ａ昨＝
１はＣＡＭ中に書込まれ、このビットはラインＴＬＯが
ＴＣｇＢに割当てられていることを示す。プロセッサＣ
ＨＪ６ＰＲはまたＲ／ＷＣＡＭ信号を出力してＲＢＰ８
Ｃ４＋によシ制御されたＣＡＭＳを介して８Ｐ８の内容
を読取シ、これらの内容をラインアドレスＬＩ３１０例
えばＲ８ＴＡＴＵＳがＯであることによＪ　ＭＵＸ４の
出力に出力されたＴＬＯの００００においてＣＡＭ中に
書込まれる。この書込み動作は、ＣＡＭの行Ｏと共同す
るナンドグー）　ＮｋＮＤｏｏ　（第１２図）の出力Ｒ
ＷＯがその時消勢情れているから実行される。

受信されたアクチビティビットＡＣＴをチェックした後
、プロセッサは５ＴＡＲＴＦＦＳ信号（第１６図）を発
生し、それを前述のようにＯであると予想される選択信
号Ａ４と共に供給することによって第１の自由サーチ動
作を開始する。その瞬間にＴＳＡＬＬにより出力された
Ｉ、−Ｂは１であり、ＣＩ（ＡＣにより与えられた値Ｃ
ＨＣ４１０はＤＭＣによって与えられたＬＯＵＴライン
チャンネル番号ＤＭＣｓ１０とＢＭＣによって発生され
た時間−牧ＴＩＮＢチャンネル番号ＢＭＣ８／４との差
に等しい。

この差Ｌ−Ｂは２に等しいもの、すなわちＣＩ（Ｃ４１
０＝　００１０であるとする。

５ＴＡＲＴＦＦＳ　＝　１であることにより、パストラ
ンジスタＰＴ　４４／４０は導通し、Ｌ−Ｂ＝１であり
、−一１であるからｆ−）Ｇの出力は消勢され、それ故
／臂ストランジスタＰＴ３４／３０も導通状態にある。

その結果、ＣＨＣ４１０はインバータＩｚｏ／２４゜ノ
臂ストランゾスタＰＴ３０／３４．インバータＩ　３０
／３４およびパストランジスタＰＴ　４０／４４を経て
Ｆｋ４１０め加算入力Ｘに供給される。

５ＴＡＲＴＦＦＳ　＝　１の間に信号ＷＦＡ　（第１６
図）もまた付勢され、それ故ノクストランジスタＰＴ２
４／２０もまだ導通し、Ｒ８Ｐ８Ｃ４＋　＝　１である
から、５Ｐ８４７８０に蓄積され、その出力ＦＦｏ／４
に出力されたＴＩＮＢチャンネル番号ＣＨ３１はＦＡ４
１０の加算人力Ｘに供給される。

その時加算器ＦＡは、ＴＩＮＢチャンネル番号ＣＨ，？
Ｊと時間が一致しているＬＯＵＴラインチャンネル番号
をその出力Ｓ　４１０に得るために現在のＴＩＮＢチャ
ンネル番号ＣＨ３１＝　１１１１と上記差２＝ＯＯＯ１
０との和、モジュール３２を計算する。このラインチャ
ンネル番号はそれ故ＣＨＩおよび５ｔ１０　＝　０００
０１である。

その後、信号ＷＦＡおよびＲＦＡの両者が付勢される。

その結果後者の値００００１およびその補数は導体ＦＦ
　４１０　、　ＦＦ　４１０および各トランジスタＮＭ
５４１５０およびＮＨ３４／６０を経てＳＦ３へ供給さ
れる。

値００００１はまたＦＦ　４１０を経て新しい動作のた
めにＦＡの加算入力Ｘに供給される。この動作において
、ライン番号０　、　ＣＣ３、ＣＣ２、ＣＣＪ。

ｃｃｏ　、例えばＴＬＯのｏｏｏｏｏは上記値ｏｏｏｏ
ｉから例えばこの結果にこの数の２の補数を加算するこ
とによって減算される。この２の補数はパストランジス
タＰＴ４３７０３の出力に得られる。

何故ならばＣＣｓ１０はＩ　４３／４０によって反転さ
れ、ＶＣＣは直接ＰＴ５４に供給され、ＦＡＯのキャリ
入力は５ＴＡＲＴＦＦＳの終りにおいて、その時５ＴＡ
ＲＴＦＦＳ＝１であるために付勢されるからである。こ
れらのノやストランジスタから、２の補数は和を計算す
る加算器ＦＡの加算人力Ｙに供給される。もしもこの和
が少なくとも１６に等しいならば、ＦＡ４の出力正１ま
たはＭＳＢＩ、は０であり、この場合にＬＯＵＴライン
チャンネル番号は、ＯＣＣＪ　ＣＣ２ＣＣＪ　ＣＣＯで
ある。

反対に、今の場合のようにこの和が００００１に等しい
ために１６よりも小さいならば、ＦＡ４の出力丁７およ
びＭＳＢＬは１であり、この場合にはＬＯＵＴラインチ
ャンネル番号は１ １　ＣＣ３ＣＣ２ＣＣＪ　ＣＯＯ１すなわち１００００
またはＣＨ１６である。

ＣＨ１６ＰＨにより出力された信号ＭＳＢＬＶＡＬＣ４
＋　（’）制御下に、このピッ）　Ｍ８ＢＬはＣＡＭ中
に、さらに詳しく言えばＴＬＯに割当てられ、それに対
する書込み人力ＲＷＯ／１５がＯである行Ｏの第１のセ
ルに書込まれる。この書込み入力はライン番号Ｌ■３１
０またはＣＣ３１０により制御されるナンドダートＮＡ
ＮＤ００により付勢される。したがってＬＯＵＴライン
チャンネル番号Ｃ番号Ｃ上１６トＡＣＴおよびＡＳＳと
共に行Ｏにすでに蓄積されたＴＩＮＢチャンネル番号Ｃ
Ｈ３Ｊに割当てられる。

例えばＴＬＯに対して意図した通話情報がＴＬＯに割当
てられたＴＩＮＢチャンネルＣＨ３１中のＴＣＥＢから
１６ビツトパスＤＦ／Ｉ）Ｏに受信され、ＴＬＯに割当
てられＣＡＭの行Ｏ中に蓄積されたＬＯＵＴチャンネル
ＣＨ１６上のＴＬＯに伝送されなければならない時、次
のことが生じる。

ＯＬＯＵＴラインチャンネル番号Ｃ番号Ｃ上１６０００
である。

６　ＴＩＮＢチャンネル番号ＣＨ３１は１１１１１であ
る。

ＴＳＡＬＬは信号ＥＴＣＥ　オよびＷＤＰを付勢し、そ
れ故ＤＭＥＭ中に書込まれるべき１６ビツトパスＤＦ／
ＤＯ上のデータの一部をエネーブルにする。この信号に
よって、トランジスタＮＯ９／１５９およびＮ０ＩＯ／
１５１０は導通状態になる。上述のＴＩＮＢチャンネル
番号１１１１１がＣＡＭの入力ＣＨＣ４乃至ＣＨＣＯに
供給される時、その各ビットはセルＣｏｅ１０ｘ乃至Ｃ
Ｊ　５６／１５２中に蓄積されたビットと比較され、１
１１１１はＣＡＭの行ＯのセルＣＣｏｅ１０２中に蓄積
されているから、トランジスタＮＯ２乃至ＮＯ６だけが
導通状態になる。さらにアクチビティピットが対応する
ため、トランジスタＮＯＯもまた導通し、これはＶ♂＝
１であるときＮＯＩに対して真実である。このため、Ｃ
４−＝１のときもまたＮＯ８は導通状態になり、その結
果ＤＭＥＭのセルＤＭＯ７１００の行の書込み人力Ｗは
付勢される。この信号により、１６ビツトパス上に蓄積
されたデータの部分はＤＭＥＭに書込まれる。

その後、ＴＳＡＬＬは信号ＥＬＩＮおよびＲＤＰを付勢
し、それ故データがＤＭＥＭから読取られて１６ビツト
パスＤＦ／ｌ）Ｏに書込まれることをエネーブルにする
。これらの信号によって、トランジスタＭ０９７１５９
およびＭＯＩＯ／１５１０は導通状態になる。

ＬＯＵＴラインチャンネル番号１００００がＣＡＭの入
力ＣＩ（Ｃ４乃至ＣＨＣＯに供給されるとき、トランジ
スタＭＯ２乃至ＭＯ５は導通状態にな９、同じことはＡ
ＣＴ　＝　１であるためＭＯＯにおいても行われる。こ
の理由でＣ４−＝１のときＭＯＢもまた導通状態になシ
、その結果、ＤＭＥＭのセルＤＭＯ７１００の行の書込
み人力Ｒは付勢状態になる。この信号により、この行中
のデータは１６ビツトパスＤＦｌＤＯ上に書込まれる。

次に第１７図乃至第２０図を参照に優先回路ＣＬＨＨの
詳細について説明する。この回路ＣＬＨＢは有限状態装
置ＦＳＭを具備し、その各状態は第２０図に示され、そ
の構成の詳細は第１７図に示されている。このＦＳＭは
入力端子ＣＩＢ、ＣＩＢ。

Ｃ２Ｂ　、回、ＣＬＩＢ、ＰＯＢ、面、８８Ｂ、ＳＳＢ
、ＦＲＢ、百ｔＢ　、　ＥＯＰＣＢ　。

５ＯＰＣＢおよびＴＳ２　、３Ｂを有し、それらに同じ
名称の入力信号が供給される。ＦＳＭは出力端子ＺＯ，
Ｚ１およびｚ２を有し、そこに７個の可能な状態、すな
わちＯＯＯまたは０．００１または１．・・・、１１０
またはＦＳＭのＶＩを決定する同じ名称の出力信号が生
じる。

ＦＳＭは第１７図の下方部分に列で、また上方部分に行
でそれぞれ配置されたナンドダートおよびノアゲートの
アレイを具備している。図示された２個のようなナント
ゲートはＶＣＣ＝　５　Ｖと大地電位との間に接続され
、入力信号ＴＳ２　。

３Ｂによシ制御されたＰＭＯ８）ランジスタＰＭ７０゜
ＰＨ１０および上記入力および出力信号の１以上のもの
によって制御される複数のＮＭＯ８）ランジスタＮＭ７
０／７５　、ＮＭ７６／８１の直列接続よりなる。さら
に詳しく言えば、出力信号ＺＯ，Ｚ１．Ｚ２はＮＭＯ８
）ランジスタ対ＮＰＪＩ７２　、ＮＭ＃　：　ＮＭ７１
　、　ＮＭ７７およびＮＨ２Ｏ，ＮＭ１６をインバータ
１９９，１１００，１１０１．パストランジスタＰＴ６
０．ＰＴ６１　、ＰＴ６２およびインバータＩｆｌＯ，
１７１，Ｉ７２を介してそれぞれ制御する。入力信号Ｃ
ＬＩＢはＴＳｃＪ、ＴＳＯによシ制御されるインバータ
１７３およびパストランジスタＰＴ６３および直接また
はインバータＩ７４を介してプレイのナンドダート（図
示せず）を制御する。各ナンドダートの出力はＰＨ７０
、ＰＨ７１とＮＨ７０、ＮＨ７１の接続点で構成され、
インバータＩ７５．Ｉ７６を介して１以上のＮＭＯ８）
ランジスタＮＭＩ？　２７８３　、ＮＨ３４のダート電
極に接続されている。後者の各トランジスタは５個のノ
アｆ−）のアレイの一つのノアダートの部分を形成し、
各ノアダートの構成ＮＭＯ８）ランジスタは２本の行線
ｙｃ１．ｙｌ乃至ｘ５　、１５間に接続されている。さ
らに詳しく説明すると、ＮＨ８２゜ＮＨ８３およびＮＨ
８４はそれぞれｘ４と）”　＋　ｘ５とｙ５およびｘ３
とｙ３との間に接続されている。行線ｙ１１５のそれぞ
れは２個のＮＭＯ８）ランジスタの直列接続を介して大
地電位に接続されている。

これらのトランジスタの第１のものはＴＳ２．３Ｂによ
って制御され、第２のものはインバータＩ７７を介して
リセット信号ＭＡＩＮＲＫＳＥＴＨによって制御される
。さらに説明すれば、ｙ３．ｙ４およびｙ５はそれぞれ
直列に接続されたＮＭＯ８）ランジスタＮＭ８５／８６
　：　ＮＨ３７／８　ＢおよびＮＨ３９／９０を介して
大地電位に接続されている。

行線ｘ１〜５はそれぞれＴＳ２　、３Ｂによって制御さ
れるＰＭＯ８）ランジスタＰＭ７２〜７６を介してｖＣ
Ｃに接続されている。行線ｘ１とｘ２はさらにそれぞれ
インバータ１７Ｂと１７９とを介して出力端子ＥＳＢと
ＭＴＢに接続され、行線ｘＬｘ４＋ｘ５はインバータ１
８０．　ＴＳ１　、１８２およびパストランジスタＰＴ
６３　、　ＰｒＢ６　、　ＰｒＢ６を介して出力端子Ｚ
Ｏ，Ｚｌ。

ｚ２へ接続されている。ノ４ストランジスタＰＴ６Ｂ。

ＰｒＢ６．ＰｒＢ６は入力信号Ｔ８２Ｂおよび而によっ
て制御されている。

第２０図の状態図は、ＦＳＭが上述の入力および出力信
号の制御下に一つの状態から他の状態へどのようにして
変化するかを示したものである。例えばＦＳＭが状態Ｉ
にあるとき、０それは■・ＫＯＰＣＢ　＝　１である限
シこの状態に留る。

０それは８ＳＢ−ＰＯＢ　＝　１のとき、状態■へ発展
する。

これはまた、ＴＳＯＢ、ＴＳ２ＢオよびＴＳ２　、３Ｂ
がＴＳ’Ｂ＋Ｔ８．９Ｂに等しい期間に何が起るかを考
えれば第１７図からも導かれる。

ＴＳ　（７Ｂ　：　このタイムスロット中、ＺＯ，Ｚｌ
　。

ｚ２の値はそれぞれＮＨ７０、７６：　’ＭＭ７１　、
７７　；ＮＨ７２，７Ｂに供給され、ＦＳＭがＺ２＝Ｚ
１＝０およびＺ　１７＝１の状態Ｉにあるため、これら
全てのトランジスタＮＭ７　（＋／７２およヒＮＭ７６
／７Ｂのダート電極は付勢される。

この状態は１チャンネル時間の間、すなわち次のＴＳ（
７まで残る。また入力信号ＣＬＩＢ　ババストランジス
タＰＴ６３を介して対応するナンドｆ−）（図示せず）
に供給される。

ＴＳ２，３Ｂ＝タイムスロツトＴＳ２およびＴＳ３の外
側で、ＶＣＣは上記ナンドダートの出力に供給され、そ
れにより全てのノアゲートが阻止状態にされ、またそれ
ぞれＰＨ７８乃至ＰＨ１２を介して全ての出力Ｅ８Ｂ、
ＭＴＢ、Ｚ　ｏ　。

Ｚｌ、Ｚ２へ供給される。

ＴＳ２．Ｂ　：このタイムスロット中アンドタートトラ
ンジスタＮＭ８５．ＮＨ３７およびＮＨ８９ならびにＩ
？ストランジスタＰＴ６３／６５が導通状態になる。反
対にＰＨ７２７７６は阻止される。

ＦＳＭはｚ２＝ｚ１＝０およびＺｏ＝１である状態■に
あるから、２Ｍ７ｏを含むナンドダートの出力はＰＯＢ
−８ＳＢ　＝　１のとき接地さレル。一方ＰＭ７１を含
むナンドダートの出力は５ＳＢ−ＫＯＰＣＢ＝１のとき
接地される。第１の場合にはトランジスタＮＭ８２／８
３１ｄ、　４通状態にされ、第２の場合にはトランジス
タＮＭ８Ｊが導通状態にされる。その結果、第１の場合
には出力ｚ１およびｚ２が付勢され、一方第２の場合に
は出力２０が付勢される。これは第１の場合には新しい
状態Ｚ２ＺＩＺＯが■または１１０になυ、一方第２の
場合にはＦＳＭはｚ２ｚ１ｚｏ＝ｏｏ１または状態Ｉに
留ることを意味する。これはまた第２０図の状態図に示
されている。

ＴＳ３Ｂ　：このタイムスロット中、ＮＭ８５　、ＮＭ
８７！　。

ＮＭ８９は導通状態のままであり、ＰＭ７２７７５は阻
止状態のままである。

上述の入力信号は第１８図および第１９図を参照にした
以下説明する方法で発生される。

ダート回路ＧＣ６は上述のＦＳＭのものと類似した方法
で動作する複数のナントゲートを備えている。ＧＣ６の
入力は次のようなものである。

ｏｖＣＣおよび０４Ｂ− ＯカウンタＤＭＣによって出力されたＤＭＣＯ、ＤＭＣ
Ｏ。

ＤＭＣＩ、ＤＭＣＩ、０ＭＣ２，０ＭＣ２，０ＭＣ３゜
Ｏ上述のＳＳＢ　、引回、ＦＲＢ。

０命令５ＯＰＳ、ＣＡＮがＴＣＥＢから受信されると付
勢される５ＯＰＳＣＡＮＢ　０ ６Ｚ１．Ｚ２およびＣ４Ｂ十により制御され、出力がイ
ンバータ１８３　、　ＡストランジスタＰＴ６６゜イン
バータＩ８４．ＡストランジスタＰＴ６７およびインバ
ータ■８５を介してＧＣ６の入力■＋■に接続されてい
るナンドダー）　ＮＡＮＤＪによって次のようにして発
生される入力信号■＋■。

Ｃ４Ｂ＋がＯになるとき、デート出力はＺ１＝Ｚ２＝１
すなわちＦＳＭの状態■または■であるならば大地電位
になる。この場合にＧＣ６の入力■＋■はＣ４Ｂ−およ
びＣ４＋により制御されるパストランジスタＰＴ６６、
ＰＴ６７が連続して導通状態になった後、付勢状態にな
る。

これらの入力信号によってＧＣ６は次の出力信号を発生
する。

ＴＳ、？、ＪＲ＝　ＤＭＣ，９・０ＭＣ２・ＤＭＣＩ　
。

ＷＰＮＴＢ　＝　ＴＳＯＢ　−５ＯＰＳＣＡＮＢ　。

ＬＳＴＲＢ　＝　Ｔｓｌｎ　−ＳＳＢ　＋　ＴＳＪＢ（
ＩＩ　＋ＩＩｌ　）　。

ＲＰＮＴＢ　＝　ＴＳＪＢ　−ＳＳＢ・（ＩＶ＋Ｖ）。

ＩＰＮＴＢ　＝　ＴＳ３Ｂ・（ｎ＋ｍ）。

ＲＯＢＢ　＝　ＴＳＪＢ・（Ｉ［＋ｌｌ１）ラッチ回路
ＬＣ（第１４図）はタイムスロットＴ８０中次の信号を
ラッチし、それ故これらの信号は次のタイムスロットＴ
ＳＯまで残る。

５ＯＰＣＢ　＝　５ＯＰＢ　−ＴＳＯＢ　。

ＥＯＰＣＢ　＝　ＥＯＰＢ　−ＴＳＯＢ　。

ＳＳＢ　＝ＳＯＰＳＣＡＮＢ−ＴＳＯＢ。

ＦＲＢ　＝ＣＨＪ７Ｂ−ＴＳＯＢ ここで５ＯＰＢは、・クケットのスタート命令がＴＣＥ
Ｂから受信されたとき付勢される信号である。

ＥＯＰＢは、パケットの終シの信号がＴＣＥＢから受信
されたとき付勢される信号である。

５ＯＰＳＣＡＮＢは、走査スタート信号がＴＣＥＢから
受信されたとき付勢される信号である。

ＣＨ１７Ｂは、ＴＩＮＢのチャンネル１７のＴＳＯＢ中
１である信号である。

信号ＬＳＴＲＢオヨびＷＰＮＴＢは、ＤＰＴＣｏ　１７
）識別値を決定する第１の入力セラ）　５０４１０ｏお
よびペースアドレスすなわち優先度がＴＣＥＡおよび／
まだはＴ（ＪＢへの信号ＭＭＩデータに対して最初に与
えられるＤＰＴＣＯ／３１中の任意のＤＰＴＣの識別値
を決定する第２の入力セットＴｌＢ５１０を有するマル
チプレクサ回路ＭＵＸ　ｓ　（第１８図）の選択された
入力を制御する。マルチプレクサＭＵＸ　５の出力ＣＴ
、Ｂ４１０は、信号ＲＯＢＢおよびＷＯＢＢによって制
御されるラッチ回路の対応するセルの入力へ、および信
号ＷＰＮＴＢ、ＲＰＮＴＢ　オよびＩＰＮＴＢによ−ｐ
て制御されるポインタ回路ＰＮＴＢの対応するセルの入
力へ、および出力ＣＯを有する比較器ＣＯを構成する対
応する排他的ノアフートＥＸＢ４１０の第１の入力へ供
給される。それらのダートの第２の入力はポインタＰＮ
ＴＢのセルの出力に接続されている。

信号ＷＰＮＴＢおよびＲＰＮＴＢは、ＶＣＣと大地電位
間に接続された並列接続されたトランジスタＮＰ／１９
１およびＮＭ９２を制御し、これらトランジスタＮＭ９
１．ＮＭ９２の並列接続はＰＭ７７およびＮＭ９３と直
列に接続され、ＰＭ７７とＮＨ４Ｉ　、　ＮＭ９２との
接続点はＰＭ７　ＢおよびＮＭ９４のダート電極と接続
され、トランジスタＰＭ７ＢおよびＮＭ９４はＶＣＣと
大地電位間に直列に接続され、ＰＭ７７とＮＭ９３はＣ
４Ｂ−によシ制御されている。この場合ＷＰＮＴＢ＋・
ＲＰＮＴＨに等しい出力信号ＷＯＢＢはＰＭ７　ＢとＮ
Ｍ９４との間の接続点である出力端子ＷＯＢＢに生じる
。

信号ＣＯ、ＲＯＢＢおよびＬＳＴＲＢはさらに次のよう
にして（第１９図）同じ名称の端子に信号ＣＩＢおよび
Ｃ２Ｂを発生するために使用される。

ＯＣＯは、インバータ１８６　、　ＲＯＢＢおよびＲＯ
ＢＢによシ制御されるパストランジスタＰＴＧＢおよび
逆並列に接続されメモリ素子を構成しているインバータ
Ｉ８７および１８Ｂを介して端子ＣＩＢに供給される。

ＯＣＯは、インバータＩ８９、ＬＳＴＲＢおよびＬＳＴ
ＲＢにより制御されるノ９ストランジスタＰＴ６９およ
び逆並列に接続されたインバータＩ９０および■９１を
介して端子Ｃ２Ｂに供給される。

上記入力信号ＰＯＢはプリセット入力ＰＲＪおよびＰＲ
，２とインクレメント人力Ｉと有するノ母ケット長カウ
ンタＰＩ、Ｃ（第１９図）の出力に出力される。プリセ
ット入力ＰＲＪはトランジスタＰＭ７！９とＮＭ９５の
接続点に接続され、これらトランジスタＰＭ７９　、Ｎ
Ｍ９５のダート電極はそれぞれナノドダ−）　ＮＡＮＤ
４の出力信号およびＣ４Ｂ＋によって制御される。ＮＡ
ＮＤ４は入力５ＯＰＢおよびＰｌを有し、そこに同じ名
称の信号が供給される。ノリセット入力ＰＲ２はナンド
ダートＮＡＮＤ５．　）ランジスタＰＭ８０およびＮＭ
９６を介してプリセット信号Ｐ１および５ＯＰＢによっ
て同様に制御される。またインクレメント人力■はナン
トゲートＮＡＮＤ６゜トランジスタＰＭ８１およびＮＭ
９７を介して５ＯＰＢおよびＣＨＪ７Ｂにより同様に制
御される。このようにしてカウンタＰＬＣは、もしもＮ
ＡＮＤ　４の出力が消勢されているならば、すなわちＰ
１＝１および８０ＰＢ　＝　１であるならば第１の値に
プリセットされ、もしもＮＡＮＤＩ５の出力が消勢され
ているならば、すなわちＰ１＝０および５ＯＰＢ　＝　
１であるならば第２の値にプリセットされる。カウンタ
ＰＬＣはＮＡＮＤ６の出力が消勢される毎に、すなわち
５ＯＰＢ　＝　ＯおよびＣＨＪ　７Ｂ　＝　１になる都
度インクレメントされる。

入力信号ＣＬＩＢは次のようにして得られる（第１９図
）。全部のＤＰＴＣＯ／３１に共通である導体ＣＬＢは
大地電位とＶＣＣとの間に直列に接続されたトランジス
タＮＭ９Ｂと抵抗ＲＯＢの接続点に接続され、この接続
点はインパータエ９２を介して入力端子ＣＬＩＢに接続
されている。ノアグー）　ＮＯＨの出力は直列のインバ
ータＩ９３およびＩ９４を介してトランジスタＮＭＱ８
のダート電極に接続されている・ＮＯＨの第１の入力は
ナンド／４−　）　ＮＡＮＤ７を介してＦＳＭの出力Ｚ
Ｏ，Ｚ１．Ｚ２によって制御される。ＮＯＨの第２の入
力はインバータＩ９６．Ｉ９７．パストランジスタＰＴ
７０を介してＰＩＦＤＡＣの出力信号ＦＦＥＢにより制
御され、トランジスタＰＴ７０はＮＡＮＤ　７の出力に
よって直接およびインバータＩ９８を介して制御される
。最後にＮＯＲの第３の入力はフリツプフロツプＦＦＩ
のＱ出力によって制御され、そのＦＦＩの入力には入力
信号８０ＰＳＣＡＮＢが供給される。このようにしてＮ
ＯＲの出力は付勢され、したがってトランジスタＮＭ９
１Ｊは次の条件が同時に満足されたとき導通状態になる
。

ＦＦＥＢ＝１、すなわちＰＩＦＯＢが空でないとき、Ｍ
ＭＩデータはＴＣＥＨに送信されたことを意味する。

て＝＝０、すなわち５ＯＰＳＣＡＮＢ信号が受信された
ときである。

Ｚ　ｏ・Ｚ　１・Ｚ　２−１、すなわちＦＳＭが状態■
にあるときである。

ＤＰＴＣＯのトランジスタＮＭ９Ｂが導通のとき、導体
ＣＬＢは接地され、それ故入力端子ＣＬＩＢは全てのＤ
ＰＣＯ／３１において１である。

これらのＤＰＴＣＯ／３１はしたがって、状態■であり
、ＭＭＩデータをＴＣＥＢに送りたいＤＰＴＣがどこか
にあることを通報する。

最後に、ＣＬＨＢはフリツプフロツプＦＦ２およびＦＦ
３を備え、それらはＧＣ４の出力信号ＭＴＢおよび′Ｅ
ＳＢによって制御され、それぞれ出力信号ＭＹＴＵＲＮ
ＢおよびＥＯＰＳＣＡＮＢを出力する。

ＤＰＴＣ（７の優先回路ＣＬＨＢの動作を詳細に説明す
る前に、以下にこの動作を簡単に説明する。パケット長
カウンタはＰＯＢ　＝　１である最終位置にまだ到達し
ていないものとする。

ペースアドレスＢＡの第１の部分子ｌＢ５１０ハ５ＯＰ
ＳＣＡＮＢ命令により全てのＤＰＴＣ（１／、？Ｊと通
信し、ペースアドレスを形成するためにＯによって完了
する。

Ｂ　Ａ　＝　ＴＪＢＪ／　０　、０ このアドレスは各ＤＰＴＣにおいてラッチ回路り中およ
びポインタ回路ＰＮＴＢ中に蓄積される。

各チャンネル時間中、各ＤＰＴＣ＋７／ＪＪにおいては
自己の識別値がペースアドレスＢＡと比較され、その後
もしもＭＭＩ情報がＴ（ＪＢに送信される必要がないな
らばＰＮＴＢの内容は１だけ増加される。

自己の識別値がペースアドレスＢＡに等しいＤＰＴＣに
おいては、優先要求（Ｃ２Ｂ＝１）が許可される。すな
わちＴＯＵＴＢのチャンネル１６中のＭＭＩ情報の伝送
をめる要求が許可される。このようにして優先要求は順
次全ＤＰＴＣに対して許可される。優先要求を有するＤ
ＰＴＣにおいては、ＦＳＭは状態■にされ、一方他のＤ
ＰＴＣのＦＳＭは状態■にされる。もしも優先要求を有
するＤＰＴＣにおいて要求信号ＦＦＥＢ　＝　１である
ならば、許可された優先信号ＣＬＩＢ＝１であり、それ
によｆｉ　ＦＳＭは状態■にされる。優先要求を有する
ＤＰＴＣにおいては、ＦＳＭは状態■にステップし、プ
ロセッサＣＨ１６ＰＲと通信するために、ＭＭＩ情報が
伝送されなければならないリセット信号ＭＹＴＵＲＮＢ
によって次のフレーム（ＦＲＢ　＝　１　）を待つ。他
のＤＰＴＣにおいては、ＦＳＭは状態■になり、そＱ後
便先度を有するＤＰＴＣのＦＳＭと共に状態■に戻る。

状態■および■においてＰＮＴＢはもはやインクレメン
トしない。これはまた■および■を除いた他の全ての状
態に対する場合である。これは優先度がＤＰＴＣに対し
て許可された後、後者がＭＭＩ情報の伝送をめたとき、
再びＰＮ’ｒＢをステップし、新しい優先度を許可され
るために次の７レームまで待つことを意味している。

優先度の許可が無期限に連続してはならないため、各Ｃ
ＬＨＢにおいては全てのＤＰＴＣがＭＭＩ情報の最後の
伝送から少なくとも優先度を有するか否かがチェックさ
れ、全てのＤＰＴＣにおいてそのような情報を送らなけ
ればならないＤＰＴＣがない場合にはＦＳＭはゼロ状態
にされる。このようなことは全て、ＤＰＴＣが優先度を
有し、ＭＭＩ情報を送信したい（状態■）とき、ＰＮＴ
Ｂが１だけインクレメントされた後、ラッチ回路りの内
容をＰＮＴＨのこれらのものに等しくすることによって
生じる。これらの内容は各チャンネル時間中ＰＮＴＨの
それらと比較され、比較が成功した時、信号ＣＩＢ　＝
　１が各ＤＰＴＣにおいて発生され、ＦＳＭをゼロ状態
にする。

以下ＣＬＨＢの動作に・ついて詳細に説明する。

ここで、ＤＰＴＣＯにおいてＰＩＦＯＢはＦＦ’ＥＢ　
＝　１で示されるように空ではなく、他の全てのＤＰＴ
ｏ　１〜３ノはＦＦＥＢ　＝　Ｏであるとする。

種々のチャンネルの連続する時間中ＴＩＮＨにおいて次
のことが生じるとする。

１）チャンネル１に のチャンネル１６中で／’Ｐケットスタート命令はＴＣ
ＥＢから受信され、ＤＣＥＢにおいてデコードされ、そ
の結果、その出力５ＯＰＢは付勢される。

２）チャンネル１２ このチャンネルのタイムスロット中、次のことが生じる
。

■姐 Ｏノ９ケ、ト長カウンタＰＬＣはＰ１＝１かＰ１＝１か
によって前述の第１または第２の値にグリセットされる
。

ｏ　ＦＲＢ　＝　ＣＨ１７Ｂ−ＴＳＯＢ　＝　１゜した
がって信号ＣＨＪ　７Ｂは次のＴＳＯＢまでラッチされ
るが、今はＦＲＢは影響ない。

ｏＳＯＰＣＢ　＝　５ＯＰＢ−ＴＳ１７　＝　１亜赳 ＦＳＭは状態０から状態■にされる。何故ならば５ＯＰ
ＣＢ　＝　１であるからである。

３）チャンネル１６ ＴＩＮＢの次のチャンネル１６中、入力命令５ＯＰＳＣ
ＡＮＢはＤＥＣＢにおいて受信され、デコードされる。

その結果、ＤＥＣＢの出力８０ＰＳＣＡＮＢは付勢され
、この命令に含まれている前述のペースアドレスＢＡの
部分を決定するビットＴｌＢ５１０はマルチブレフサＭ
ＵＸ５　（第１８図）の同じ名称の入力に供給される。

４）チャンネル１７ このチャンネルのタイムスロット中、次のことが生じる
。

還り少 ６　ＰＬＣは１だけインクレメントされる。

ｏ　ＳＳＢ　＝　５ＯＰＳＣＡＮＢ−ＴＳＯＢ　＝　１
０　ＦＲＢ　＝　ＣＨ１７Ｂ−ＴＳＯＢ　＝　１それ故
伯号ＳＳＢおよびＦＲＢは次のＴＳ　ＯＢの発生まで存
在する。

０ＷＰＮＴＢ　＝　５ＯＰＳＣＡＮＢ−ＴＳ（７Ｂ　＝
　１０ＷＯＢＢ　＝　ＷＰＮＴＢ　＋　ＲＰＮＴＢ　＝
　１ＷＯＢＢ　、！：　ＷＰＮＴＢとによッテ、マルチ
ブレフサＭＵＸ５に供給された完全なペースアドレスＢ
Ａ＝ＴＩＲ３１０，０はラッチ回路とポインタＰＮＴＢ
の両者中に書込まれる。

ユ坦 ＳＳＢ　＝　１であるから、１，５ＴＲＢ　＝　ＴＳＪ
Ｂ−８ＳＢ　＋ＴＳ５Ｂ・（ｎ＋ｍ）＝ｔである。この
信号によりソＤＰＴＣＯの識別値Ｓ　０４１００はＭＵ
Ｘ５の出力ＣＬＢ４／（７に供給され、そこから比較器
ＣＯの一方の入力に供給される。この識別値はポインタ
ＰＮＴＢ中に蓄積され、ＣＯの他方の入力に供給される
ペースアドレスＢＡに等しいとする。これはＤＰＴＣｏ
がＴＩＮＢチャンネル１６においてＴＣＥＢにＭＭＩ情
報を送信することができる優先度を有していることを意
味している。この場合には出力ＣＯが１勢され、出力信
号Ｃ２Ｂ　＝　１がインバータＩ９ｏ、Ｉｇ７　（第１
９図）の出力Ｃ２Ｂに発生される。

胆赳 Ｃ２Ｂ　＝　１およびｓｓｎ　＝　ｉであることにょシ
、ＰＬＣカウンタがまだその終端位置に到達していない
ものとすると、而＝１であり、ＦＳＭは状態■にされる
。ＦＦＥＢ　＝　１であるから、トランジスタＮＭ９８
は導通状態になり、そのため大地電位が共通線ＣＬＨに
供給される。その結果全てのＤＰＴＣＯ／３１において
人力ＣＬＩＢ　＝　１であシ、それ故これらは優先度を
有し、ＭＭＩデータをＴＩＮＢチャンネル１６中をＴＣ
ＥＨに送信したいＤＰＴＣが存在することを知る。

旦丑 ＦＳＭは状態■にあるため、ＩＰＮＴＢ＝ＴＳＪＢ−（
Ｉｌ＋ｌｌ１）＝１である。この信号によってＰＮＴＢ
の内容は１だけインクレメントされ、それ故アドレスＢ
Ａ−１−１が今度はそこに蓄積される。

胆組 ＦＳＭは状態■にあるため、Ｒｏｎｎ＝Ｔｓ４Ｂ−（Ｉ
［＋ｎ１）＝１である。この信号によってＬ中に蓄積さ
れたペースアドレスＢＡはポインタＰＮＴＢ中に蓄積さ
れたアドレスＢＡ＋ｌと比較される。その結果、比較器
の出力ＣＯはＯとなり、これは出力Ｃ２Ｂについても同
じである。また出力ＣＪＢは０に留る。

！並 ＦＳＭは状態■にあるため、ＬＳＴＲＢ＝ＴＳＩＢ−８
ＳＢ＋　ＴＳ５Ｂ・（ＩＩ＋Ｉ［１）＝１である。この
信号によってＤＰＴＣＯの識別値はＰＮＴＢ中に蓄積さ
れたアドレスＢＡ＋１と比較される。このＤＰＴＣの識
別値はＢＡに等しいから、比較器の出力ＣＯは０である
。

５）チャンネル１８ このチャンネルのＴＳＲＢ中に、ＦｓＭは、研＝１およ
びＣＬＩＢ　＝　１であるために状態■にされ、ＦＲＢ
　＝　１である限り、すなわち次のチャンネル１７まで
この状態に留る。

これらのチャンネルのＴＳＪＢ中は次のとおりである。

ＦＳＭは状態■にあるから、ＲＰＮＴＢ＝ＴＳＪＢ・箱
１Ｂ（ＩＶ＋Ｖ）＝１゜ ＷＯＢＢ　＝　ＲＰＮＴＢ　＋　ＷＰＮＴＢ　＝　１そ
の結果、デインタＰＮＴＢ中に蓄積されたアドレスＢＡ
＋１は毎回ＰＮＴＢから読取られてＬ中に書込まれ、そ
れ故後者はその時ＢＡ＋１を蓄積する。

７）チャンネル１７ ＴＳｏＢ　：　ＳＳＢ　＝　１およびＦＲＢ　＝　１Ｔ
ＳＩＢ　：　ＦＳＭは状態■にあるから、ＲＰＮＴＢ　
＝Ｔｓ１ｎ−ｓｓＢ（ＩＶ＋Ｖ　）　＝　１ＷＯＢＢ　
＝　ＲＰＮＴＢ　＋　ＷＰＮＴＢ　＝　１再びＢＡ＋１
はＰＮＴＢ中に書込まれる。

ＴＳ２Ｂ　：　ＦＲＢ　＝　１であるから、ＦＳＭは状
態■にされ、前＝１としたのでオン状態であり、出力信
号ＭＴＢ　＝　１が発生される。その結果７リツゾフロ
ツゾＦＦ２がトリガーされてそのＱ出力が付勢された状
態にされる。

ＴＢ３Ｂ　：　ＦＳＭは状態■にあるから、ＩＰＮＴＢ
　＝Ｔｓ３ｎ（ｎ＋Ｉｎ）＝１である。したがって、ポ
インタＰＮＴＢは１だけインクレメントされ、それ故そ
の内容はＢＡ＋２に等しくなる。

ｒｓ４ｎ　：　ＲＯＢＢ　＝　ＴＳ４−（ＩＩ＋ｌＩ）
この信号によって、Ｌ中に蓄積されたアドレスＢＡ＋１
はＰＮＴＢ中に蓄積されたアドレスＢＡ＋２と比較され
、これらのアドレスが異なるため、比較器の出力ＣＯは
０であり、同じことはＣｆＨについても言える。

Ｔ８５Ｂ　：　ＦＳＭは状態■にあるから、ＬＳＴＲＢ
　＝Ｔ８ＪＢ−８ＳＲ＋　Ｔ８５Ｂ・（Ｉｌ＋１Ｉｌ）
＝１である。

その結果ＤＰＴＣＯの識別値はＢＡ＋２と比較され、こ
れらのアドレスは異なるため出力信号Ｃ２Ｂ　＝　Ｏで
ある。

８）チャンネル１８ ＴＳ、？Ｂ　：全ての他のＤＰＴＣＪ〜３１においてＦ
ＦＥＢ　＝　０としたからＣＬＩＢ＝０であるため、Ｆ
ＳＭは状態Ｈのままであり、それ故ＣＪＢ　＝　Ｃ２Ｂ
＝１であるためＣＬＩＢ　＝　１である。

ＴＳ、９Ｂ　：　ＩＰＮＴＢ　＝Ｔ８３・（■±■）＝
１であり、それ故、ＰＮＴＢ中にその時蓄積されたアド
レスはＢＡ＋３に等しくなるように１だけインクレメン
トされる。

ＴＳＪＢ　：　ＦＳＭは状態■にあるから、ＲＯＢＢ　
＝７８４Ｂ・（ｎ十ｍ）＝ｉであり、ＣＩＢは０に留る
。

７８５Ｂ　：　ＦＳＭは状態■にあるからＬＳＴＲＢ＝
ＴＳＪＢ−８ＳＲ＋　７８５Ｂ・（Ｉｌ＋ｌｌ１）＝１
でおる。それ故ＤＰＴＣＯの識別値はＢＡ＋３と比較さ
れ、それ故Ｃ２Ｂ　＝　０である。

９）チャンネル１９，２０．・・・チャンネル１５これ
らのチャンネルのタイムスロット中、次のことが生じる
。

ＴＳ２Ｂ　：　ＦＳＭは状態■のままである。

ＴＳ、９Ｂ　：　ＩＰＮＴＢ　＝　ＴＳ３・（Ｉ［＋Ｉ
ＩＩ）＝　１であり、それ故ＰＮＴＢにその時蓄積され
たアドレスはＢＡ＋３２＝ＢＡまでＢＡ＋４　、　ＢＡ
＋５　、・・・等々に等しくされる。

ＴＳＪＢ　：　ＲＯＢＢ　＝　ＴＳ４・（ＩＩ＋Ｉ［１
）＝１であり、その結果ＣＪＢ　＝　Ｏである。

ＴＳ５Ｂ　：　ＬＳＴＲＢ＝ＴＳＪＢ−８ＳＢ＋ＴＳｌ
（ＩＩ＋Ｉ　）＝　１それ故ＤＰＴＣＯの識別値はＢＡ
＋４°、　ＢＡ＋５　、・・・ＢＡと比較され、それ故
Ｃ２Ｂ　＝　Ｏ・・・、　Ｃ２Ｂ　＝１である。

１０）チャンネル１６ ＴＳ２Ｂ：　Ｃ２Ｂ　＝　ＣＩＢ　＝　ＣＬＩＢ　＝　
ｌであるから、ＦＳＭは状態■にされる。

ＴＳ、９Ｂ：　ＩＰＮＴＢ　＝　ＴＳ、？（Ｉｌ＋Ｉｎ
）　＝　１であυ、それによりＰＮＴＢ中に蓄積された
アドレスはＢＡ＋１に等しくなるように１だけインクレ
メントされる。

ＴＳＪＢ：　ＲＯＢＢ　＝　ＴＳＪＢ（ＩＩ＋ｌ１１）
　＝　１であり、その結果りおよびＰＮＴＢの内容が比
較される。両者はＢＡ＋１に等しいために出力ＣＩＢ　
＝　１である。

ＴＳ５Ｂ：ＬＳＴＲＢ　＝　ＴＳＩＢ−８ＳＢ＋ＴＳ５
Ｂ・（ＩＩ＋Ｉ［［）＝１であり、その結果Ｃ２Ｂ　＝
　０でおる。

１１）チャンネル１７ Ｔ８２Ｂ：　ＦＳＭは状態■から状態０にされる。何故
ならばＣＪＢ　＝匠ＩＢ＝１であυ、信号ＥＯＰＳＣＡ
ＮＢまたはＥＳＢが発生されてＣＨ７６ＰＲｉｃ　ＤＰ
ＴＣＪが送信すべき東■情報を有しないことを通報する
からである。

他のＤＰＴＣ、例えばＤＰＴ（Ｊの上記検討したチャン
ネル期間中の動作について以下説明する。

１）チャンネル１６：ＤＰＴＣＯと同じ動作、２）チャ
ンネルＪ　７　：　ＤＰＴＣＩ７と同じ動作、３）チャ
ンネル１６　：　ＤＰＴＣ（７と同じ動作、４）チャン
ネル１７： ＴＳＪＢ：　ＤＰＴ（Ｊの識別値はＢＡと比較される。

その結果Ｃ２Ｂ　＝　０である。

ＴＳ、？Ｂ：　ＦＳＭは状態■にされる。

ＴＳ、９Ｂ：　ＢＡ＋１がＰＮＴＢに蓄積される。

ＴＳＪＢ：今やＣ２Ｂ　＝　１であり、それはＤＰＴＣ
Ｉが優先度を有することを示す。

５）チャンネル１８： ＴＳ２Ｂ：　ＦＳＭは状態■にされる。何故ならば、δ
Ｂ＝ＣＬＩＢ＝１であり、ＤＰＴＣＯが大地電位をＣＬ
Ｂに与えることによりＣＬＩＢは１であるからである。

６）チャンネル１９，２０．・・・０，０，００，１６
ＰＮＴＢ中に蓄積されたアドレスＢＡ＋１は毎回Ｌ中に
書込まれ、それ故りとＰＮＴＢの両者はＢＡ＋１を蓄積
する。

７）チャンネル１７ ＴＳＯＢ：　ＳＳＢ　＝　１およびＦＲＢ　＝　１であ
る。

ＴＳＪＢ：　ＢＡ＋１がＰＮＴＢに書込まれる。

ＴＳ、？Ｂ：　Ｃ，？Ｂ　＝　ＣＩＢ　＝　ＣＬＩＢ　
＝　１であるから、ＦＳＭは状態■にされる。

Ｔ８．９Ｂ：　ＰＮＴＢは１だけインク−レメントされ
、それ故それはＢＡ＋２を蓄積する。

ＴＳＪＢ：　ＣＪＢ　＝　０ Ｔ８５Ｂ：　Ｃ２Ｂ　＝　０ ８）チャンネル１８ ＴＳ、？Ｂ：　ＣＪＢ　＝　ＣＬＩＢ　＝　１であるか
ら、ＦＳＭは状態■にされる。ＣＬＩＢ　＝　１である
。何故ならばＤＰＴＣＯ〜３１の何れも送信されるべき
ＭＭＩデータを有しないＯ ＴＳ、９Ｂ：　ＢＡ＋３がＰＮＴＢ中に蓄積される。

ＴＳＪＢ：　ＣＪＢ　＝　０ ＴＳＪＢ：　Ｃ２Ｂ　＝　０ Ｔ１３２Ｂ：　Ｃ２Ｂ　＝　ＣＩＢ　＝　ＣＬＩＢ　＝
　１であるから、ＦＳＭは状態■に留る。

Ｔ８３Ｂ二ＰＮＴＢの内容はＢＡ＋４　、　ＢＡ＋５　
、等々、ＢＡ＋１に等しくされる。

ＴＳＪＢ：　Ｌの内容ＢＡ＋１とＰＮＴＢのＢＡ＋４．
・・・ＢＡ＋１が比較され、それ故ＣＩＢ＝Ｏ，・・・
ＣＩＢ　＝１である。

ＴＳＪＢ：　Ｃ２Ｂ　＝　１である。何故ならばＤＰＴ
Ｃ１の識別値はＢＡ＋１に等しいからである。

１０）チャンネル１６ ＴＳ’Ｂ：　ＣＩＢ　＝　ＣＬＩＢ　＝１であるから、
ＦＳＭは状態０にされる。

パケット長カウンタＰＬＣは各ＣＨ１７Ｂ信号の発生に
おいてステップし、このカウンタがその最大値に達した
とき、その出力ＰＯＢは付勢されることに注意すべきで
ある。この場合に・はＦＳＭは次の条件においてチャン
ネルのタイムスロットＴＳ２中状態■にされる。

Ｏ状態■および■に対して：　Ｃ７Ｂ−ＣＬＩＢ−ＰＯ
Ｂ＝１のと負、すなわち全てのＤＰＴＣが走査される（
ＣＩＢ＝１）ときおよび依然としてＭＭＩデータを送る
ことを望んでいる（ＣＬＩＢ＝１）少なくとも一つのＤ
ＰＴＣが存在するとき。状態■に対してＭＹＴＵＲＮＢ
信号はＣＨ１６ＰＲに供給される。

０状態■およびＶに対して、ＦＲＢ−ＰＯＢ　＝　１７
７）　トき、すなわちＦＲＢ　＝　１であるとき、状態
■に対してＭＹＴＵＲＮＢ信号はＣＨＩ　６ＰＲに供給
される。

最後にＦＳＭは、信号ＦＲＢが付勢されたとき、状態■
からアイドル状態にされ、その場合には信号ＥＯＰＳＣ
ＡＮＢ　０短縮されたＥＳＢが発生される。

この信号はまたＦＳＭが状態■または■から状態０にな
ったときにも発生される。

状態図と関連して、その状態■においてはＣ２Ｂ　＝　
０であシ、それ故ＦＳＭを状態■にするためにこの条件
はチェックされてはならないことに注意すべきである。

以上、本発明の原理を特定の装置に関連して説明したが
、この説明は単なる例示に過ぎないものであって、特許
請求の範囲に記載された発明の技術的範囲を限定するも
のではないことを明確に理解すべきである。

【図面の簡単な説明】

第１図は本発明の通信交換システムの１実施例の概略図
、第２図は第１図のシステムで使用されるタイミング信
号のタイミング図、第３図、第４図、第５図は第１図の
制御回路の部分のブロック図、第６図は第３図乃至第５
図の関係を示す図、第７図はこの制御回路で使用される
タイミング信号を示す波形図、第８図は制御回路の動作
を説明するだめのフローチャート、第９図および第１０
図は第５図の回路の０ＬＤＣＩＮＰＩＳＯ。 ＣｌＮ５ＩＰＯ，ＳＢＡおよびＤＭＣＬの一部の詳細図
、第１１図は第９図および第１０図の回路で使用される
タイミング信号、第１２図は第４図の回路のＣＡＭおよ
びＤＭＥＭの詳細図、第１３図および第１４図は第１２
図のセルＣ１５６およびＣ１５０の詳細図、第１５図は
第４図のチャンネル割当て回路ＦＳ８の詳細図、第１６
図はこの回路に使用されるタイミング信号、第１７図、
第１８図および第１９図は第３図の優先回路ＣＬＨＨの
詳細図、第２０図は第１７図の回路ＦＳＭの状態図であ
る＠ＳＮ・・・交換回路網、ＤＰＴＣ・・・制御回路、
ＴＣＦ・・・トランスコーダ兼フィルタ回路、ＤＳＰ・
・・デジタル信号プロセッサ、５ＬＩＣ・・・加入者ラ
インインターフェイス、ＴＣＥＡ・・・ターミナル制御
装置、ＣＬ）ＩＡ／Ｂ・・・優先回路、ＣＨ１６ＰＲ・
・・チプンネル１６プロセツサ、ＴＳＡＬＬ・・・タイ
ムスロット割当て回路、ＣＡＭ・・・制御メモリ、ＤＭ
ＥＭ・・・データメモリ、ＦＦＳ・・・チャンネル割当
回路、ＭＵＸ１〜４・・・マルチプレクサ、ＤＰＴＣ８
ＥＬ・・・ＤＰＴＣ選択回路、ＤＲＡＭ・・・ダイナミ
ックランダムアクセスメモリ、ＳＢＡ・・・走査バイト
アナライザ。 出願人代理人　弁理士　鈴　江　武　彦ＭＳ８ＬＶＡＬ
Ｃ４゜ ＦＩＧ、　１３　膿 第１頁の続き ＠発明者　フランソワーズ会カン　ベルギー国、ビート
リーヌ・ガブリエ　ルドーストラートル・パン番シメイ
ズ ■発明者　ダニエル・クレイ・ア　アメリカ合衆国。 ツブ　−、ペッパー・ツ ＠発　明　者　アラン・ジェームス・　アメリカ合衆国
。 ローレンス　オード、フイフス ＠発明者　ジョン・マイケル・コ　アメリカ合衆国。 ットン　−ルド・カウンテ ロード（番地無し 一１０４０プルツセルズ、コニングスフエ３ コネチカット州　０６６８８．サウスベリリー・ヒル・
レーン　１５ コネチカット州　０６４９２．ストラットフ・アベニュ
ー　５０ コネチカット州　０６８５５．フエアーフィイー、イー
・ノーウェーク、サスクア・）

Claims (1)

1. 【特許請求の範囲】 （１）それ自身交換回路網と結合されているプロセッサ
   制御インターフェイス回路と時分害１ｊ多重リンクを通
   して結合されている共通の制御回路を備えた複数のター
   ミナル回路を具備し、前記制御回路は前記ターミナル回
   路を制御し、Ｗｉ制御データを前記ターミナル凹陥と前
   記インターフェイス回路との間で交換するように構成さ
   れている通信交換システムにおいて、 前記共通の制御回路は、前記ターミナル回路から収集し
   た制御データを処理する如く構成された第１の手段と、
   このようにして処理されたデータを前記時分割多重リン
   ク上を前記インターフェイス回路に伝送する第２の手段
   を具備していることを特徴とする通信交換システム。 （２）　前記制御データは前記ターミナル回路の状態に
   関するものであることを特徴とする特許請求の範囲第１
   項記載のシステム。 （３）　前記第２の手段（ＣＨ２６ＰＲ）は前記時分割
   多重リンク（ＴＯＵＴＢ　）上のあらかじめ定められた
   タイムチ゛ヤンネル中で前記処理されたデータを伝送す
   る如く構成されていることを特徴とする特許請求の範囲
   第１項記載のシステム。 （４）　前記第２の手段（ＣＨ２６ＰＲ）は前記ターミ
   ナル回路に関する前記制御データを前記時分割多重リン
   ク（ＴＯＵＴＢ　）上を予め定められたインターバルで
   連続して前記インターフェイス回路（ＴＣＵＡ／Ｂ　）
   に伝送する如く構成されていることを特徴とする特許請
   求の範囲第２項または第３項記載のシステム。 （５）　前記第１の手駿（ＥＸＯＲ）は前記ターミナル
   回路の状態に関するデータをこれらの状態の変化を検出
   することによって処理する如く構成され、前記第２の手
   段（ＣＨ２６ＰＲ）は状態の変化が検出されたときのみ
   前記インターフェイス回路（Ｔ（ＪＡ／Ｂ　）に各状態
   を通報する如く構成されていることを特徴とする特許請
   求の範囲第２項記載のシステム。 （６）　前記第１の手段は、前記各ターミナル回路のた
   めにそのターミナル回路の複数の特性の予め設定された
   状態を含む第１のデータワードを蓄積する第１のレジス
   タ（０ＬＤＣＩＮＰＩＳＯ）と、前記各ターミナル回路
   のためにそのターミナル回路の前記特性の以前の状態を
   含む第２のデータワード全蓄積する第２のレジスタ（Ｃ
   ＩＮＳＩＰＯ）と、前記第１および第２のデータワード
   の対応する状態を比較して前記ターミナル回路の前記特
   性の変化した状態を検出する手段（■ＯＲ）と、各特性
   に対し℃この特性の現在の状態ならびに前記ターミナル
   回路の識別値を含むミスマツチワードを第３のレジスタ
   （ＬＣＣ）　中に蓄積する手段と、前記現在の状態が以
   前のものと異なる時のみ第４のレジスタ（ＰＩＦＯＡ／
   Ｂ　）中に前記ミスマツチワードを蓄積する手段とを具
   備し、前記第２の手段（ＣＨ１６ＰＲ）は前記インター
   フェイス回路に前記第４のレジスタ（ＰＩＦＯＡ／Ｂ　
   ）の内容を伝送する如く構成されていることを特徴とす
   る特許請求の範囲第５項記載のシステム。 （７）　前記制御回路は少なくとも２個のプロセッサ制
   御されたインターフェイス回路（ＴＣＥＡ／Ｂ）に結合
   され、前記インターフェイス回路のそれぞれのものに協
   同する少なくとも２個の前記第４のレジスタ（ＰＩＦＯ
   Ａ／Ｂ　）を備え、前記第１の手段は前記ターミナル回
   路が前記インターフェイス回路またはその一つに割当て
   られていないことによって前記第４のレジスタの両方ま
   た（家一方中に前記ミスマツチワードを蓄積する如く構
   成されていることを特徴とする特許請求の範囲第６項記
   載のシステム。 （８）　前記ターミナル回路は状態ビット（ＡＣＴ。 Ａｓｓ　）によって前記ターミナル回路の両方または一
   方に割当てられないか割当てられるかされることを特徴
   とする特許請求の範囲第７項記載のシステム。 （９）一方では時分割多重の第１の入力および出力リン
   クおよびプロセッサ制御されたインターフェイス回路を
   介して交換回路網と結合され、他方では時分割多重の第
   ２の入力および出力リンクを介してターミナル回路の個
   々の部分と結合されている共通の制御回路金偏えた複数
   のターミナル回路を具備し、前記第１および第２の入力
   および出力リンクはそれぞれ複数の第１および第２の入
   力および出力タイムチャンネルを有し℃いる通信交換シ
   ステムにおいて、前記共通の制御回路においては複数の
   第２の出力タイムチャンネルが前記ターミナル回路のそ
   れぞれに対して恒久的に割当てられ、前記共通の制御回
   路はさらに成るターミナル回路に前に割当てられた第１
   の入力タイムチャンネルに対して、時間的にみて前記第
   １の入力タイムチャンネルに最も近接して後続する前記
   ターミナル回路に恒久的に割当てられた前記複数の第２
   の出力タイムチャンネルを割当てるチャンネル割当て手
   段を具備していることを特徴とする通信交換システム。 ００　前記第２の出力タイムチャンネルはｍ個高二＊昧
   手７−壬おソ未ルのｎ偏の遣μナスグループ（０〜１５
   ．１６〜３））に分割され、名グループ（θ〜１５．１
   ６〜３１）のｐ個の連続するチャンネルは異なるターミ
   ナル回路に同じ順序で割当てられていることに特徴とす
   る特許請求の範囲第９項記載のシステム。 Ｑυ　前記共通の制御回路（ＤＰＴＣ（７）は前記ター
   ミナル回路に第２の時間チャンネル（ＬＩＮＩ）　）を
   割当て、それは前記第１の出力タイムチャンネル（ＬＯ
   ＵＴＯ）ならびに前記複数のターミナル回路に等しいタ
   イムチャンネル数に実質上等しい前記第１の入力タイム
   チャンネル（ＴＩＮＢ　）からの時間遅延である第１の
   出力タイムチャンネル（ＴＯＵＴＢ　）と時間的に一致
   していることを特徴とする特許請求の範囲第９項記載の
   システム。 （２）　前記チャンネル割当手段（ＣＨＡＣ、ＦＳＳ　
   ）は、前記ターミナル回路（ＴＬＯ）に前に割当てられ
   た前記第１の入力タイムチャンネル（ＣＨ３１）と実質
   上一致した時間の第２の出力タイムチャンネル（ＣＨＪ
   　）を決定するための第１の手段と、この一致した第２
   の出力タイムチ、Ｙンネル（ＣＨＩ　）に最も近接して
   後続する前記第２の出力タイムチャンネル（ＣＩＯ，Ｃ
   Ｈ１６）の一つを決定する第２の手段とを具備している
   ことを特徴とする特許請求の範囲第９項記載のシステム
   。 ぐ→　前記共通の制御回路は、前記第１の入力タイムチ
   ャンネル（ＴＩＮＢ　）の数および前記第２の出力タイ
   ムチャンネル（ＬＯＵＴＯ）の数をそれぞれカウントす
   る第１のカウンタ（ＡＭＣ，ＢＭＣ）および第２のカウ
   ンタ（ＤＭＣ）を具備し、前記第１の手段は前記第１お
   よび第２のカウンタによシ指示されたチャンネル番号間
   の差（Ｌ−Ｂ）を計算するための第３の手段（Ｃ）ＩＡ
   Ｃ）および前記一致した第２の出力タイムチャンネル（
   ＣＨｚ）を得るために前記ターミナル回路（ＴＬＩＩ）
   　）に前に割当てられた前記第１の入力タイムチャンネ
   ルの数と前記差（Ｌ−Ｂ）の代数和を計算する第４の手
   段（ＦＳＳ　）とを具備していることを特徴とする特許
   請求の範囲第１２項記載のシステム。 αゆ　前記第２の手段は、前記一致した第２の出力タイ
   ムチャンネルに最も近接して後続するものを前記ターミ
   ナル回路に割当てられたｐ個の第２の出力タイムチャン
   ネル中から第２の出力タイムチャンネルとして選択する
   如く構成されていることを特徴とする特許請求の範囲第
   １Ｏ項または第１２項記載のシステム。 Ｑ→　ｍ（１６）個のターミナル回路のそれぞれが前記
   ターミナル回路のものとそれぞれ追加の最大桁ビット０
   および１だけ異なつ℃いる識別値を有する２個（ｐ＝２
   　）の第２の出力タイムチャンネルに割当てられ、前記
   第２の手段が前記一致した第２の出力タイムチャンネル
   と前記ターミナル回路の識別値の差を計算して差がそれ
   ぞれｍより大きいか小さいかによって最大桁ビットがＯ
   または１であるこのターミナル回路に割当てられた第２
   の出力タイムチャンネル番号を選択する如く構成されて
   いることを特徴とする特許請求の範囲第１４項記載のシ
   ステム。 ０時　前記時間遅延が１８チャンネル時間に等しいこと
   を特徴とする特許請求の範囲第１１項または第１５項記
   載のシステム。 Ｑ力　前記共通の制御回路（ＤＰＴＣ＋７　）は割当て
   られた第１の入力および第２の出力タイムチャンネルの
   識別値および前記タイムチャンネル中を伝送されたデー
   タをそれぞれ蓄積する第１および第２のメモリ手段（Ｃ
   ＡＭおよび０Ｍ１１２Ｍ　）を具備していることを特徴
   とする特許請求の範囲第９項記載のシステム。 （へ）前記第１および第２のメモリ手段（ＣＡＭおよび
   ＤＭＥＭ　）はそれぞれ前記複数のターミナル回路（Ｔ
   ＬＯ）の異なったものに協同する多数の行の蓄積セルを
   備え、それらのそれぞれは前記ターミナル回路（ＴＬ□
   　）のものとそれぞれ追加の最大桁ピクト０または１だ
   け異なっている識別値を有する２個の第２の出力タイム
   チャンネル（ＣＨ（７、ＣＨＩ１５　）に割当てられ、
   第１および第２のメモリ手段はまた前記ターミナル回路
   （ＴＬＯ）と協同する前記第１のメモリ手段（ＣＡＭ）
   の行中に前記第１の入力タイムチャンネル（ＣＨ３１）
   の識別値および前記第２の出力タイムチャンネル（ＣＨ
   Ｏ、ＣＨＩ６　）の追加の最大桁ビット（ＭＳＢＬ　）
   を蓄積する手段と、前記第１および第２のメモリ手段と
   協同し、前記第１の入力タイムチャンネル（ＣＨＪＪ　
   ）識別値または前記第１のメモリ手段（ＣＡＭ　）の行
   に蓄積された前記第２の出力タイムチャンネル（ＣＨＯ
   、ＣＨＩ６　）の識別値に応答して前記第２のメモリ手
   段（ＤＭＥＭ）の対応する行の読取シ書込み入力を付勢
   する手段を具備していることを特徴とする特許請求の範
   囲第１７項記載のシステム。 （へ）前記第１のメモリ手段（ＣＡＭ　）の各セルはこ
   のセルに蓄積されたビットを第１の入力チャンネル（Ｃ
   Ｈ３１）の識別値の対応するビットまたは第２の出力チ
   ャンネル（ＣＨＯ、ＣＨＩ６　）の識別値の最上桁ビッ
   トと比較し、これら比較された両ビットが等しい時に伺
   勢された信号を出力する比較回路と協同していることを
   特徴とする特許請求の範囲第１８項記載のシステム。 翰　前記第１のメモリ手段（ＣＡＭ　）の前記各行は前
   記最上桁ピッ）　（ＭＳＢＬ　）を蓄積するものを除く
   前記セルと協同する比較回路によって制御される入力を
   有する第１のダート回路（Ｎｏｏｌｏｅ　）と協同し、
   その第１のダート回路の出力は前記第２のメモリ手段（
   ＤＭＥＭ　）の対応する行の読取シ／蚤込み入力（ＴＯ
   、ＵＯ）を制御していることを特徴とする特許請求の範
   囲第１９項記載のシステム。 儲り　前記第１のメモリ手段（ＣＡＭ　）の前記各行は
   第２のケ゛−ト回路（Ｍｏｚ１０７）と協同し、その第
   ２のダート回路は前記第２の出力チャンネルの識別値（
   ＣＨＣ４１０）の最上桁ビット（ＣＦＩＣ４）を除くビ
   ット（ＣＨＯ／３　）によっておよび前記最上１行ビッ
   トを蓄積するセルと協同する比較回路によって制御され
   る入力と、前記第２のメモリ手段（ＤＭＥＭ　）の対応
   する行の読取シ／書込み入力（ＴＯ，Ｕ（＋）を制御す
   る出力とを有していることを特徴とする特許請求の範囲
   第１９項記載のシステム。 に）　前記セル（Ｃ１５６）はフリップフロップ（ｐｙ
   ｉｘｏ　、　ＰＭＪＪ　、　ＮＭＪ□　、　ＮＭＪＪ　
   ）によって構成され、前記比較回路は２個のノやストラ
   ンジスタ（ＰＴＪＯ、ＰＴｌ））を具備し、それらパス
   トランジスタは前記フリップフロップの出力（Ｑ　、　
   Ｑ）によって反対に制御され、前記パストランジスタ（
   ＰＴ’ＪＯ１ｐ’ｒＪＪ　）は前記識別値の１ビツト（
   ＣｕＯ２）およびその補数（ＣｕＯ２）によって制御さ
   れるデータ入力端子および前記比較回路の出力（０１５
   ６）を構成する共通接続された出力端子を有しているこ
   とを特徴とする特許請求の範ｌ１１１Ｔ１９項記載のシ
   ステム。 に）前記共通の制御回路（ＤＰＴＣＯ）は前記時分割多
   重の第１の入力リンク（ＴＩＮＡ／Ｂ　）および出力リ
   ンク（ＴＯＵＴＡ／Ｂ　）を介して前記＆Ｐのインター
   フェイス回路のそれぞれと結合され、前記インターフェ
   イス回路は前記交換回路網（ＳＮ％Ｖ　）に結合されて
   いることを特徴とする特許請求の範囲第９項記載のシス
   テム。 （ハ）　ユーザー回路に対して予め定められた順序で共
   通の装置にアクセスする優先順位を許可する如く構成さ
   れている複数のニーデー回路用の優先装置において、 前記ユーザー回路のそれぞれのものと協同し、複数のタ
   イムチャンネルを有する時分割多重リンクによって相互
   に結合された複数の優先回路を具備し、 前記各優先回路は前記タイムチャンネルのそれぞれの期
   間中に関係するユーザー回路に優先使用を許可し、前記
   １タイムチヤンネル中に前記リンク上に優先許可信号を
   供給することによってこの事実を他の優先回路に通報す
   る如く構成され、 前記優先許可信号は浸先権を有する前記ユーザー回路に
   よってアクセスされるまで他のユーザー回路が前記共通
   の装置にアクセスすることを阻止することを特徴とする
   優先装置。 に）　前記各ユーザー回路（ＤＰＴＣＯ）は前記共通の
   装置（ＣＨ１６ＰＲ、ＴＯＵＴＢ　）にアクセスを要求
   するために協同する優先回路（ＣＬＨＢ　）に要求信号
   （１篩＝１）を出力する手段（ＦＺＦＯＢＣ）を具備し
   、前記各優先回路は関係するユーザー回路が前記共通の
   装置にアクセスすることを要求するために他のユーザー
   回路に対して要求された優先順位を有することを示す優
   先要求イら号（Ｃ）Ｂ−１）を前記各１タイムチヤンネ
   ル中に出力する手段（ＮＡＮＤ７　）および前記要求信
   号（ＦＦＥＢ＝１）および前記優先要求信号（Ｃ２Ｂ＝
   １）に応答して前記優先許可信号（ＣＬＩＢ　）を出力
   する手段（ＮＭ９ｓ　）　を具備していること全特徴と
   する特許請求の範囲第２４項記載の優先装置。 に）　ＭＪ記各優先回路（ＣＬＨＢ　）は前記優先許可
   信号（ＣＬＩＢ　）が出力された後、関係するユーザー
   回路（ＤＰＴＣＯ）にアクセス信号（ＭＴＢ）を出力す
   る手段（ＦＦ２　）　ｔ−具備していることを特徴とす
   る特許請求の範囲第２５項記載の優先装置。 に）　前記各優先回路（ＣＬＵＢ　）は、前記優先要求
   信号（０２Ｂ　＝　１　）によシ第１の状態（１）から
   第２の状態（１）へ、前記優先許可信号（ＣＩ、ＩＢ　
   ）によシ第２の状態（Ｉｌｌ）から第３の状態（Ｖ）へ
   変化され、その後第３の状態（Ｖ）から第４の状態（ｎ
   ）へ変化され、それによって前記アクセス（ＭＴＢ　）
   が発生する有限状態装ｆｊｆ　（ＦＳＭ　）を具備して
   いることを特徴とする特許請求の範囲第２６項記載の優
   先装置。 （ホ）　前記各優先回路において、前記有限状態装置（
   ＦＳＭ　）は優先要求信号（Ｃ２Ｂ　＝　ｌ）　ｋ出力
   せず、この装置は前記第１の状態（１）から前記第４の
   状態（ｎ）ヘステッゾされ、それから第５の状ｔＡ　（
   ｆＶ）へ、そしてその後前記第４の状態（［Ｉ）へ戻る
   と同時に有限状態装置が前記優先要求信号（Ｃ，？Ｂ＝
   １）を出方し、前記優先許可信号（ＣＬＩＢ　）および
   前記アクセス信号（ＭＴＢ　）は前記第１の状態（１）
   から第２の状態（ＩＩＩ）へ、それから前記第３の状態
   （Ｖ）へステップされ、その後前記第４の状態（［ｌ）
   −＼ステップされること（ハ）　前記各優先回＃Ｎ！（
   ＣＬＨＢ　）はポインタ（ＰＮＴＢ　）と、優先動作の
   開始時に前記ポインタ中に予め定められた値を蓄積する
   手段と、前記有限状態装置（ＦＳＭ　）が前記第２また
   は第３の状Ｍ（Ｉ［ｌ　、　ｎ　）にあるとき各タイム
   チャンネル中において前記ポインタの値をインクレメン
   トに）　前記各優先回路は、各タイムチャンネル中に関
   係するニーデー回路の識別値を前記ポインタ（ＰＮＴＢ
   　）の値とインクレメントを行う前に比較し、この比較
   が成功であるとき前記優先要求信号（Ｃ）Ｂ、−１）を
   出力する手段を具備していることを特徴とする特許請求
   の範囲第２９項記載の優先装置。 ０ρ　前記各優先回路は、レジスタ回路（Ｌ）中に前記
   予め定められた値を蓄積する手段と、ｔＩＪ記ホインｌ
   ’　（ＰＮＴＢ　）の値をそれがインクレメントされた
   後、前記有限状態装置（ＦＳＭ　）が前記第３または第
   ５の状態（Ｖ、ｔＶ）にあるときに前記レジスタ回路（
   Ｌ）中に蓄積する手段と、各タイムチャンネル中に前記
   ポインタ（ＰＮＴＢ）中および前記レジスタ回路（Ｌ）
   中に蓄積された値を比較し、この比較が成功であるとき
   にリセット信号（ＣＪＢ＝１）を出力する手段を具備し
   、前記リセット信号は前記有限状態装置（ＦＳＭ　）を
   アイドル状態（（１１）にステップし、それによって関
   係するユーザー回路に通報するための終了信号（ＥＳＢ
   　）　’ｆｉ：出力することを特徴とする特許請求の範
   囲第２９項記載の優先装置６擾　前記有限状態装置（Ｆ
   ＳＭ　）は、前記予め定められた値が前記ポインタ（Ｐ
   ＮＴＢ　）中および前記レジスタ回路（Ｌ）中に蓄積さ
   れる時に前記アイドル状態から前記第１の状態（１）に
   変更されることを特徴とする特許請求の範囲第３１項記
   載の優先装置。 ０］　前記共通の装置は、それ自身は通信交換回路網（
   ＳＮＷ　）に結合されているインターフェイス回路（Ｔ
   ＣＥＡ７Ｂ　）によって前記ユーザー回路を構成してい
   る複数の制御回路と結合された第２の時分割多重リンク
   （ＴＯＵＴＢ　）によって構成され、前記制御回路はそ
   れぞれ複数の通信ターミナル回路に共通のものであるこ
   とを特徴とする特許請求の範囲第２４項記載の優先装置
   。 −Ｊ７Ｉ　Ｍｔ　判フ　竺　リ　／７）６４　ｆｉ　中
   １１　Ｊ　腎シ　ｌｌ　１．　Ａ　／　ｌｎ八へＴＰｎ
   ｆｌ　）は前記第１の時分割多重リンク（ＣＬＢ　）の
   タイムチャンネルと時間が一致している複数のタイムチ
   ャンネルを有していることを特徴とする特許請求の範囲
   第３３項記載の優先装置。