JPH0381297B2 - - Google Patents
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- JPH0381297B2 JPH0381297B2 JP62032504A JP3250487A JPH0381297B2 JP H0381297 B2 JPH0381297 B2 JP H0381297B2 JP 62032504 A JP62032504 A JP 62032504A JP 3250487 A JP3250487 A JP 3250487A JP H0381297 B2 JPH0381297 B2 JP H0381297B2
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
〔発明の目的〕
（産業上の利用分野）
この発明は半導体装置の製造方法に関し、特
に、半導体基体の表面に形成された溝の側面に不
純物を導入する方法に係る。
に、半導体基体の表面に形成された溝の側面に不
純物を導入する方法に係る。
（従来の技術）
近年、ダイナミツクランダムアクセスメモリ等
の半導体記憶装置においては、キヤパシタとして
いわゆる溝キヤパシタを用いることにより、高集
積化に対処するようになつている。溝キヤパシタ
を使うダイナミツクランダムアクセスメモリの構
造を第４図に示す。図において、１１は例えばＰ
型のシリコン基板で、１２はこの基板１１上に形
成された溝キヤパシタ、１３は同じくMOSトラ
ンジスタである。
の半導体記憶装置においては、キヤパシタとして
いわゆる溝キヤパシタを用いることにより、高集
積化に対処するようになつている。溝キヤパシタ
を使うダイナミツクランダムアクセスメモリの構
造を第４図に示す。図において、１１は例えばＰ
型のシリコン基板で、１２はこの基板１１上に形
成された溝キヤパシタ、１３は同じくMOSトラ
ンジスタである。
ところで、上記溝キヤパシタ１２の溝表面に
は、フラツトバンド電圧（VFB）を小さくするた
めに、Ｎ型の不純物領域１２１が形成されてい
る。この不純物領域１２１の従来の形成方法を第
５図に示す。まず、第５図ａに示すように、Ｐ型
のシリコン基板２１上において、溝を形成する部
分に、第１の熱酸化膜２２を約1000Å程度成長さ
せる。この後、この熱酸化膜２２上に窒化硅素
（Si3N4）膜２３を約1500Å程度堆積する。その
後、窒素硅素膜２３上にフオトレジスト膜を塗布
し、写真蝕刻法により、溝パターン２４を形成す
る。
は、フラツトバンド電圧（VFB）を小さくするた
めに、Ｎ型の不純物領域１２１が形成されてい
る。この不純物領域１２１の従来の形成方法を第
５図に示す。まず、第５図ａに示すように、Ｐ型
のシリコン基板２１上において、溝を形成する部
分に、第１の熱酸化膜２２を約1000Å程度成長さ
せる。この後、この熱酸化膜２２上に窒化硅素
（Si3N4）膜２３を約1500Å程度堆積する。その
後、窒素硅素膜２３上にフオトレジスト膜を塗布
し、写真蝕刻法により、溝パターン２４を形成す
る。
次に、第５図ｂに示すように、溝パターン２４
をマスクとしてRIE法により窒化硅素膜２３、熱
酸化膜２２、シリコン基板２１を順次エツチング
し、溝２５を形成する。
をマスクとしてRIE法により窒化硅素膜２３、熱
酸化膜２２、シリコン基板２１を順次エツチング
し、溝２５を形成する。
次に、第５図ｃに示すように、溝２５の表面に
第２の熱酸化膜２６を100Å程度成長させる。こ
の後、溝２５の側面Ａ及びＢに順次イオン注入す
る。これにより、側面Ａ及びＢにはＮ型の不純物
領域２７が形成される。
第２の熱酸化膜２６を100Å程度成長させる。こ
の後、溝２５の側面Ａ及びＢに順次イオン注入す
る。これにより、側面Ａ及びＢにはＮ型の不純物
領域２７が形成される。
次に、第５図ｄに示すように、窒素硅素膜２
３、第１、第２の熱酸化膜２２，２６をエツチン
グした後、溝２５の表面に100Å程度のゲート酸
化膜２８を形成する。次に、溝２５以外の平面領
域に、写真蝕刻法でフオトレジスト膜による開き
パターン（図示せず）を形成し、 75As+をイオ
ン注入する。次に、多結晶シリコンを堆積し、ゲ
ート電極２９を形成する。
３、第１、第２の熱酸化膜２２，２６をエツチン
グした後、溝２５の表面に100Å程度のゲート酸
化膜２８を形成する。次に、溝２５以外の平面領
域に、写真蝕刻法でフオトレジスト膜による開き
パターン（図示せず）を形成し、 75As+をイオ
ン注入する。次に、多結晶シリコンを堆積し、ゲ
ート電極２９を形成する。
以上、従来の不純物領域の製造方法を説明した
が、この方法では、次のような問題があつた。以
下、これを説明する。今、溝２５の深さを約3μ
ｍ、その開口面の大きさを約1.0μｍ×1.0μｍとす
ると、溝２５の側面Ａに対する 75As+イオンの
注入角度を83°ぐらいに設定する必要がある。す
ると、溝２５の底面Ｃには、 75As+イオンが約7°
で注入される。その結果、底面Ｃには側面２５１
の約10倍の濃度不純物領域３０（第５図ｃ，ｄ参
照）が形成される。例えば、 75As+イオンの注
入条件を400KeV、１×1015cm-2とすると、側面
Ａには１×1019cm-3の濃度Ｎ型の不純物領域２７
が形成され、底面Ｃには、この約10倍の１×1020
cm-3の濃度をもつＮ型の不純物領域３０が形成さ
れる。しかも、この関係は、側面Ｂと底面Ｃとの
間でもいえるので、結局、底面Ｃには、側面Ａあ
るいはＢの不純物領域２７の約20倍の濃度をもつ
不純物領域３０が形成される。
が、この方法では、次のような問題があつた。以
下、これを説明する。今、溝２５の深さを約3μ
ｍ、その開口面の大きさを約1.0μｍ×1.0μｍとす
ると、溝２５の側面Ａに対する 75As+イオンの
注入角度を83°ぐらいに設定する必要がある。す
ると、溝２５の底面Ｃには、 75As+イオンが約7°
で注入される。その結果、底面Ｃには側面２５１
の約10倍の濃度不純物領域３０（第５図ｃ，ｄ参
照）が形成される。例えば、 75As+イオンの注
入条件を400KeV、１×1015cm-2とすると、側面
Ａには１×1019cm-3の濃度Ｎ型の不純物領域２７
が形成され、底面Ｃには、この約10倍の１×1020
cm-3の濃度をもつＮ型の不純物領域３０が形成さ
れる。しかも、この関係は、側面Ｂと底面Ｃとの
間でもいえるので、結局、底面Ｃには、側面Ａあ
るいはＢの不純物領域２７の約20倍の濃度をもつ
不純物領域３０が形成される。
しかし、このように溝２５の底面Ｃ側の不純物
濃度が高くなると、この底面Ｃ側では、ゲート酸
化膜２８を形成する場合、増速酸化が起き、膜圧
が厚くなる。その結果、セル容量が減少し、回路
の動作マージンが減少する。また、底面Ｃ側の不
純物濃度が高くなることにより、この底面Ｃ側の
ゲート酸化膜２８は、膜圧は厚いものの破壊電界
が低くなり、信頼性が低下する。
濃度が高くなると、この底面Ｃ側では、ゲート酸
化膜２８を形成する場合、増速酸化が起き、膜圧
が厚くなる。その結果、セル容量が減少し、回路
の動作マージンが減少する。また、底面Ｃ側の不
純物濃度が高くなることにより、この底面Ｃ側の
ゲート酸化膜２８は、膜圧は厚いものの破壊電界
が低くなり、信頼性が低下する。
（発明が解決しようとする問題点）
以上述べたように溝キヤパシタの溝側面に不純
物を注入する場合、従来の方法では、溝底面にも
不純物が注入されてしまい、しかもその濃度が高
いので回路の動作マージンが減少したり破壊電界
が低くなる等の問題があつた。
物を注入する場合、従来の方法では、溝底面にも
不純物が注入されてしまい、しかもその濃度が高
いので回路の動作マージンが減少したり破壊電界
が低くなる等の問題があつた。
そこでこの発明は、溝側面への不純物の導入に
伴なう溝底面への不純物の導入を防ぎ、回路の動
作マージンの減少や破壊電界の低下を防止するこ
とが可能な半導体装置の製造方法を提供すること
を目的とする。
伴なう溝底面への不純物の導入を防ぎ、回路の動
作マージンの減少や破壊電界の低下を防止するこ
とが可能な半導体装置の製造方法を提供すること
を目的とする。
（問題点を解決するための手段）
上記目的を達成するためにこの発明は、半導体
基体に形成された溝の表面に第１の被膜を形成す
る工程、この第１の被膜の溝底面側の部分に第２
の被膜を形成する工程、溝側面に不純物をイオン
注入する工程とを設けるようにしたものである。
基体に形成された溝の表面に第１の被膜を形成す
る工程、この第１の被膜の溝底面側の部分に第２
の被膜を形成する工程、溝側面に不純物をイオン
注入する工程とを設けるようにしたものである。
（作用）
上記方法によれば、溝側面への不純物のインン
注入時、溝底面に形成された第２の被膜がマスク
となつて、溝底面へのイオンの注入を防ぐことが
できる。
注入時、溝底面に形成された第２の被膜がマスク
となつて、溝底面へのイオンの注入を防ぐことが
できる。
（実施例）
以下、図面を参照してこの発明の実施例を詳細
に説明する。
に説明する。
第１図ａ〜ｅは、一実施例の製造方法における
工程を順次示すもので、溝キヤパシタの溝表面に
不純物を導入する場合を代表として示している。
工程を順次示すもので、溝キヤパシタの溝表面に
不純物を導入する場合を代表として示している。
まず、第１図ａに示す様に、通常のLOCOS法
でシリコン基板１０１上に素子分離領域１０２を
形成する。次に、素子領域のシリコン基板上に、
第１の熱酸化膜１０３を1000Å程度形成する。次
に、この熱酸化膜１０３上に窒素硅素（SiN4）
膜１０４を1500Å程度形成する。次に、写真蝕刻
法でフオトレジスト膜による溝パターン１０５を
形成する。
でシリコン基板１０１上に素子分離領域１０２を
形成する。次に、素子領域のシリコン基板上に、
第１の熱酸化膜１０３を1000Å程度形成する。次
に、この熱酸化膜１０３上に窒素硅素（SiN4）
膜１０４を1500Å程度形成する。次に、写真蝕刻
法でフオトレジスト膜による溝パターン１０５を
形成する。
その後、第１図ｂに示す様に、フオトレジスト
膜をマスクとして窒化硅素膜１０４、熱酸化膜１
０３、シリコン基板１０１を連続してエツチング
し、シリコン基板１０１に溝を形成する。次に、
フオトレジスト膜を除去してから、溝表面に例え
ば二酸化硅素による第２の熱酸化膜１０６を100
Å成長させる。次に、全面に例えば多結晶シリコ
ンによる膜１０７を6000Å程度堆積する。ここ
で、溝の大きさを例えば1μｍ×1μｍとし、シリ
コン基板１０１での深さを4μｍとすると、溝は、
多結晶シリコン膜によつて完全に埋められる。
膜をマスクとして窒化硅素膜１０４、熱酸化膜１
０３、シリコン基板１０１を連続してエツチング
し、シリコン基板１０１に溝を形成する。次に、
フオトレジスト膜を除去してから、溝表面に例え
ば二酸化硅素による第２の熱酸化膜１０６を100
Å成長させる。次に、全面に例えば多結晶シリコ
ンによる膜１０７を6000Å程度堆積する。ここ
で、溝の大きさを例えば1μｍ×1μｍとし、シリ
コン基板１０１での深さを4μｍとすると、溝は、
多結晶シリコン膜によつて完全に埋められる。
その後、第１図ｃに示すように、RIE法により
平面上の多結晶シリコン膜１０７及び溝の中に堆
積されている多結晶シリコン膜１０７をエツチン
グする。このエツチングにより、溝底面Ｃに約
2000Åの多結晶シリコン膜１０８を残置させる。
その後、溝の一方の側面のシリコン基板１０１表
面に、第４図ｃと同様に、 75As+を注入角度83°
でかつ400KeV、１×1015cm-2の条件でイオン注
入する。その結果、溝側面Ａに約１×1019cm-3の
濃度をもつＮ型の不純物領域１０９が形成され
る。同時に、溝底面Ｃに残置させた多結晶シリコ
ン膜１０８上にも、 75As+がイオン注入される。
この場合、溝底面Ｃの多結晶シリコン膜１０８上
においては、イオン注入角度が7°であるため、溝
側面Ａの約８倍の密度の 75As+が注入される。
溝側面Ａへのイオン注入が完了すると、引き続
き、対向する溝側面Ｂへのイオン注入がなされ
る。
平面上の多結晶シリコン膜１０７及び溝の中に堆
積されている多結晶シリコン膜１０７をエツチン
グする。このエツチングにより、溝底面Ｃに約
2000Åの多結晶シリコン膜１０８を残置させる。
その後、溝の一方の側面のシリコン基板１０１表
面に、第４図ｃと同様に、 75As+を注入角度83°
でかつ400KeV、１×1015cm-2の条件でイオン注
入する。その結果、溝側面Ａに約１×1019cm-3の
濃度をもつＮ型の不純物領域１０９が形成され
る。同時に、溝底面Ｃに残置させた多結晶シリコ
ン膜１０８上にも、 75As+がイオン注入される。
この場合、溝底面Ｃの多結晶シリコン膜１０８上
においては、イオン注入角度が7°であるため、溝
側面Ａの約８倍の密度の 75As+が注入される。
溝側面Ａへのイオン注入が完了すると、引き続
き、対向する溝側面Ｂへのイオン注入がなされ
る。
次に、第１図ｄに示すように、多結晶シリコン
膜１０８を、例えばCDE法を用いて選択的にエ
ツチングし、除去する。その後、窒化硅素膜１０
４をエツチングする。
膜１０８を、例えばCDE法を用いて選択的にエ
ツチングし、除去する。その後、窒化硅素膜１０
４をエツチングする。
次に、第１図ｅに示すように、第１、第２の熱
酸化膜１０３，１０７をエツチングする。そし
て、全面に第１のゲート酸化膜１１０を100Å成
長させる。その後、写真蝕刻法により、 75As+
イオンを注入する領域を設定するためのレジスト
開口パターン１１１を形成する。この後、フオト
レジスト膜をマスクとして、全面に 75As+イオ
ンを400KeV、１×1015cm-2で注入する。この結
果、溝底面Ｃ及び溝外平面にも溝側面Ａ、Ｂと同
じ濃度のＮ型の不純物領域１１２が形成される。
その後、フオトレジスト膜を除去し、第１のゲー
ト電極１１３を形成する。次に、第１のゲート酸
化膜１１０を選択的にエツチングした後、第２の
ゲート酸化膜１１４を800℃程度のH2O雰囲気中
で形成する。この時、第１のゲート電極１１３上
に1200Å、シリコン基板１１１上に200Åの酸化
膜１１４を成長させる。次に、第２のゲート電極
１１５を形成する。その後、この第２のゲート電
極１１５をマスクにしてシリコン基板１０１に
75As+イオンを５×1015cm-2、60KeVで注入し、
ソース・ドレイン用拡散層１１６を形成する。そ
の後、CVD法によりシリコン酸化膜１１７を堆
積し、ビツト線用コンタクト穴１１８を形成す
る。次に、アルミニウム配線１１９を形成した
後、ビツト線を形成する。
酸化膜１０３，１０７をエツチングする。そし
て、全面に第１のゲート酸化膜１１０を100Å成
長させる。その後、写真蝕刻法により、 75As+
イオンを注入する領域を設定するためのレジスト
開口パターン１１１を形成する。この後、フオト
レジスト膜をマスクとして、全面に 75As+イオ
ンを400KeV、１×1015cm-2で注入する。この結
果、溝底面Ｃ及び溝外平面にも溝側面Ａ、Ｂと同
じ濃度のＮ型の不純物領域１１２が形成される。
その後、フオトレジスト膜を除去し、第１のゲー
ト電極１１３を形成する。次に、第１のゲート酸
化膜１１０を選択的にエツチングした後、第２の
ゲート酸化膜１１４を800℃程度のH2O雰囲気中
で形成する。この時、第１のゲート電極１１３上
に1200Å、シリコン基板１１１上に200Åの酸化
膜１１４を成長させる。次に、第２のゲート電極
１１５を形成する。その後、この第２のゲート電
極１１５をマスクにしてシリコン基板１０１に
75As+イオンを５×1015cm-2、60KeVで注入し、
ソース・ドレイン用拡散層１１６を形成する。そ
の後、CVD法によりシリコン酸化膜１１７を堆
積し、ビツト線用コンタクト穴１１８を形成す
る。次に、アルミニウム配線１１９を形成した
後、ビツト線を形成する。
以上により、ダイナミツクランダムアクセスメ
モリの形成が終了する。
モリの形成が終了する。
以上詳述したこの実施例によれば、溝側面Ａ、
Ｂに 75As+イオンを注入するとき、溝底面Ｃの
多結晶シリコン膜１０８がマスクとなつて、この
溝底面Ｃへのイオン注入を防ぐことができる。こ
れにより、溝底面Ｃ側のイオン濃度が高くなるこ
とに起因する回路の動作マージンの減少や破壊電
圧の低下を防ぐことができる。
Ｂに 75As+イオンを注入するとき、溝底面Ｃの
多結晶シリコン膜１０８がマスクとなつて、この
溝底面Ｃへのイオン注入を防ぐことができる。こ
れにより、溝底面Ｃ側のイオン濃度が高くなるこ
とに起因する回路の動作マージンの減少や破壊電
圧の低下を防ぐことができる。
次に、この発明の他の実施例を第２図ａ〜ｅを
参照しながら詳細に説明する。なお、以下の説明
では、素子分離用溝の側面への不純物の導入を例
にこの発明の説明する。
参照しながら詳細に説明する。なお、以下の説明
では、素子分離用溝の側面への不純物の導入を例
にこの発明の説明する。
まず、第２図ａの示すように、シリコン基板２
０１上に第１の熱酸化膜２０２を1000Å程度形成
する。次に、写真蝕刻法により、フオトレジスト
膜によるイオン注入パターン２０３を形成する。
そして、フオトレジスト膜をマスクとしてAs+イ
オンの注入を行ない、第１のＮ型の不純物領域２
０４を形成する。
０１上に第１の熱酸化膜２０２を1000Å程度形成
する。次に、写真蝕刻法により、フオトレジスト
膜によるイオン注入パターン２０３を形成する。
そして、フオトレジスト膜をマスクとしてAs+イ
オンの注入を行ない、第１のＮ型の不純物領域２
０４を形成する。
次に、第２図ｂに示すように、レジストを除去
後、全面に窒化硅素膜２０５を1500Å堆積する。
その後、写真蝕刻法により素子分離領域となると
ころに、フオトレジスト膜による1μｍ幅程度の
溝パターンを形成する。次に、窒化硅素膜２０
５、熱酸化膜２０２、シリコン基板２０１を順次
エツチングし、溝２０６を形成する。この場合、
シリコン基板２０１における溝２０６の深さは
4μｍ程度とする。次に、溝２０６の表面に例え
ば二酸化硅素膜による第２の熱酸化膜２０７を約
100Å成長させる。次に、溝２０６の底に 11B+
を40KeVで１×1013cm-2程度とし、Ｐ型の不純物
領域２０８を形成する。
後、全面に窒化硅素膜２０５を1500Å堆積する。
その後、写真蝕刻法により素子分離領域となると
ころに、フオトレジスト膜による1μｍ幅程度の
溝パターンを形成する。次に、窒化硅素膜２０
５、熱酸化膜２０２、シリコン基板２０１を順次
エツチングし、溝２０６を形成する。この場合、
シリコン基板２０１における溝２０６の深さは
4μｍ程度とする。次に、溝２０６の表面に例え
ば二酸化硅素膜による第２の熱酸化膜２０７を約
100Å成長させる。次に、溝２０６の底に 11B+
を40KeVで１×1013cm-2程度とし、Ｐ型の不純物
領域２０８を形成する。
その後、第２図ｃに示す様に、全面に第１の多
結晶シリコン膜２０９を6000Å堆積した後、RIE
法などにより溝キヤパシタの場合と同じく溝底面
Ｃに第１の多結晶シリコン膜２１０を2000Å程度
残置させる（第２図ｄ参照）。次に、溝２０６の
側面Ａ、Ｂに約83°の注入角度をもつて 75As+を
400KeV、１×1015cm-2でイオン注入する。
結晶シリコン膜２０９を6000Å堆積した後、RIE
法などにより溝キヤパシタの場合と同じく溝底面
Ｃに第１の多結晶シリコン膜２１０を2000Å程度
残置させる（第２図ｄ参照）。次に、溝２０６の
側面Ａ、Ｂに約83°の注入角度をもつて 75As+を
400KeV、１×1015cm-2でイオン注入する。
次に、第２図ｅに示すように、溝底面Ｃに残つ
た第１の多結晶シリコン膜２１０により除去す
る。その後、シリコン窒化膜２０５、第１及び第
２の熱酸化膜２０２，２０７をエツチングした
後、第１のゲート酸化膜２１１を形成する。次
に、第１のゲート電極２１２を形成する。この場
合、溝底面Ｃには、充分に高濃度のＰ型の不純物
領域２０８が形成されているため、セル間を電気
的に充分に分離することができる。その後、第１
のゲート酸化膜２１１をエツチングし、第２のゲ
ート酸化膜２１３を形成する。次に、第２ゲート
電極２１４を形成した後、溝キヤパシタと同様
に、ソース・ドレイン用拡散層２１５を形成す
る。次に、CVD法によりシリコン酸化膜２１６
を形成する。そして、これにコンタクト穴２１７
を形成した後、アルミニウム配線２１８を形成す
る。これにより、ダイナミツクランダムアクセス
メモリの形成が終了する。
た第１の多結晶シリコン膜２１０により除去す
る。その後、シリコン窒化膜２０５、第１及び第
２の熱酸化膜２０２，２０７をエツチングした
後、第１のゲート酸化膜２１１を形成する。次
に、第１のゲート電極２１２を形成する。この場
合、溝底面Ｃには、充分に高濃度のＰ型の不純物
領域２０８が形成されているため、セル間を電気
的に充分に分離することができる。その後、第１
のゲート酸化膜２１１をエツチングし、第２のゲ
ート酸化膜２１３を形成する。次に、第２ゲート
電極２１４を形成した後、溝キヤパシタと同様
に、ソース・ドレイン用拡散層２１５を形成す
る。次に、CVD法によりシリコン酸化膜２１６
を形成する。そして、これにコンタクト穴２１７
を形成した後、アルミニウム配線２１８を形成す
る。これにより、ダイナミツクランダムアクセス
メモリの形成が終了する。
以上述べたようにこの実施例は、溝底面Ｃに不
純物領域２０８を形成してから多結晶シリコン膜
２１０を形成し、溝側面Ａ、Ｂに 75As+をイオ
ン注入するようにしたものであるが、このように
しても、溝側面Ａ、Ｂへのイオン注入時は、溝底
面Ｃへのイオン注入を防ぐことができるので、先
の実施例と同様の効果を得ることができる。
純物領域２０８を形成してから多結晶シリコン膜
２１０を形成し、溝側面Ａ、Ｂに 75As+をイオ
ン注入するようにしたものであるが、このように
しても、溝側面Ａ、Ｂへのイオン注入時は、溝底
面Ｃへのイオン注入を防ぐことができるので、先
の実施例と同様の効果を得ることができる。
以上の説明では、溝底面に残置した多結晶シリ
コン膜を最終的に除去する場合を説明したが、第
３図に示すように残してもよい。先の第２図の方
法では、多結晶シリコン膜２１０を残しても溝底
面Ｃに既に不純物領域２０８が形成されているの
で問題はない。また、第１図の方法であつても、
対象が溝キヤパシタである場合は、溝底面Ｃに特
に不純物領域１１２を必要とするものでもないの
で、多結晶シリコン膜１０８を残してもいつこう
にさしつかえない。
コン膜を最終的に除去する場合を説明したが、第
３図に示すように残してもよい。先の第２図の方
法では、多結晶シリコン膜２１０を残しても溝底
面Ｃに既に不純物領域２０８が形成されているの
で問題はない。また、第１図の方法であつても、
対象が溝キヤパシタである場合は、溝底面Ｃに特
に不純物領域１１２を必要とするものでもないの
で、多結晶シリコン膜１０８を残してもいつこう
にさしつかえない。
なお、第３図では、多結晶シリコン膜２１０上
に酸化膜２１９を形成する場合を示すが、これは
なくてもよいことは勿論である。
に酸化膜２１９を形成する場合を示すが、これは
なくてもよいことは勿論である。
上記のように溝底面Ｃに多結晶シリコン膜１０
８，２１０を残す場合は、溝側面に不純物をイオ
ン注入する際、多結晶シリコン膜１０８，２１０
をマスクとして第２の熱酸化膜１０６，２０７を
エツチングにより除去してから注入する方が、イ
オン注入の加速電圧を下げるという意味から効果
が大きい。
８，２１０を残す場合は、溝側面に不純物をイオ
ン注入する際、多結晶シリコン膜１０８，２１０
をマスクとして第２の熱酸化膜１０６，２０７を
エツチングにより除去してから注入する方が、イ
オン注入の加速電圧を下げるという意味から効果
が大きい。
また、多結晶シリコン膜１０８，２１０を残す
場合には、側面Ａ、Ｂへの 75As+のイオン注入
を終了してから残置した多結晶シリコン膜１０
８，２１０を酸化しきつてもよい。これは第３図
の多結晶シリコン膜２１０が熱酸化された酸化膜
になつた場合に相当する。
場合には、側面Ａ、Ｂへの 75As+のイオン注入
を終了してから残置した多結晶シリコン膜１０
８，２１０を酸化しきつてもよい。これは第３図
の多結晶シリコン膜２１０が熱酸化された酸化膜
になつた場合に相当する。
以上述べたようにこの発明によれば、溝側面へ
の不純物導入時の溝底面への不純物導入による回
路の動作マージンの減少や破壊電圧の低下の防ぐ
ことができる半導体装置の製造方法を提供するこ
とができる。
の不純物導入時の溝底面への不純物導入による回
路の動作マージンの減少や破壊電圧の低下の防ぐ
ことができる半導体装置の製造方法を提供するこ
とができる。
第１図はこの発明に係わる半導体装置の一実施
例の工程を示す断面図、第２図はこの発明に係わ
る半導体装置の他の実施例の工程を示す断面図、
第３図はこの発明に係わる半導体装置のさらに他
の実施例を説明するための断面図、第４図はダイ
ナミツクランダムアクセスメモリの構造を示す断
面図、第５図は従来の半導体装置の製造方法の工
程を示す断面図である。 １０１，２０１……シリコン基板、１０２……
素子分離領域、１０３，１０６，２０２，２０７
……熱酸化膜、１０４，２０５……窒化硅素膜、
１０５……溝パターン、１０７，１０８，２０
９，２１０……多結晶シリコン膜、１０９，１１
２，２０４，２０８……不純物領域、１１０，１
１４，２１１，２１３……ゲート酸化膜、１１１
……レジスト開口パターン、１１３，１１５，２
１２，２１４……ゲート電極、１１６，２１５…
…拡散層、Ａ，Ｂ……溝側面、Ｃ……溝底面、２
０３……イオン注入パターン、２０６……溝、１
１８，２１７……コンタクト穴、２１８……アル
ミニウム配線。
例の工程を示す断面図、第２図はこの発明に係わ
る半導体装置の他の実施例の工程を示す断面図、
第３図はこの発明に係わる半導体装置のさらに他
の実施例を説明するための断面図、第４図はダイ
ナミツクランダムアクセスメモリの構造を示す断
面図、第５図は従来の半導体装置の製造方法の工
程を示す断面図である。 １０１，２０１……シリコン基板、１０２……
素子分離領域、１０３，１０６，２０２，２０７
……熱酸化膜、１０４，２０５……窒化硅素膜、
１０５……溝パターン、１０７，１０８，２０
９，２１０……多結晶シリコン膜、１０９，１１
２，２０４，２０８……不純物領域、１１０，１
１４，２１１，２１３……ゲート酸化膜、１１１
……レジスト開口パターン、１１３，１１５，２
１２，２１４……ゲート電極、１１６，２１５…
…拡散層、Ａ，Ｂ……溝側面、Ｃ……溝底面、２
０３……イオン注入パターン、２０６……溝、１
１８，２１７……コンタクト穴、２１８……アル
ミニウム配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体基体に溝を形成する第１の工程と、上
記溝の表面に第１の被膜を形成する第２の工程
と、 上記第１の被膜の上に第２の被膜を形成する第
３の工程と、 上記第２の被膜を上記溝の底面に一部残置させ
るように除去する第４の工程と、 上記溝の側面にイオンを注入する第５の工程
と、 を具備したことを特徴とする半導体装置の製造方
法。 ２ 上記第１の被膜は二酸化硅素膜であり、上記
第２の被膜は多結晶シリコン膜であることを特徴
とする特許請求の範囲第１項記載の半導体装置の
製造方法。 ３ 半導体基体に溝を形成する第１の工程と、上
記溝の表面に第１の被膜を形成する第２の工程
と、 上記第１の被膜の上に第２の被膜を形成する第
３の工程と、 上記第２の被膜を上記溝の底面に一部残置させ
るように除去する第４の工程と、 上記溝の側面にイオンを注入する第５の工程
と、 上記溝の底面に残置された上記第２の被膜を除
去する第６の工程とを具備したことを特徴とする
半導体装置の製造方法。 ４ 上記第１の被膜は二酸化硅素膜であり、上記
第２の被膜は多結晶シリコン膜であることを特徴
とする特許請求の範囲第３項記載の半導体装置の
製造方法。 ５ 半導体基体に溝を形成する第１の工程と、上
記溝の表面に第１の被膜を形成する第２の工程
と、 上記第１の被膜の上に第２の被膜を形成する第
３の工程と、 上記第２の被膜を上記溝の底面に一部残置させ
るように除去する第４の工程と、 上記溝の側面の上記第１の被膜を除去する第５
の工程と、 上記溝の側面にイオンを注入する第６の工程
と、を具備したことを特徴とする半導体装置の製
造方法。 ６ 上記第１の被膜は二酸化硅素膜であり、上記
第２の被膜は多結晶シリコン膜であることを特徴
とする特許請求の範囲第５項記載の半導体装置の
製造方法。 ７ 半導体基体に溝を形成する第１の工程と、上
記溝の表面に二酸化硅素膜を形成する第２の工程
と、 上記二酸硅素膜の上に多結晶シリコン膜を形成
する第３の工程と、 上記多結晶シリコン膜を上記溝の底面に一部残
置させるように除去する第４の工程と、 上記溝の側面の上記二酸化硅素膜を除去する第
５の工程と、 上記溝の側面の半導体基体表面にイオンを注入
する第６の工程と、 上記溝の底面に残置された上記多結晶シリコン
膜を酸化する第７の工程と、 を具備したことを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032504A JPS63200528A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032504A JPS63200528A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63200528A JPS63200528A (ja) | 1988-08-18 |
| JPH0381297B2 true JPH0381297B2 (ja) | 1991-12-27 |
Family
ID=12360818
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032504A Granted JPS63200528A (ja) | 1987-02-17 | 1987-02-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200528A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
| US5767000A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Method of manufacturing subfield conductive layer |
| KR101626565B1 (ko) * | 2008-10-31 | 2016-06-01 | 어플라이드 머티어리얼스, 인코포레이티드 | Ｐ3ｉ 챔버에서 등각 도핑의 개선 |
-
1987
- 1987-02-17 JP JP62032504A patent/JPS63200528A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63200528A (ja) | 1988-08-18 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |