JPS6230351A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置の製造方法に関するもので、とくに
多層配線構造を有する半導体装置の層間絶縁層の形成方
法に係わるものである。

〔従来の技術〕

半導体集積回路の高速化および冒集積化にともなって、
フォトリングラフィ技術もめざましく向上し、集積回路
構造内におけるパターン化層のジオメトリも著しく微細
化している。このように微細化した半導体集積回路のデ
ザインルームを実現するにあたっては、例えば基板上に
形成した導体層に起因するトポグラフィの凹凸を軽減す
べく各種の平担化手法が提案され、実用されている。

第４図（ａ）　、　（ｂａｖｉ多層配線構造を有する半
導体装置を製作するにあたって、そのような段着部軽減
対策のひとつとして、層間絶縁層による平担化を行なう
ようにした従来の方法の一例を示すものである０ この従来の層間絶縁鳥形成性においては、第４図［Ａ）
に示すように、まず適宜の半導体基板１０１の表面上に
第１の導体層としての導電領域１０２ａ、１０２ｂを形
成する。これら導電領域１０２ａ　、　ｌ　０２　ｂ　
ｒｉ、公知のフォトリングラフィ技術を用いて、例えば
不純物を含んだ多結晶シリコン等により形成するのが普
通である。次に気相成長法を用いて、全面に例えば酸化
膜１０３を形成する。この気相成長酸化膜１０３の形成
によって、段差はさらに厳しくなる。しかる後、第４図
ＦＢ＋に示すように、平担化層として全面にシラノール
とリンの混合溶液を塗布して熱処理を行なうことにより
ガラス化してシリカ膜１０４を形成し、前記気相成長酸
化膜１０３の形成によってさらに厳しくなった段差を軽
減する。かくて形成されたシリカ膜１１０上に第２の導
体層（図示せず）を形成することにより、平担化層間絶
縁層を有する多層配線構造が得られることとなる。

〔発明が解決しようとする問題点〕

上述のようにして得られる多層配線構造を有する半導体
装置において、例えば前記第１の導体層としての導電領
域１０２ａ、１０２ｂを微細化パターンにより実現する
ためには、これら導電領域１０２ａ　、１０２ｂを選択
形成するのに異方性エッチ処理法が好んで用いられてい
る。一般に異方性エッチ処理法により形成されたパター
ンは、そのエツジ部における段差が釧くかつ急峻である
。

こうした段差部は、多層化が促進されて導体層の父差機
会が増大し、あるいは層間コンタクト層の形成数が増加
するに従って、ますます強調されることとなる。例えば
図示の場合、基板１０１上の導電領域１０２ａ、１０２
ｂの段差により酸化膜１０３に生じた段差は、もとの段
差にくらべてさらに厳しくなっている。このような積石
体上にさらに他の中溝体層、例えば上述のように層ｒ＝
＋絶縁層としてのシリカ膜］０４等を堆積させた場合、
このシリカ膜１０４１ｄその下層たる前記酸化膜１０３
に生じた段差部を完全には覆うことができず、このため
、第５図に拡大して示すように、該シリカ膜１０４には
これら段差部近傍にクラック１０５や、場合によっては
空洞（キャビティ）１０６等が発生することがある。

このように、従来の半導体装置の製造方法は層間絶縁層
を形成する上で問題があり、上記のようなりラックやを
洞の発生により当該中導体装置の動作特性、例えばトラ
ンジスタの場合はそのスレシッルド値等に大幅なバラツ
キが生じて、これが製品の信頼性や歩留りを著しく低下
させることともなっていた。

〔問題点を解決しようとするための手段〕故に本発明の
生たる目的は、多層配線構造を有する半導体装置を製作
するに際して、クラックや空洞が発生することのないよ
うに層間絶縁層を形成するようにした＃導体装嵌′の蓼
１造方法を提供することＫある。

さらに本発明の目的は、多層配線構造を有する半躊体装
値を製作するに際して、クラックや空洞が発生すること
がなく、しかも平担度の高い層間絶縁層を安定に形成す
る方法を提供することにある。

このような目的を達成すべく本発明は、段茅部を有する
導体層を形成１．た半導体基板を用いて半導体装置を製
作するにあたって、前記導体層の少なくとも前記段差部
上方に多結晶シリコン層を形成し、該多結晶シリコン層
を熱酸化することにより、前記段差部近傍に比較的厚い
スロープ状の領とによって、半導体装置の層間Ｐ２縁層
におけるクラックや空洞の発生を防止するようにしたも
のである。

〔実施例〕

以下、図面を参照して本発明による半導体装置の製造方
法の実施例を説明する。第１図（Ａ）　−（Ｄｉは、本
発明による半導体装置製造方法の第１の実施例を各工程
順に示したものである。

この第１の実施例においては、まず第１図（〜に示すよ
うに、適宜の半導体基板ｌを用意する。この基板１自体
は、これを例えば単結晶ンリコン等からなる未加工状の
ウェハーの一部としても、あるいはそのような未加工ウ
ェハーの一部上に適宜の絶縁ないし銹電体層や各種不純
物導入層等をすでに形成してなる積層構造体としてもよ
い。この半導体基板ｌ上には上述の従来の方法における
と同様、適宜の不純物を含む多結晶シリコン導体層から
なる導電領域２ａ　、２ｂが第１の導体層として形成さ
れている。これらの導電領域２ａ　、　２ｂコン層をＣ
ＶＤ法（化学蒸着法）等により一様に被着した後、該層
に異方性エッチ処理を施して形成きれたものである。な
お基板ｌ自体はその表面が必ずしも図示のように平担で
あるとは限らず、従って図示の導電領域２ａ　、　２ｂ
はこれが必ずしも同一平面上に形成されているとは限ら
ない。また上記導電領域２　ａ　ｔ　２　ｂｔ／ｉ％具
体的には例えば各種コンタクトやリード、相互配線層そ
の他基板１上に形成される任意の形式の導電領域からな
るものとする。

上記のように第１の導体層としての導電領域２ａ、２ｂ
を形成した基板に対して、例えば気相成長法等により酸
化膜３を基板全面に形成する。なおこのとき、該酸化膜
３には図示のように前記導電領域２ａ、２ｂの段差に起
因する段差部が生じる。この酸化膜３の形成工程までは
、さきに第４図（Ａ）　、　（Ｂｌについて述べた従来
のプロセスと実質的に同等である。

本発明によるプロセスにおいては、上記酸化膜形成工程
につづいて、第１図′（Ｂ）に示すように核酸化膜３の
全面に多結晶シリコン層４を、例えばＣＶＤ法等によ如
形成する。多結晶シリコンは一般に段差部に対してきわ
めて良好な密着性を示し、従ってこの多結晶シリコン層
４自体に９洞が生じることは通常ｒｉない。ついで第１
図（ｑに示すように、熱酸化によシ前記多結晶シリコン
層４を熱酸化物層５に転換する。この熱酸化物層５は、
前記気相成長酸化膜３の段差部近傍における領域が該層
３の他の領域よりもルく形成されるため、熱酸化物層５
ｒｉ全体として図示のようにゆるやかな表面トポグラフ
ィを呈し、もとの４を領域２ａ、２ｂの段差による影響
が軽減されることとなる。

続いて上記熱酸化物層５上にシラノールおよびリン化合
物を含む溶液をスピン塗覆した後、適宜（４００℃ない
し４５０℃）の温度でベーキング処理することによシガ
ラス化して、第１図ｐに示すように平担化層間絶縁層と
してのシリカ膜６を形成する。このシリカ膜６はそれ自
体きわめて平担度が高い上に、その下層たる熱酸化物層
５がすでに前述のよりに＃Ｉ描程度平担化されているた
め、前記したよりな９洞が形成されることｒｉなく、従
ってクラックが発生することもなくなる。かくて上記シ
リカ膜６上にアルはニウム等のメタライズ層よシなる第
２の導体層７を、例えば真空蒸着法やマグネットロンス
パッタ法等を用いて選択的に形成した後、図外の最終工
程を経ることにより、本発明による方法の第１の実施例
のプロセスが完了し、多層配線構造を有する半導体装置
を得ることができる。

次に、本発明による半導体装置装造方法を、ｌトランジ
スタｌキャパシタ型のメモリセルを大規模集積してなる
。ＤＲＡＭ（ダイナばツク読出し書込み）メモリセルの
製作方法に適用した場合につき説明する。

第２図は上記構成のＤＩもλＭにおける記憶単位として
のメモリセルｌＯを示すもので、１個のトランジスタ１
１と同じく１個の干ヤパシタ１２との組合せによりｍ成
されている。このメモリセル１０は、複数本のビット線
１３と複数本のワード線１４とにより形成されたマトリ
、クス状のメモリアレイに設けられた、多数のメモリセ
ルのうちの１個である。該メモリセルｌｌ：ｔ、これら
複数本のビット線１３と複数本のワード線１４のそれぞ
れ１本ずつが交差する点に配置されている。上記トラン
ジスタ１１は、典型的にはＭＯＳ　　ＦＥＴ（ＭＯ８電
界効果トランジスタ）として構成され、そのゲートは当
該ワード線１４に、またドレーンおよびソースの一方は
当該ビット線１３にそれぞれ接続されている。さらに、
該トランジスタ１１のドレーンおよびソースの他方は、
前記キャパシタ１２の他方のＮ極は接地されている。こ
のような構成としたメモリセルｌＯの動作原理自体はよ
く知られたものであシ、ここでは説明を省略する。

次に第３図（Ａ）　−（Ｈ）を参照して、上記のように
構成されるＤＲＡＭメモリセルを製作するのに本発明に
よる方法を適用した場合の実施例につき、これを本発明
による半導体装置の表遣方法のＭ２の実施例として説明
する。なお以下の説明では、上記トランジスタ〕１はこ
れを仮にＮチャンネル型トランジスタとして記載を進め
る。

本発明による半導体装置製造方法の第２の実施例におい
てはまず第３図（７！に示すように、Ｐ型半導体からな
る基板１５の表面に、例えばＬＯＣＯ８法１択的シリコ
ン酸化法）等によシフイールド酸化物領域１６ａ、１６
ｂを選択的に形成した後、Ｎ影領域５８を形成し、基板
１５の露出面全面にわたって薄い酸化膜１７を熱成長さ
せる。領域５８はコンデンサの一方の電極である。なお
このとき、前記フィールド酸化物領域１６ａ、１６ｂは
若干その厚みを増すこととなる。例えばＣＶＤ法等によ
り薄い窒化膜１８を選択的に被着して薄い酸化膜１７上
の部分のみとする。なお、これら酸化膜１７および窒化
膜１８ｒｔ、後述するようにその一部によシ前記メモリ
セル１０におけるキャパシタ１２の誘電体層を形成する
ためのものである。かくして得られた積層体の全面に、
例えばＣＶＤ法等によシ、比較的厚い不純物導入多結晶
シリコン層１９を被着形成する。第３図（５）はこの時
点における積層体の構造を示すものである。

ついで、上記多結晶シリコン層１９の全面にフォトレジ
ストをスピン塗覆し、適当なフォトマスクを用いてエッ
チした後レジスト層を除去することにより、該多結晶シ
リコン層１９のパターン化およびエッチ処理を行なって
、第３図（均に示すように、前記フィールド領域１６ａ
、１６ｂ間の適宜の部位における上記窒化膜１８上に導
電領域１９を形成する。なお上記エッチ処理は、異方性
エッチモードで行なうのがパターンの微細化上好ましい
。このようにして形成された上記４を領域１９は、後述
するように前記キャパシタ１２の一方の電極、すなわち
トランジスタ側電極を形成するだめのものであシ、該キ
ャパシタ１２の他方の電極、すなわち接地側電極は前記
基板１５自体によって形成される。しかる後、熱酸化処
理を行なって、多結晶シリコンの導電領域１９０表面に
酸化物２０を成長させる。このとき、該多結晶シリコン
酸化膜２０は導電領域１９の上面および側面上に成長す
る。一方、窒化層１８上にはほとんど形成されない。し
たがりて、導電領域１９の側壁上に形成される酸化膜部
分は、４４ａで示すように、いわゆるオーバーハング状
を呈す、ることとなる。第３図ｆＢｒｔこの時点で得ら
れた積層体の構造を示すものである。

次に第３図（ｑに示すように、酸化膜２０をマスクとし
て窒化膜１８および酸化膜１７を選択エツチングし、露
出した基板に新たな酸化膜５９を形成する。この後、全
面にわたって低不純物濃度の多結晶シリコン層２１を例
えばＣＶＤ法等によシ、厚みが好ましくは約５００オン
グストロームとなるように被着する。前述のように、多
結晶シリコンは一般に段差部に対してきわめて良好な密
着性を示すため、この多結晶シリコン４２１自体に空洞
が生じることはない。ついでこの多結晶シリコン層２１
に対して熱酸化処理を施すことによシ、第３図（口に示
すように前記酸化膜５９．２０と一体の酸化物層２２を
形成する。この場合、上記多結晶シリコン層２１ｒｉ熱
酸化によシ十分な淳みに成長して、前記オーバーハング
部４４を完全かつ十分な厚みをもって被覆する。このだ
め該オーバーハング部４４ば、熱成長により得られる上
記酸化物層２２によって、図示のように完全に解消され
ることとなシ、該酸化物層２２ｆ’を十分にデバイス平
担化の役割？分担することができることとなるＯ ついで上記酸化物層２２全体に几Ｉｇ（反応性イオンエ
、ｙチング）法による異方性エッチ処理を施す。この異
方性エッチ処理においては、適宜エツチングの終点制御
を行なうことによシ、酸化物層２２に対するエッチ作用
がその厚み全体に及んで基板１５の表面が露出すること
のないように配慮する。なお異方性工ヴチ法の特性とし
て、酸化物層２２の上記段差部における側壁はほとんど
エッチされることがなく、このためエッチ処理後の酸化
物層２２は、全体として第３図（りにおいて破線２２′
で示すような表面トポグラフィとなる。

このように酸化物層２２のエッチを途中オでしか行なわ
ないのは、ａ工ｇエッチ処理によって基板１５の表面に
ダメージが加わることのないようにするためである。

次に前記酸化物１４５２２　Ｋ対してウエットエッチ処
理を行なうことにより、第３図（Ｅ）に示すように、基
板１５上において前記導電領域１９から適宜隔てられた
酸化物層２２の残りの厚み部分を完全に除去して、基板
１５の当該領域における表面を露出させる。この結果、
酸化物層２３が残る。以上のようにして当初の酸化物層
２２の工、ソチ処理を２工程に分けて行なうことによっ
て、基板１５の表面を傷つけることなく、前記全化膜１
７と前記第１の導電領域１９を埋め込んだ酸化物層２３
を形成することができる。なお、これら２回にわたるエ
ッチ処理により、前記導電領域１９の上面における酸化
物層２３の厚みはもとの酸化物層２２の厚みにくらべて
減少しているが、当初形成する多結晶シリコン層２１の
厚みを前述のごとく比較的大きくしであるため（５００
オングストロ一ム程度）、なんら支障は生じない。

このようにして得られた積層体に対して熱酸化処理を行
なうことにより、基板１５の蕗出面に酸化物を成長させ
て、第３図（乃に示すように前記絶縁層と連なる薄いゲ
ート酸化膜２４を形成する。

この酸化膜２４Ｖ′ｉ、その一部によシ前記メモリセル
１０におけるトランジスタ１１のゲート領域を形成する
ためのものである。この酸化膜２４の熱成長時には、前
記酸化物層２３においても同時に若干熱酸化が進行する
結果、該層２３の側壁部が酸化膜２４に向って比較的ゆ
るやかな斜面となって、その段差部の急峻度が緩和され
ることとなる。

すなわち前記多結晶シリコン層２１は、これが初めて熱
酸化されて酸化物層２２を形成する際には前記オ゛−バ
ーハング部４４を解消するものとなるとともに、該酸化
物層２２がエッチ処理後ふたたび熱酸化されて上記酸化
膜２４と一体化する際には、その段差部が軽減されるこ
ととなるのである。

ついで当該積層体の全面にわたって、不純物を含む多結
晶シリコン層を例えばＣＶＤ法等により被着した後、そ
のパターン化およびエッチ処理を行なって、前記酸化膜
２４上に導電領域２５を形成する。この導電領域２５に
前記メモリセルｌＯにおけるトランジスタ１１のゲート
電極となるものであυ、前記ｉｔ領領域９とともに本発
明による半導体装置における第１の導体層を構成するも
のである。次に前記酸化膜２４を介して適宜のドナー型
不純物、秒１１えばリン等を基板１５に選択的に注入ま
たは拡散することにより、該基板１５内部の表面近傍に
おいて上記導電領域２５の両側に水平方向に相隔てたＮ
＋型領領域２６ａ、ｚ６ｂを前記４電領域２５の両側に
２個所形成する。これらのＮ−）型領域２６ａ　、２６
ｂは、前記トランジスタ１１のドレーンおよびソースを
形成するものである。なお、このＮ＋型領領域２６ａ２
６ｔｌｌ：、上記注入または拡散工程において前記＊＝
導電領域５をマスクとして使用することにより、自己整
合的にこれら領域２６ａ　、２６ｂを形成することが可
能である。

かくて得られた積層体の全面にわたって熱酸化による酸
化物を成長させて、第３図（Ｇｌに示すように前記酸化
物層２３および酸化膜２４と一体の酸化物層２７を形成
する。この酸化物ｒｌｌｉ　２７は段差部上方において
特に厚く形成されるため、前記したようなりラヴクや突
洞が形成されるおそれがほとんどなく、また前述のよう
に酸化物Ｎ２３の側壁部が酸化膜２４に向って比較的ゆ
るやかな斜面となっているため、酸化物層２７部は表面
平担化にも寄与することとなる。なお、この酸化物層２
７の形成により前記酸化物層２３．酸化膜２４．酸化物
層２７からなる層間絶縁層が完成する。

ついで酸化物層２４．２７にコンタクトホール６０を形
成し、しかる後、所望のパターンの導体層２８を本発明
による半導体装置の第２の導体層として形成する。この
第２の導体層２８は、例えばアルミニウム等のメタライ
ズ層として、例えば真窒蒸着法やマグネットロンスパッ
タ法等を用いて選択的に形成する。第３図（Ｈｉｒｉこ
のようにして得られた積層体の構造を示すものである。

以上、本発明による半導体装置の製造方法の実施例につ
いて説明したが、本発明による方法はこれら実施例を適
宜変更して実施することが可能である。例えば、上述の
各実施例においては第１の導体層（第１の実施例におけ
る導電領域２ａ、２ｂ％または第２の実施例における導
電領域１９゜２５）ｒｉ多結晶シリコンからなり、第２
の導体層（第１の実施例における導体層７、または第２
の実施例における導体層２８）ｒｉアルミニウム等のメ
タライズ層よシなるものとしたが、本発明による方法は
他の構成とした多層配線構造にも適用しうろことはいう
までもない。また最終的に酸化物層２３，２４，２７か
らなる層間絶縁層を形成する順序については特に限定は
なく、前述のような多結晶シリコン層（第１の実施例に
おける多結晶シリコン層４、または第２の実施例におけ
る多結晶シリコン層２１等）を熱酸化する工程を含むも
のであれば、他の絶縁層を形成する工程はこれを省略す
ることとしても、あるいはさらに酸化物層を追加形成す
ることとしてもよい。さらに、段差部を軽減する目的自
体が達せられる限シ、該段差部上方のみに前述のように
して多結晶シリコン層を熱酸化した酸化膜を残存させ、
その他の領域における熱酸化膜はこれをすべて除去する
ようにしてもよい。

第６図に本発明の第３の実施例を示す。この実施例もｌ
トラメモリセルに適用したものである。

まず、第６図Ａに示すように、Ｐ型シリコン基板７０に
コンデンサの一方の電極として作用するＮ型領域７１を
選択的に形成し、コンデンサの誘電体となるシリコン酸
化膜７２およびシリコン窒化膜７３を形成する。窒化膜
７３の土にコンデンサの他方の電極となる不純物ドープ
の多結晶シリコン層７４を選択的に形成し、この後、熱
酸化を施す。この結果、多結晶シリコン層７４の表面に
形成されるシリコン酸化膜７５はオーバーハング部分７
６をもつ。

酸化膜７６をマスクにシリコン窒化膜７３および酸化膜
７２を選択エツチングする。この結果、第６図Ｂに８３
として示される空洞が酸化Ｊｊ１７６の下に形成される
。

この後、第６図Ｃのように、熱酸化を行なって新しいシ
リコン酸化膜７７を形成し、その全面に本発明に従って
多結晶シリコン層７２を形成する。

熱処理によって多結晶シリコン層７８をシリコン酸化膜
に変化させる。この結果、形成された酸化膜７９は第６
図りに示すようにオーバーハング部分をもたず、その表
面の段差はゆるやかになる。

異方性リアクティブエツチングにより、第６図りで７９
′と示すように、シリコン酸化膜７９はその膜厚の途中
までエツチングされる。

しかる後、ウェットエツチングを行なって基板７０の一
部を露出させる。残った酸化１’Ａ３８４ｒｉもはやオ
ーバーハングをもたない。

熱酸化が再び行なわれ、第４図で示したトランジスタ２
６のゲーＦ　＝化膜８ｏを形成する。この状態が第６図
Ｆに示されている。

次に、ゲート酸化膜８０の一部から酸化膜８４にかけて
、第６図Ｇで８１として示される多結晶ンリコン層を選
択的に形成し、これをトランジスタ２６のゲート酸化膜
とする。ワード線３２も多結晶シリコン層で形成される
。Ｎ型不純物をイオン注入することにより、多結晶シリ
コン層８１に不純物をドープさせ、基板７ｏにソースお
よびドレインノ一方の１ｉＦＪ域８２を形成する。この
後、第５図ＧおよびＨで説明したように、全面にシリコ
ン酸化膜を形成し、領域８２と接続されるビット線３０
を形成する。

この実施例では、領域７１をトランジスタ２６のソース
およびドレインの他方としても使っているので、素子面
積が縮少されるし、多結晶ンリコン層８１は段切れなく
形成される。

〔発明の効果〕

以上に述べたように、本発明による半導体装置の製造方
法は、段差部を有する導体層を形成した半導体基板を用
いて半導体装置を製作するにあたって、前記導体層の少
なくとも前記段差部上方に多結晶シリコン層を形成し、
該多結晶シリコン層を熱酸化することにより、前記段差
部近傍に比較的厚いスロープ状の領域を有する酸化物絶
縁層を形成するようにしたことを特徴とするものであっ
て、段差のきわめて少ない、あるいはゆるやか１層間絶
縁層を安定に形成することにより、クラックや空洞の発
生を解消することを可能とするものである。また、かり
にプロセスの途中で基板上の導体層近傍にオーバーハン
グ部が形成された場合にも、これが原因となってクラッ
クや空洞が発生することｒｉない。すなわち、基板上の
導体層を覆う下方の絶縁層としての酸化膜にオーパーツ
・ング部が形成された場合には、平担化に寄与すること
を目的として形成した上方のポリシリコン絶縁層は、熱
酸化によυ十分な厚みに成長して、該オーバーハング部
が完全かつ十分な厚みをもって被覆されるため、該上方
のポリシリコン絶縁層は十分にその目的を達成すること
ができることとなる。

以上のごとく、本発明は多層配線構造を有する半導体装
置を製作するに際して、クラックや空洞が発生すること
なく、しかも平担度の高い層間絶縁層を形成することを
可能とするものであシ、これにより各種半導体装置の信
頼性や歩留シを向上させ、ひいてはその高速化および高
集積化に多大な貢献をなすことが期待されるものである
。

【図面の簡単な説明】

第１図ｆＡ）　−（１Ｎに本発明による半導体装置の製
造方法の第１の実施例を各工程＋［に示す概略断面（２
）、第２図ｒｉ１トランジスタ１キャパシタ構成のＤＲ
ＡＭメモリセルを示す概略回路図、第３図（Ｎ−（５）
はこのようなりＲＡＭメモリセルを製作するのに本発明
による半導体装置の製造方法を適用した第２の実施例を
各工程順に示す概略断面図、第４図（Ａ）、（坊は従来
の半導体装置の製造方法の一例における工程を示す概略
断面図、第５図は第４図（切における円形の枠Ａ内の断
面構造を拡大して示す概略断面図、第６図（Ａｌ乃至第
６図（ｑは本発明の第３の実施例を示す工程断面図であ
る。 １　、１５−−−−−−半導体基板、２ａ、２ｂ、１９
゜２５・・・・・・第１の導体層、３，５，１７，２０
゜２２．２３，２４．２７・・・・・・酸化物層（膜）
、４゜２１・・・・・・多結晶シリコン層、５，２１・
・・・・・多結晶シリコン層、６・・・・・・シリカｇ
、　　７　、２８−・−・・第２の導体層。 代理人　弁理士　　内　原　　　晋 第　１　ス 第３促 フグ　　　　　　　１θ 躬３図 第４図 第右反 躬　６　図 偽　乙図

Claims (1)

【特許請求の範囲】
1. （１）段差部を有する導体層を形成した半導体基板を用
   いて半導体装置を製作するにあたって、前記導体層の少
   なくとも前記段差部上方に多結晶シリコン層を形成し、
   該多結晶シリコン層を熱酸化することにより、前記段差
   部近傍に酸化物絶縁層を形成するようにしたことを特徴
   とする半導体装置の製造方法。