JPH038197A

JPH038197A - Ｍｏｓスタティックｒａｍ

Info

Publication number: JPH038197A
Application number: JP1143766A
Authority: JP
Inventors: Satoshi Tanoi; 聡田野井
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1989-06-06
Filing date: 1989-06-06
Publication date: 1991-01-16

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）本発明は、ＭＯ８Ｉヘランジスタで構成されたスタティ
ックＲＡＭ　（ランダム・アクセス・メモリ）、特にそ
のビット線負荷回路に関するものである。

（従来の技術）近年、ＭＯＳスタティックＲＡＭの応用範囲は拡大しつ
つあり、例えばゲートアレイに搭載する等、ロジック（
論理回路）とＭＯＳスタティックＲＡＭとをワンチップ
に集績化する設計等が多数行われるよつになってきた。

こうしたロジックと共にワンチップに収められるＭＯＳ
スタティックＲＡＭに対するユーザ等の要求は、一般に
記憶容量については比較的小規模であってもよいが、高
速、低消費電力の性能改善に対しては極めて厳しい要求
が行われるようになってきた。そこで、高速、低消費電
力化を向上させるために、特開昭６０−２５８７９１号
公報等に示すように、種々の提案が行われている。

第２図は、前記文献に記載された従来のＭＯＳスタティ
ックＲＡＭの一構成例を示す概略のブロツク図である。

このＭＯＳスタティックＲＡＭは、メモリアレイ１を備
え、そのメモリアレイ１は、複数のワード線２−０〜２
−ｎ、及び複数の相補的なビット線対３−０．３　０．
３−１．３−１・・・・・・を有し、それらのワード線
２−０〜２−ｎ及びビット線対３−０．３−０・・・・
・・の各交点には、ＭＯＳトランジスタで構成されるメ
モリセル４・・・・・・がそれぞれ接続されている。ワ
ード線２−０〜２−ｎは、行アドレスデコーダ５に接続
されている。ビット線対３−０．３−０・・・・・・の
一端は、ビット線負荷回路１０に接続され、他端は列ス
イッチ回路２０を介して相補的なデータ線対３０９１百
に接続されている。

ビット線負荷回路１０は、ビット線対３−０゜■−〇・
・・・・・と電源電位■ＣＣとの間に接続された負荷用
のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯ３と
いう）１１−０．１１−１．１１−２゜１１−３・・・
・・・で構成されている。列スイッチ回路２０は、ＮＭ
Ｏ８２１−０，２１−１，２１−２゜２１−３・・・・
・・で構成され、それらのＮＭＯ３２１０・・・・・・
の各ゲートが、列アドレスデコーダ３］−により選択さ
れる。

相補的なデータ線対３０１７百には、読出しデータＤＯ
を出力するための差動増幅回路で構成される読出し回路
３２と、書込み回路３３が接続されている。書込み回路
３３は、トライステートバッファで構成され、そのトラ
イステートバッファがライトイネーブル信号ＷＥにより
活性化されて書込みデータＤｉを入力する機能を有して
いる。

以上の構成において、メモリセル４に対するデータの読
出しの開始前及びデータの書込み開始前においては、ビ
ット線負荷回路１０中のＮＭＯ５１１−０・・・・・・
により、各ビット線対３−０．３０・・・・・・の電位
が予め所定の値に保持されている。

この状態において、例えば、メモリセル４の記憶データ
を読出す場合、行アドレスデコーダ５の出力によってワ
ード線２−０〜２−ｎ中の１本が選択され、メモリセル
４の記憶データがビット線対３−０．３−０・・・・・
・に出力される。すると、列アドレスデコーダ３１の出
力により、列スイッチ回路２０中の１対のＮＭＯ８、例
えば２１−０．２１−１がオンし、ビット線３−０．３
−０上のデータがデータ線対３０１７百を介して読出し
回路３２で増加され、読出しデータＤＯとして出力され
る。

ビット線負荷回路１０は、メモリセル４に対するデータ
の読出し開始前及びデータの書込み開始前に、ビット線
対３０．ＴＯ・・・・・・の電位を所定の電位に保持す
るように作用する。これにより、読出し動作及び書込み
動作におけるメモリのアクセスタイムを一定にすること
ができる。ここで、ビット線負荷回路１０中のＮＭＯ３
ＩＩ−０，１１−１・・・・・・のオン抵抗を小さくす
ると、読出し振幅が小さくなってアクセスの高速化が図
れる。しかし、ＮＭＯ８ＩＩ−０・・・・・・のオン抵
抗を小さくすると、データ書込み時の消費電流が増大す
るという欠点がある。

そこで、前記文献の技術では、第２図中のビット線負荷
回路１０を可変インピーダンス負荷手段を用いたビット
線負荷回路１０Ａ″′Ｃ″構成することにより、高速、
低消費電力化を図っている。

即ち、このビット線負荷回路１０Ａでは、オン抵抗の大
きなＮＭｏ５ｔｔ＝ｏ、　１ｔ−ｔ、　　１１−２．１
１−３・・・・・・と並列に、オン抵抗の小さなＮＭＯ
３１２−０，１２−１，１２−２，１２−３・・・・・
・をそれぞれ接続し、書込み時において、制御信号φに
よってオン抵抗の小さなＮＭＯ３１２−〇・・・・・・
をオフ状態にすることにより、ビ・ソト線負荷回路１０
Ａのインピーダンスが大きくなるように制御している。

このような構成にすれば、データの読出し時に、ビット
線負荷より大きな電流を流せ、ビット線対３０、Ｎｏ・
・・・・・のプルアップが高速化すると共に、そのビッ
ト線対３−０．３−０・・・・・・の論理振幅も小さく
できるので、高速化が図れる。その上、データの書込み
時には、ビット線負荷を流れる電流を小さくできるので
、書込み電流を小さくできる。従って、高速化と低消費
電力化が達成できる。

（発明が解決しようとする課題）しかしながら、前記第３図のＭＯＳスタティックＲＡＭ
では、次のような課題があった。

（１）　第２図に示すように、従来のＭＯＳスタティッ
クＲＡＭでは、データの書込み時に、トライステートバ
ッファからなる書込み回路３３により、データ線対３０
１１百及びスイッチ回路２０を介してビット線対３−０
．３−０・・・・・・が駆動される。データの読出し時
には、その書込み回路３３がライトイネーブル信号ＷＥ
によってハイインピーダンスとなるように制御される。

この書込み回路３３がハイインピーダンスとなるタイミ
ングに合せて、第３図の制御信号φによってビット線負
荷回路１０Ａのインピーダンスを切換えることが望まし
い。これには、次の（１）　（ａ）と（１〉（ｂ）の２
つの理由がある。

（１）　（ａ）　　書込み回路３３がハイインピーダン
スとなる前に、ビット線負荷回路１０Ａのインピーダン
スが小さくなると、低消費電力化の効果が損なわれると
共に、全てのビット線負荷から太きな電流が流れること
で、そのピーク電流によって電源型（ｉＶ　ＣＣ及び接
地電位ＶＳＳ側に大きなノイズが生じるためである。こ
のようなノイズが生じると、回路が誤動作するおそれが
ある。

（１）　（ｂ）　　逆に、書込み回路３３がハイインピ
ーダンスになった後も、ビット線負荷回路１０Ａへの制
御信号φが遅れて、そのビット線負荷回路１０Ａのイン
ピーダンスが大きいままであると、高速化の効果が減殺
される。

以上の２つの理由（１）　（ａ）と（１）　（ｂ）から
、ビット線負荷回路１０Ａのインピーダンスを小から大
へと切換えるタイミングは、書込み回路３３によってビ
ット線対３−０．Ｔ−○・・・・・・が駆動される時刻
より僅かに速く、またビット線負荷回路１０Ａのインピ
ーダンスを大から小へと切換えるタイミングは、書込み
回路３３がハイインピーダンスとなる時点′より面かに
遅いことが必要となる。

ここで、一般にパターン・レイアウト等の制約から、ビ
ット線負荷回路１０Ａと書込み回路３３とは、メモリア
レイ１を間に挾んで、それぞれ反対側に対向して配置さ
れる。そのため、制御信号φによるビット線負荷回路１
０Ａの制御と、ライトイネーブル信号ＷＥによる書込み
回路３３の制御とを、前記のように正確なタイミングで
行なうことは困難であって、どうしてもｉｎｓ程度のタ
イミング誤差が生じる。従って、前述したようにアクセ
スタイムとして数ｎｓの高速動作が要求されるロジック
とワンチップ化されるようなＭＯＳスタティックＲＡＭ
においては、従来の第３図のようなビット線可変負荷手
段ではその効果が減殺されるため、充分な高速化を図る
ことができなかった。

（２）　制御信号φによってビット線負荷回Ｆｌ！１１
０Ａにおける全てのビット線負荷のインピーダンスが同
時に変化すると、電源電位ＶＣＣ及び接地電位ＶＳＳ側
にノイズが発生し、それによって回路が誤動作するとい
う問題があった。

本発明は前記従来技術が持っていた課題として、ビット
線負荷のインピーダンスを高精度なタイミングで切換え
ることが困難であり、それによって充分な高速化及び低
消費電力化が達成できない点と、全てのビット線負荷の
インピーダンスが同時に変化してノイズが発生し、それ
によって誤動作するという点について解決したＭＯＳス
タティックＲＡＭを提供するものである。

（課題を解決するための手段）本発明は前記課題を解決するために、相補的なビット線
対に接続されＭＯＳトランジスタで構成されたメモリセ
ルと、前記ビット線対に接続され、前記メモリセルに対
するデータの書込みおよび読出し開始前に前記ビット線
対を所定の電位にするビット線負荷回路とを、備えたＭ
ＯＳスタティックＲＡＭにおいて、前記ビット線負荷回
路を、次のように構成したものである。即ち、ビット線
負荷回路は、ゲートが接地電位に接続されたＰチャネル
型ＭＯＳトランジスタ（以下、ＰＭＯ３という）と、ゲ
ートが電源電位に接続されたＮＭＯ３とを有し、そのＰ
ＭＯ８及びＮＭＯ３を、前記ビット線対と電源電位との
間に直列に接続したものである。

（作用）本発明によｉ″Ｌば、以上のようにＭＯＳスタティック
ＲＡ　Ｍを構成したので、ピッｌ−線負荷回路において
、データの書込み時にはＰ　Ｍ　ＯＳが、続出し時には
ＮＭＯ３が負荷抵抗としてそれぞれ動作し、それによっ
て書込み電流の低減、書込みマージンの向上、及び読出
し動作の高速化が図れる。

その上、Ｐ　Ｍ　ＯＳ及びＮＭＯ８の各ゲートは一定の
電位に接続されているので、制御信号による切換え動作
が不要となり、その制御信号のタイミンク゛誤差による
動作速度の低下を防ぎ、さらに電源電位及び接地電位側
におけるノイズの発生を阻止する働きがある。従って、
前記課題を解決できるのである。

（実施例）第１図は、本発明の実施例を示すＭＯＳスタティックＲ
ＡＭの概略の構成ブロック図である。

このＭＯＳスタティックＲＡＭは、データ格納用のメモ
リアレイ４０を備えている。メモリアレイ４０は、複数
のワード線４１−０〜４１−ｎと、相補的な複数のビッ
ト線対４２−０．１丁−０４２−１，４フート・・・・
・とを有し、そのワーｌ〜線４１−０〜４１−ｎ及びビ
ット線対４２−０．了フー０・・・・・・の交差箇所に
は、例えば６トランジスタ型のメモリセル４３・・・・
・・がそれぞれ接続されている。各メモリセル４３は、
逆並列接続されたデータ保持用のインバータ４４．４５
と、そのインバータ４４．４５の入出力側に接続された
データ転送用のＮＭＯ８４６，４７とで、それぞれ構成
されている。

ワード線４１−０〜４１−ｎには、行アドレスを解読す
る行アドレスデコーダ４８が接続されている。ビット線
対４２−０．４下−〇・・・・・・の一端には、ビット
線負荷回路５０が接続され、そのビット線対４２−０，
１丁−０・・・・・・の他端には、列スイッチ回路６０
を介して相補的なデータ線対６２、τ丁が接続されてい
る。

ビット線負荷回路５０は、ＮＭＯ８５１−０゜５１−１
．５１−２．５１−３・・・・・・及びＰＭＯ８５２−
０，５２−１，５２−２，５２−３・・・・・・からな
る直列回路が、各ビット線４２−０．τ丁−０，４２−
１，１丁−１にそれぞれ接続された構成である。即ち、
ビット線４２−０には、ＮＭＯ３５１−０ノ”／−スが
接続され、そ（７）ＮＭＯ３５１−０のドレインがＰＭ
Ｏ８５２−０のドレインに接続され、更にそのＰＭＯ３
５２−０のソースが電源電位ＶＣＣに接続されている。

同様に、ＮＭＯ３５１−０及びＰＭＯ８５２−０と同一
の特性を有するＮＭＯ８５１−１及びＰＭＯ８５２１が
、ビット線τフ一〇と電源電位ＶＣＣとの間に直列に接
続され、更にＰＭＯ３５１−０，５１−１の各ゲートが
電源電位ＶＣＣに共通接続されると共に、ＰＭＯ３５２
−０，５２−１の各ゲートが接地電位ＶＳＳに共通に接
続されている。以下同様に、各ビット線４２−１．τ丁
−１・・・・・・と電源電位ＶＣＣとの間にはＮＭＯ３
５１−２，５１−３及びＰＭＯ３５２−２，５２−３の
各直列回路が、それぞれ接続されている。

ビット線対４２−０．τツー０・・・・・・の他端に接
続された列スイッチ回路６０は、ビ・ソト線対４２−０
．τフー０・・・・・・とデータ線対６２．τフとの間
を接続または遮断する回路であり、ＮＭＯ８６１−０，
６１−１，６１−２，６１−３・・・・・・で構成され
、その各ＮＭＯ３６１−０・・・・・・のゲートが、行
アドレス解読用の行アドレスデコーダ６３の出力によっ
て選択される。

データ線対６２．τフには、読出し回路６４及び書込み
回＆Ｊ７０が接続されている９続出し回路６４は、デー
タ線対６２．τ７上のデータを増幅してそれを読出しデ
ータＲＤの形で出力する回路であり、差動増幅回路等で
構成されている。書込み回路７０は、ライトイネーブル
信号ＷＥにより活性化されて相補的な書込みデータＷＤ
、ＷＤを入力する回路であり、ライトイネーブル信号Ｗ
Ｅにより活性化され逆相の書込みデータＷＤを入力して
ビット線４２−０．４２−１・・・・・・を駆動するた
めのトライステートバッファ７１ａと、ライトイネーブ
ル信号ＷＥにより活性化され書込みデータＷＤを入力し
て逆相のビット線τ２−０．了下−１・・・・・・を駆
動するためのトライステートバッフ７７１ｂとで構成さ
れている。各トライステートバッファ７１ａ、７１ｂは
、ＮＭＯ３７２ａと７３ａ、７２ｂと７３ｂの各直列回
路でそれぞれ構成されている。

次にメモリアレイ４０に対する書込み動作及び涜出し動
作を説明する。

データの書込み及び読出し時において、ビット線負荷回
Ｂ５０はビット線対４２−０．τ７−０・・・・・・に
対して負荷として働き１、それらの各ピッ線対４２−０
．τ下−０・・・・・・に所定の電位を印加する。

データ書込みの場合、相補的な書込みデータＷ［）、Ｗ
Ｄが書込み回路７０に供給されると、その書込み回路７
０中の各トライステートバッファ７１ａ、７１ｂがライ
トイネーブル信号ＷＥにより活性化され、相補的な書込
みデータＷＤ、ＷＤがそのトライステートバッファ７１
ａ、７１ｂにそれぞれ入力される。トライステートバッ
ファ７１ａ、７１ｂの出力は、データ線対６２．τ丁へ
転送され、そのデータ線対６２．τ１上のデータが、列
アドレスデコーダ６３の出力によって選択される列スイ
ッチ回路６０内のＮＭＯ８６１−０，６１−１・・・・
・・中の１組のスイッチを介して一対のビット線対、例
えば４２−０．’ｎ−０へ送られる。

この時、行アドレスデコーダ４８の出力によってワード
線４１−０〜４１−ｎ中の１本が選択されるので、その
選択されたワード線４１−０〜４１−ｎ中の１本とビッ
ト線対４２−０．了フー０との交差箇所のメモリセル４
３に、データが書込まれることになる。

データ読出しの場合、行アドレスデコーダ４８の出力に
よってワード線４１−０〜４１−ｎ中の１本が選択され
、その選択ワード線に接続されたメモリセル４３のデー
タが、ビット線対４２−０τフー０・・・・・・へ出力
される。そして、列アドレスデコーダ６３の出力によっ
て列スイッチ回路６０内の一対のＮＭＯ３、例えば６１
−０．６１−１がオンし、そのＮＭＯ３６１−０，６１
−１を介してビット線対４２−０．τツー０上のデータ
がデータ線対６２．τフへ転送される。ここで、書込み
回路７０内のトライステートバッファ７１ａ。

７１ｂは、ライトイネーブル信号ＷＥによりハイインピ
ーダンス状態になっている。データ線対６２、τフの電
位差は、読出し回路６４により増幅され、その読出し回
路６４から読出しデータＲＤが出力される。

次に、ビット線負荷回路５０の動作を明らかにするため
に、例えばビット線４２−０についてその書込み時の動
作特性（Ｉ＞、続出し時の動作特性（■）、本実施例と
従来とのビット線負荷回路１０．５０の特性の比較（■
）、及び本実施例と従来の第３図との比較（ＩＶ）を行
なう。

（Ｉ＞　　書込み時のビット線４２−０の動作特性第４
図は、データ書込み時のビット線４２−０の動作特性図
である。第４図において破線曲線ＬＰはＰＭＯ３５２−
０の負荷曲線、破線曲線ＬｎはＮＭＯ３５１−０の負荷
曲線である。従って、ビット線負荷回路５０におけるビ
・ント線４２−０に対する負荷回路全体の特性どしては
、その流れる電流■ρが曲線ｔ、ｐと曲線Ｌｎの両方で
制限されるような実線曲線Ｌｄのようになる。即ち、負
荷電流■ρは、ビット線電位が低い領域ではＰＭＯ８５
２−０のオン抵抗により決まり、ビット線電位が高い所
ではＮＭＯ３５１−０のオン抵抗によって決まる。

一方、“ＬＩＴレベル書込みにおける書込み回路７０内
のトライステートバッファ７１ａの駆動曲線は、第４図
中のＣＷｇとなり、Ｈ”レベルの書込みにおける駆動電
流は、第４図の横軸と重なるＣｗｈとなる。この結果、
ＩＩ　Ｌ　Ｉ＋レベルの書込み時におけるビット線４２
−０の動作点は、曲線Ｃｗｔ！と曲線Ｌｄとの交点Ｐａ
となり、その時の電流Ｉｐａ及び電圧Ｖｐａがそれぞれ
書込み電流、ビット線書込み“Ｌパレベルとなる。また
、′″Ｈ”レベル書込み時における動作点は、曲線Ｌｄ
と曲線Ｃｗｈ（即ち、第４図の横軸）との交点Ｑとなり
、その時の電圧Ｖｑがビット線４２−０の書込み＋１８
１１レベルとなる。この時、書込み電流は生じない。ビ
ット線４２−０がＨ”レベルの書込みとなる時は、その
逆相のビット線τ２−ｏは′“Ｌ”レベルの書込みとな
るから、１列当たりの書込み電流の総和は、前記の電流
Ｔｐａに等しい。

（ＩＩ）　　読出し時のビット線４２−０の動作特性第
５図は、涜出し時のビット線４２−０の動作特性図であ
る。第５図において、ＬｄはＮＭＯＳ５１−０及びＰＭ
Ｏ３５２−０による負荷曲線である。Ｃｒｙ）は“Ｌ”
レベルの読出し時のメモリセル４３による駆動曲線であ
り、横軸のＣｒｈはＩＩ　Ｈ１１レベルの読出し時のメ
モリセル４３による駆動曲線である。なお、この時のメ
モリセル４３内において、ＰＭＯ５５２−０による電源
電位ＶＣＣから流れ込む電流の影響は、非常に小さいの
でそれを無視する。

従って、ＩＩ　Ｌ　Ｉ＋レベルの読出し時におけるビッ
ト線４２−０の動作点は、曲線Ｃｒ、Ｑと曲線Ｌｄとの
交点Ｒであり、この時の電位Ｖｒがビット繰言売出しの
ＩＩ　Ｌ　＋ルベルルの読出し時におけるビット線４２−０の動作点は、第
５図の横軸のＣｒｈと曲線Ｌｄとの交点Ｓであり、この
時の電位Ｖｓがビット線４２−０の読出し“８　４ルベ
ルとなる。

（ＩＩＩ）　　本実施例と従来とのビット線負荷回路１
０、５０の特性比較本実施例のビット線負荷回路５０による特性と、従来の
最も基本的なビット線負荷回路１０を有する第２図のＲ
ＡＭの特性とを比較する。

例えば、読出し時の動作速度を同一と仮定すると、即ち
、第５図における読出し時の動作点が等しくなるように
すると、従来の第２図のビット線負荷回路１０の負荷曲
線は、第４図の破線曲線Ｌｎとなる。従って、“Ｌ”レ
ベルの書込み時のビット線、例えば３−０の動作点は、
第４図における破線曲線Ｌｎと実線曲線Ｃｗ．ｌ）との
交点Ｐｂとなり、書込み電流はＩｐｂ　（＞Ｉｐａ＞　
、書込み“Ｌ゛レベルＶｐ　ｂ　（＞Ｖｐ　ａ）となる
。

そのため、本実施例のビット線負荷回８５０によれば、
第２図のビット線負荷回路１０に対して、書込み電流を
（Ｉｐｂ−Ｉｐａ）分だけ低減でき、さらに書込み“Ｌ
”レベルをより低い電位にできることから、書込みマー
ジンをも向上できる。また、第１図のＮＭＯＳ５１−０
．５１−１のオン抵抗を小さくすると、第５図に示す負
荷曲線Ｌｄの高い電位の領域の傾きが急峻なものとなっ
て、読出し時のビット線対４２−０，τツー０へ流れる
プルアップ電流が大きくなり、ビット線振幅（第５図中
のＶｓ−Ｖｒ）も小さくできることから、高速化が図れ
る。このような場合でも、前記のように書込み電流Ｉｐ
ａはＰＭＯＳ５２−０。

５２−１のオン抵抗によって決まることから、書込み電
流の上昇は生じない。

（１ｖ）　　本実施例と従来の第３図との比較本実施例
のビット線負荷回路５０では、第３図のビット線負荷回
路１０Ａとは異なり、そのビット線負荷回路１０Ａのイ
ンピーダンスを制御信号φによって切換える必要がない
ため、従来のように制御信号φのタイミング誤差によっ
て高速化と書込み電流減少の効果とが減殺されることが
ない。

その上、本実施例のビット線負荷回路５０では、従来の
第３図のように全てのビット線負荷のインピーダンスが
同時に切換わって電源電位ＶＣＣ及び接地電位ＶＳＳ側
にノイズが生じるということがなく、それによって誤動
作を的確に防止することができる。

なお、本発明は、図示の実施例に限定されず、例えばメ
モリセル４３を他のトランジスタ構成にしたり、メモリ
アレイ４０の周辺回路を図示以外の回路構成にする等、
種々の変形が可能である。

（発明の効果）以上詳細に説明したように、本発明によれば、ＮＭＯＳ
とＰＭＯＳの直列接続でビット線負荷回路を構成したの
で、書込み時においてＰＭＯＳが、読出し時にはＮＭＯ
Ｓが、それぞれ負荷抵抗として働き、それによって書込
み電流が低減し、さらに書込みマージンが向上すると共
に読出し動作の高速化をも図ることが可能となる。その
ため、従来の可変インピーダンス型のビット線負荷回路
と同様の優れたＭＯＳスタティックＲＡＭが実現できる
。

また、従来の可変インピーダンス型ビット線負荷回路と
は異なり、負荷回路のインピーダンスを制御信号によっ
て切換える＜ｅ−要かないため、従来のように制御信号
のタイミンク誤差によって効果が減殺されるということ
がなくなる。その上、ビット線負荷回路中の全てのピッ
１へ線負荷のインピーダンスが同時に変化することがな
いので、電源電位及び接地電位側にノイズが発生するこ
とがなく、そのノイズによる誤動作を的確に防止するこ
とができる。従って、高速動作に優れ、書込み電流が小
さく、誤動作の生じないＭＯＳスタテイ、ンクＲＡＩＶ
Ｉを得ることができる。

【図面の簡単な説明】

第１図は本発明の実施例を示すＭＯＳスタティックＲＡ
　Ｍの概略の構成ブロック図、第２図は従来のＭＯＳス
タティックＲＡ、Ｍの概略の構成ブロック図、第３図は
従来の他のビット線負荷回路の回路図、第４図は書込み
時の動作特性図、第５図は読出し時の動作特性図である
。４０・・・・・・メモリアレイ、４１−０〜４１−ｎ・
・・ワード線、４２−０．τツー０．４２−１．了π−
１・・・・・・ビット線対、４３・・・・・・メモリセ
ル、４８・・・・・・行アドレスデコーダ、５０・・・
・・・ビット線負荷回路、５１−０〜５１−３・・・・
・・ＮＭＯ３，５２−Ｏ〜５２−３・・・・・・ＰＭＯ
３，６０・・・・・・列スイッチ回路、６２．τＴ・・
・・・・データ線対、６３・・・・・・列アドレスデコ
ーダ、６４・・・・・・ｊ売出し回路、７０・・・・書
込み回路、ＲＤ・・・・・・読出しデータ、ＶＣＣ・・
・・・・電源電位、ＶＳＳ・・・・・・接地電位、ＷＤ
、Ｗ万・・・・・書込みデータ。

Claims

【特許請求の範囲】相補的なビット線材に接続されＭＯＳトランジスタで構
成されたメモリセルと、前記ビット線対に接続され、前記メモリセルに対するデ
ータの書込みおよび読出し開始前に前記ビット線対を所
定の電位にするビット線負荷回路とを、備えたＭＯＳスタティックＲＡＭにおいて、前記ビット
線負荷回路は、ゲートが接地電位に接続されたＰチャネル型ＭＯＳトラ
ンジスタと、ゲートが電源電位に接続されたＮチャネル
型ＭＯＳトランジスタとを有し、そのＰチャネル型ＭＯ
Ｓトランジスタ及びＮチャネル型ＭＯＳトランジスタを
、前記ビット線対と電源電位との間に直列に接続したこ
とを特徴とするＭＯＳスタティックＲＡＭ。