JPH0382073A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は論理回路に関し、特にエミッタ結合を介して構
成され、情報処理装置等において用いられる論理回路に
関する。

〔従来の技術〕

従来の典型的なエミッタ結合論理回路（Ｅｍｉｔｔｅｒ
Ｃｏｕｐｌｅｄ　Ｌｏｇｉｃ；略してＥＣＬ、以下、論
理回路という〉の回路図を第４図に示す０本例は、負論
理においては、２人力のＡＮＤ回路として動作する論理
回路で、端子６２および６３から入力される信号入力に
対応するトランジスタ３３および３４と、定電流回路４
０と、ベースに基準電位を供給されるトランジスタ３５
と、エミッタ・ホロワを形成するトランジスタ３６およ
び抵抗３９と、抵抗３７および３８と、次段の論理回路
までの配線容量と次段の論理回路の入力容量とを併せて
表している負荷容量４１と、）により形成されている。

入力端子６３に低電位の信号が印加されており、入力端
子６２に印加される入力信号が、低電位から高電位に変
化する場合、トランジスタ３３はオフ状態からオン状態
に推移し、トランジスタ３５は、オン状態からオフ状態
に推移する。また、トランジスタ３３および３４のコレ
クタ電位は高電位から低電位に変化し、トランジスタ３
５のコレクタ電位は低電位から高電位に変化する。この
電位の変化に伴い、出力端子６４には、低電位から高電
位に変化する立上り波形が出力される。この場合、トラ
ンジスタ３６のベース・エミッタ間の電圧は一時的に大
きくなり、大きなエミッタ電流により負、荷容量４１が
充電されるため、出力端子６４からの出力信号の立上り
に要する時間は短縮される。

次に、入力端子６３に低電位の信号が印加されており、
入力端子６２に印加される入力信号が、高電位から低電
位に変化する場合、トランジスタ３３はオン状態からオ
フ状態に推移し、トランジスタ３５は、オフ状態からオ
ン状態に推移する。また、トランジスタ３３および３４
のコレクタ電位は低電位から高電位に変化し、トランジ
スタ３５のコレクタ電位は高電位から低電位に変化する
。この電位の変化に伴い、出力端子６４には、高電位か
ら低電位に変化する立下り波形が出力される。この場合
、トランジスタ３６は一時的にオフ状態となり、負荷容
量　４１は、抵抗３９を通してのみ放電されるため、特
に負荷容量４１が大きい場合には、立下りに要する時間
が、立上りに要する時間に比較して遥かに長くなるとい
う結果を生じる。

このように、負荷容量４１が大きくなるに伴い、立下り
に要する時間が次第に大きくなり、立上りに要する時間
との差が大きくなって、アンバランスを生じるとともに
、論理回路としての信号遅延時間も長くなるが、この信
号波形の一例を第５図（ａ）および（ｂ）に示す、第５
図（ａ＞は、立上り時の出力波形を示し、第５図（ｂ）
は、立下り時の出力波形を示している。

〔発明が解決しようとする課題〕

上述した従来の論理回路においては、特に、出力信号の
立下りの過渡状態において、エミッタ・ホロワを構成す
るトランジスタが一時的にオフ状態となり、論理回路に
おける負荷容量が大きい場合には立下りに要する時間が
長くなり、論理回路としての信号遅延時間が長大化する
という欠点がある。

〔課題を解決するための手段〕

本発明の論理回路は、コレクタが抵抗を介して接地され
るとともに、ベースが入力端子として形成され、エミッ
タが所定の定電流回路を介して所定の供給電源に接続さ
れる、少なくとも１個の第１のトランジスタと、コレク
タが抵抗を介して接地されるとともに、ベースに所定の
基準電位が印加され、エミッタが前記第１のトランジス
タのエミッタに共通？＃続されるｗｓ２のトランジスタ
と、コレクタが接地されるとともに、ベースが前記第２
のトランジスタのコレクタに接続され、エミッタが出力
端子として形成される第３のトランジスタと、コレクタ
が前記第３のトランジスタのエミッタに接続されて共に
出力端子を形成するとともに、ベースが所定の電位シフ
ト回路の出力側に接続され、エミッタが所定の抵抗とコ
ンデンサの並列回路を介して首記供給電源に接続される
第４のトランジスタと、入力側が前記第１のトランジス
タのコレクタにｔ＃続され、出力側が前記第４のトラン
ジスタのベースに接続されて、前記第１のトランジスタ
のコレクタ電位をシフトして前記第４のトランジスタの
ベースに入力する首記電圧シフト回路と、を偏えて構成
される： 〔実施例〕 次に、本発明について図面を参照して説明する。第１図
は、本発明の第１の実施例の回路図である、第１図に示
されるように、本実施例は、負荷容量１６に対応して、
トランジスタ１〜６と、抵抗７〜１０と、コンデンサ１
１と、定電流回路１３と、ダイオード１４と、トランジ
スタ４、ダイオード１４および抵抗９を含む電位シフト
回路１５と、を備えて構成される。

本実施例は、負論理においては２人力のＡＮＤ回路とし
て動作する論理回路で、トランジスタ１および２のベー
スには、それぞれ所定の入力信号が印加される端子５１
および５２が接続されている。

また、トランジスタ３のベースには、所定の基準電位が
印加される端子５３が接続されている。基準電位は、本
論理回路から出力される論理“Ｏ”に対応する高電位と
、論理“１”に対応する低電位との中間の電位に設定さ
れる。トランジスタ１゜２および３のエミッタは、定電
流回路１３を経由して電源入力用の端子５５に接続され
ている。

トランジスタ５は、エミッタから論理出力を取出すトラ
ンジスタで、そのエミッタは、本論理回路の出力用の端
子５４に接続されている。浮遊容量１６は、次段に縦続
接続される論理回路までの配線容量と、次段の論理回路
の入力容量とを含む等価的な容量である。

本実施例の従来例との相違点は、トランジスタ５のエミ
ッタと端子５５の間に、トランジスタ６、抵抗１０およ
びコンデンサ１１を含む回路が設けられており、トラン
ジスタｌのコレクタとトランジスタ６のベースとを、ト
ランジスタ４、ダイオード１４および抵抗９を含む電位
シフト回路１５を介して接続している点である。

このようにして構成された論理回路において、先ず、端
子５２に低電位の信号が印加され、端子５１に印加され
る信号が低電位から高電位に変化する過渡的な状態を考
えると、トランジスタ１はオフの状態からオンの状態に
、トランジスタ３はオンの状態からオフの状態に移行し
、トラジスタ４のベースの電位は高電位から低電位に、
トランジスタ５のベースの電位は低電位から高電位に変
化する。これに伴い、端子５４からは低電位から高電位
に立上る論理信号が出力される。この場合、トランジス
タ５のベース・エミッタ間の電圧は一時的に大きくなり
、この結果、大きなエミッタ電流によって負荷容量１６
に対する充電が行われるため、前記論理出力の立上りに
要する時間が短縮される。

上記の動作に並行して、トランジスタ６のベースの電位
は高電位から低電位に変化し、トランジスタ６は一時的
にオフの状態となり、トランジスタ５のエミッタ電流は
すべて負荷容量１６に流入するため、論理信号出力の立
上りに要する時間は従来回路による場合よりも短縮され
る。

次に、端子５２に低電位の信号が印加され、端子５１に
印加される信号が高電位から低電位に変化する過渡的な
状態を考えると、トランジスタ１はオンの状態からオフ
の状態に、トランジスタ３はオフの状態からオンの状態
に変化し、トランジスタ４のベースの電位は低電位から
高電位に、トランジスタ５のベースの電位は高電位から
低電位に変化する。これに伴い、端子５４からは高電位
から低電位に立下る論理信号が出力される。この場合、
トランジスタ５は一時的にオフの状態となるが、同時に
、トランジスタ６のベースの電位は低電位から高電位に
変化し、トランジスタ６のベース・エミッタ間の電圧は
、−時的に大きくなり、大きなエミッタ電流によりコン
デンサ１１を充電するとともに、エミッタ電流に略等し
い大きなコレクタ電流により、負荷容量１６に蓄積され
ている電荷のの強力な放電が行われる。この作用により
、本実施例においては、従来回路に比較して、論理信号
出力における立下りに要する時間は格段に短縮され、論
理回路としての信号遅延時間は、より一層短くなる。し
かも、この効果は、負荷容量１６が大きい程顕著に現わ
れる。この様子は、第２図（ａ）および（ｂ）に示され
る。

次に、本発明の第２の実施例について説明する。第３図
は、前記第２の実施例の回路図である。第３図に示され
るように、本実８１例は、負荷容量３２に対応して、ト
ランジスタ１７〜２４と、抵抗２５〜２８と、コンデン
サ２９と、定電流回路３ｏと、トランジスタ２１．２２
および抵抗２７を含む電位シフト回路３１と、を備えて
構成される。

本実施例の前記第１の実施例との相違点は、入力信号に
対応するトランジスタ１７および１８に対して、更に、
もう−個のトランジスタ１９が追加されていることと、
電位シフト回路３１において、第１図におけるダイオー
ド１４の代りに、ダイオード結合のトランジスタ２２が
用いられていることと、トランジスタ２３のベースがト
ランジスタ１７〜１９のコレクタに接続され、トランジ
スタ２１のベースがトランジスタ２０のコレクタに接続
されていることである０本実施例は、負論理では３人力
ＮＡＮＤ回路として動作する。

本実施例においても、入力側の端子は５６．５７および
５８と一つ増えてはいるものの、第１の実施例の場合と
同様に、出力側の端子６０の電位が低電位から高電位に
変化する立上り波形の場合、トランジスタ２３の大きな
エミッタ電流により負荷容量３２が充電されるため、端
子６０から出力される論理信号の立上り時間は短縮され
る。また、これと並行して、トランジスタ２４のベース
の電位は高電位から低電位に変化し、トランジスタ２４
は一時的にオフの状態となり、トランジスタ２３のエミ
ッタ電流は、すべて負荷容量３２を充電するように流入
するため、端子６０から出力される論理信号の立上りに
要する時間は従来回路に比較して短縮される。

次に、端子６０から出力される論理信号の電位が高電位
から低電位に変化する立下り波形の場合には、トランジ
スタ２３は一時的にオフの状態となるが、同時にトラン
ジスタ２４のベースの電位は、低電位から高電位に変化
し、トランジスタ２４には一時的に大きなエミッタ電流
が流れて、コンデンサ２９を充電するとともに、エミッ
タ電流に略等しい大きなコレクタ電流により負荷容量に
蓄積されている電荷が強力に放電され、従来回路に比較
して、端子６０から出力される論理信号の立下りに要す
る時間は遥かに短縮され、論理回路としての信号遅延時
間は著しく短縮される。しかも、この効果は、負荷容量
３２が大きい程顕著に現われる。

〔発明の効果〕

以上、詳細に説明したように、本発明は、論理回路の出
力側の端子に、負荷容量に蓄積される電荷を放電するた
めのトランジスタを接続して、論理出力が立下り波形と
なる場合には、−時的に前記トランジスタに大きな電流
を流すように制御し、また、論理出力が立上り波形とな
る場合には、−時的に前記トランジスタがオフの状態と
なるように制御することにより、論理出力の立下りと立
上りのそ゛れぞれに要する時間を短縮し、論理回路とし
ての信号遅延時間を短縮することができるという効果が
ある。

【図面の簡単な説明】

第１図は本発明の第１の実施例の回路図、第２図は前記
第１の実施例における入出力波形を示す図、第３図は本
発明の第２の実施例の回路図、第４図は従来例の回路図
、第５図は前記従来例における入出力波形を示す図であ
る。 図において、１〜６，１７〜２４．３３〜３６・・・・
・・トランジスタ、７〜１０．２５〜２８．３７〜３９
・・・・・・抵抗、１１、２９・・・・・・コンデンサ
、１３．３０．４０・・・・・・定電流回路、 １５゜ ３１・・・・・・電位シフト回路。 １６．３２．４１・・・・・・負 荷容量。

Claims (1)

1. 【特許請求の範囲】 コレクタが抵抗を介して接地されるとともに、ベースが
   入力端子として形成され、エミッタが所定の定電流回路
   を介して所定の供給電源に接続される、少なくとも１個
   の第１のトランジスタと、コレクタが抵抗を介して接地
   されるとともに、ベースに所定の基準電位が印加され、
   エミッタが前記第１のトランジスタのエミッタに共通接
   続される第２のトランジスタと、 コレクタが接地されるとともに、ベースが前記第２のト
   ランジスタのコレクタに接地され、エミッタが出力端子
   として形成される第３のトランジスタと、 コレクタが前記第３のトランジスタのエミッタに接続さ
   れて共に出力端子を形成するとともに、ベースが所定の
   電位シフト回路の出力側に接続され、エミッタが所定の
   抵抗とコンデンサの並列回路を介して前記供給電源に接
   続される第４のトランジスタと、 入力側が前記第１のトランジスタのコレクタに接続され
   、出力側が前記第４のトランジスタのベースに接続され
   て、前記第１のトランジスタのコレクタ電位をシフトし
   て前記第４のトランジスタのベースに入力する前記電圧
   シフト回路と、を備えることを特徴とする論理回路。