JPH0382284A - ビデオディスプレイ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、成る映像信号によって、表示画面に、該表示
画面のアスペクト比（横縦比）とは異なるアスペクト比
の画像を表示することが可能なビデオディスプレイ装置
に関するものである。

〔従来の技術〕

従来のビデオディスプレイ装置について、ビデオディス
プレイ装置の１種であるテレビジョン受信機を例として
、以下、説明する。

通常のテレビジラン受信機では、画面のアスペクト比（
横縦比−横：縦）が４：３で、螢光面もほぼこの寸法比
のものが使用されている。これに対し、ハイビジョン放
送と呼ばれる高品位テレビジョン方式では、この比率を
１６：９とするものが提案されている。当然、受信機と
しても、このような１６：９の横長画面を持ったテレビ
ジョン受信機が必要とされるが、この場合、受信する画
像はアスペクト比が１６：９のハイビジョン画像ばかり
でなく、通常のテレビジボン画像（アスペクト比４：３
）の表示も行う必要が出てくるにのようにアスペクト比
１６：９の画面を持ったテレビジョン受信機の蛍光面に
、アスペクト比が４＝３の画像を表示させると、本来、
画像が持っているアスペクト比が損なわれ、画像が横長
に歪んで表示されてしまう、そこで、入力される画像を
予め水平方向に３／４倍に圧縮しておくことにより、ア
スペクト比１６：９の画面に表示される際に、その画像
が水平方向に４／３倍に伸長されることによって、画像
は元のアスペクト比に戻り、歪みのない正しい画像を表
示することができ１、る。

しかし、この時、画像の上下の端部をアスペクト比１６
：９の画面の端部に合わせるように表示した場合、第１
４図（ａ）、（ｂ）に示すように、画面の両端または片
側に画像が表示されない余白部分が生じてしまい、これ
により画面全体の不自然さ、見苦しさを視聴者に感じさ
せてしまう。

そこで、この問題に対し、従来では、例えば、特開昭６
３−２６１７３号公報に開示されているように、上記し
た画像の表示されない余白部分には任意の単色を映出す
ことにより、画面全体の不自然さ、見苦しさを軽減させ
ていた。

〔発明が解決しようとする問題点〕

上記した様に、従来では、アスペクト比１６；９の画面
にアスペクト比４：３の通常のテレビジョン画像を表示
する場合に、画像が表示されない余白部分に単色を映出
することにより、画面全体の不自然さ、見苦しさを軽減
させていた。

しかしながら、このような状態で長時間使用すると、画
面における画像表示部分の蛍光体が劣化したり、あるい
は画像表示部分のパネルガラスが変色（ブラウニング）
したりして、画面水平方向に不均一な輝度変化が起こり
、その後、アスペクト比１６：９のハイビジラン画像を
表示させるために画面全体を使用した場合に、輝度むら
が生じることになる。特に、この輝度むらは、アスペク
ト比４：３の画像の端部とその余白部分との境界線上で
段差がつくため非常に目立ちやすく、画面全体にハイビ
ジボン画像を表示する場合に著しく画像品位を劣化させ
ていた。

本発明の目的は、上記した従来技術の問題点を解決し、
画面に、画面のアスペクト比とは異なるアスペクト比の
画像を長時間表示したとしても、その後、画面のアスペ
クト比と同じアスペクト比の画像を表示した場合に、輝
度むらを発生しないビデオディスプレイ装置を提供する
ことにある。

〔課題を解決するための手段〕

上記した目的を達成するために、本発明では、成る映像
信号によって表示画面に該表示画面のアスペクト比とは
異なるアスペクト比の画像を表示する際に、前記表示画
面のアスペクト比と前記画像のアスペクト比との違いに
より、前記表示画面における、前記画像の表示される部
分以外の部分に生じる余白部分に、前記映像信号に基づ
いて作成した画像を、補間して表示させる補間手段を設
けるようにした。

また、前記映像信号によって前記表示画面に該表示画面
のアスペクト比とは異なるアスペクト比の画像を表示す
る際に、同時に補間して表示される前記画像を、隠蔽す
る隠蔽手段を設けるようにした。

〔作用〕

前記補間手段は、前記映像信号に基づいて画像を作威し
、その画像を前記表示画面の余白部分に、補間して表示
させる。

このように、前記表示画面に該表示画面のアスペクト比
とは異なるアスペクト比の画像を表示する場合に、前記
表示画面の余白部分に、所定の画像を補間して表示する
ことにより、長時間表示したとしても、画面全体におけ
る螢光体の劣化及びパネルガラスの変色は一様となるの
で、その後、前記表示画面に該表示画面のアスペクト比
と同じアスペクト比の画像を表示しても、輝度むらを発
生することがなく、画像の品位が損なわれることがない
。

一方、前記隠蔽手段は、前記表示画面の余白部分に補間
して表示される前記画像を隠蔽する。

このように、前記表示画面に該表示画面のアスペクト比
とは異なるアスペクト比の画像を表示する際、前記隠蔽
手段によって前記表示画面の余白部分に補間して表示さ
れる画像を隠蔽することにより、画像全体を見やすくす
ることができる。

〔実施例〕

以下、本発明の第１の実施例を第１図により説明する。

第１図は本発明の第１の実施例を示すブロック図である
。

第１図において、１０１は倍速に変換された水平同期信
号、１０２はタイミング発生回路、１０３は３２／３ｆ
ｓｃ（ｆｓｃは色副搬送波周波数）の圧縮用のクロック
、１０４は８ｆｓｃの倍速用のりロック、１０５は後述
するメモリ回路１１６，１１７の読み書きモードを制御
するメモリ制御信号、１０６は読み出し開始を示すリー
ドリセット信号、１０７は書き込み開始を示すライトリ
セット信号である。また、１０８は後述する読み出しア
ドレス１２５を発生させるアドレス発生回路、１０９は
後述する書き込みアドレス１２７を発生させるアドレス
発生回路であり、両者共、例えば、カウンタ回路により
構成される。また、１１０はアドレス変換回路、１１１
．１１２は入力されるアドレスを切り換えて出力するマ
ルチプレクサ、１１３は倍速に変換された画像データと
しての入力データ、１１４，１１５はイネーブル期間入
力されたデータを出力し、ディスエイプル期間ハイイン
ピーダンス状態となるバッファ回路、１１６，１１７は
メモリ回路、１１８，１１９はインバータ回路、１２０
，１２１はイネーブル期間入力されたデータを出力し、
ディスエイプル期間ハイインピーダンス状態となるバッ
ファ回路、１２２はラッチ回路、１２３は出力信号、１
２４は陰極線管（ＣＲＴ）、１２５は読み出しアドレス
、１２６は変換読み出しアドレス、１２７は書き込みア
ドレス、１２８は出力データである。

では、第１図の動作について、まず、その概略を説明す
る。

本実施例における基本的な動作は、ＣＲＴ１２４の表示
画面と入力画像との互いのアスペクト比の違いにより生
ずる余白部分に、入力画像の一部の画像を映出すること
によって、余白部分への画像の補間を行い、画面全体に
わたり蛍光体の劣化やパネルガラスの変色が一様になる
ようにするという事である。

この余白部分に映出すべき画像の例を第２図に示す。第
２図はアスペクト比１６：９のＣＲＴＩ２４の画面に、
アスペクト比４：３（１２：９）のＮＴＳＣ信号による
映像を映出した場合の例である。

第２図において、Ａ、Ｂはそれぞれアスペクト比４：３
の画像を映出した時の左右の境界を示す。

第２図（ａ）、は境界Ａ、Ｂに対し鏡対称の画像を余白
部分に映出した例である。第２図（ｂ）は余白部分の画
像として、入力された画像情報をもう一度境界Ｂのポイ
ントより与えた例である。また、第２図（ｃ）は余白部
分の画像として、入力された画像情報の中で最も境界Ｂ
に近い画像情報をそのまま水平方向に与えた例である。

以上のようにすると、これらのどの場合でも、余白部分
には入力画像情報が与えられているので、平均的に見れ
ば蛍光体の劣化やパネルガラスの変色は画面全体で一様
になる。特に、第２図（ａ）のように鏡対称にすれば、
境界Ａ、Ｂにおいて画像が連続になるので境界部が分か
りにくくなり、より好ましい。

では、第１図の動作について第２図（ａ）に示す画像を
映出する場合を例として、より具体的に説明する。

なお、説明の便宜上、入力信号は倍速に変換されたＮＴ
ＳＣ信号であるものとする。従って、このＮＴＳＣ信号
より得られた水平同期信号１０１も入力データ１１３も
、それぞれ、前述の如く、倍速に変換されたものとなる
。

また、ＮＴＳＣ信号を倍速変換する方法としては種々の
ものがあり、例えば、その概提案例としては、特開昭６
１−６３１７１号公報等があげられるが、本発明には直
接関係しないので、その説明は省略する。

水平同期信号１０１は上記の如く、倍速（ｒ＝３１．５
ｋＨｚ）の同期信号であり、タイミング発生回路１０２
の基準同期を与える。これによりタイミング発生回路１
０２は、アドレス発生回路１０８．１０９の初期タイミ
ングを決めるリセット信号１０６，１０７をそれぞれ出
力するとともに、メモリ回路１１６，１１７の読み書き
モードを制御するメモリ制御信号１０５を出力する。

ところで、アドレス発生回路１０８は読み出しアドレス
１２５を発生し、アドレス発生回路１０９は書き込みア
ドレス１２７を発生する。アドレス発生回路１０８の出
力である読み出しアドレス１２５はアドレス変換回路１
１０により変換されて、実際の読み出しアドレスとなる
変換読み出しアドレス１２６になる。

そして、このアドレス変換回路１１０の出力である変換
読み出しアドレス１２６とアドレス発生回路１０９の出
力である書き込みアドレス１２７とを、メモリ制御信号
１０５にてマルチプレクサ１１１．１１２を制御するこ
とにより、切り換えてメモリ回路１１６，１１７に出力
する。

即ち、メモリ回路１１６が書き込みモードの時は、マル
チプレクサ１１１は書き込みアドレス１２７をメモリ回
路１１６に供給し、バッファ回路１１４は入力データ１
１３を通過させメモリ回路１１６に供給するよう動作す
る。また、バッファ回路１２０の出力はハイインピーダ
ンスに保たれる。

一方、メモリ回路１１６が書き込みモードの時、メモリ
回路１１７は、反対に読み出しモードに切り換えられて
おり、マルチプレクサ１１２は変換読み出しアドレス１
２６をメモリ回路１１７に供給し、バッファ回路１１５
の出力はハイインピーダンスとなっている。また、バッ
ファ回路１２１はメモリ回路１１７からの読み出しデー
タを通過させ、出力データ１２８としてラッチ回路１２
２に供給する。そして出力データ１２８はラッチ回路１
２２により保持され、出力信号１２３となる。

これらの各信号のタイミングを第３図に示す。

なお、第３図において、各信号を示す番号は第１図のそ
れと対応している。また、リードリセット信号１０６の
上の「Ａ」は第２図（ａ）の境界Ａと対応するタイミン
グである。

メモリ回路１１６．１１７の読み出しと書き込みのモー
ドは倍速のＩＨ（Ｈは水平走査面ｗ１）毎に切り換えら
れ、常にお互いに反対のモードになっている。

ここで・、書き込みアドレス発生用のクロック１０４は
８ｆ５．であり、また、読み出しアドレス発生用のクロ
ック１０３はクロック１０４の４／３倍の３２／３ｆ３
Ｃである。そうすると、読み出し速度は、書き込み速度
の４／３倍であるから、人力データ１１３として送られ
てきた画像は水平方向に３／４倍に圧縮されることにな
る。

この圧縮により画面のうち、１／４が情報がなくなるこ
とになるが、この余白部分において、変換読み出しアド
レス１２６として、第３図に示すように、リードリセッ
ト信号１０６のタイミング八に対称となるアドレスをメ
モリ回路１１６，１１７に供給すれば、これに従って出
力データ１２８もリードリセット信号１０６のタイミン
グＡに対称に読み出される。

なお、ここで、変換読み出しアドレス１２６として、第
３図に示すようなアドレスを得るためには、アドレス変
換回路１１０において、次のような変換をすればよい。

即ち、アドレス発生回路１０８において、倍速のＩＨの
間に、読み出しアドレス１２５としてＡ６〜Ａ　Ｉ　ｔ
　ｌ　ｔのアドレスを出力させ、それに対し、アドレス
変換回路１１０では、そのアドレスのうち、Ａ０〜Ａ、
。、を入力している間は、そのまま変換せずにＡ０〜Ａ
、。、を出力させ、Ａ、１゜〜Ａ　ｌ　ｔ　Ｉ　！を入
力している間は、Ａ□。

はＡ、。に、Ａ　ｇ　、はＡ、。７に、・・・・・・、
Ａ１！□はＡ、に、Ａ　ｌ　ｔ　ｌ　ｌはＡｏに、それ
ぞれ変換して出力させるのである。

以上のようにして得られた出力信号１２３をアスペクト
比１６：９のＣＲＴ１２４の画面に映出すれば、第２図
（ａ）に示したように、アスペクト比４：３のＮＴＳＣ
信号の画像が中央に、そして左右の余白部分に入力画像
が境界Ａ、Ｂに対して折り返して見ることができる。

では、ここで、アドレス変換回路１１０の構成について
詳しく説明する。

第４図は第１図のアドレス変換回路１１０の一具体例を
示すブロック図である。

アドレス変換回路１１０は、第４図に示すように、例え
ば、読み出し専用メモリ（ＲＯＭ）５０２で構成され、
その読み出し専用メモリ５０２のアドレス入力は第１図
のアドレス発生回路１０８の出力に、データ出力はマル
チプレクサ１１１゜１１２の入力にそれぞれ接続される
。そして、第１図の読み出しアドレス１２５を読み出し
専用メモリ５０２のアドレス信号５０１として、出力デ
ータ５０３を第１図の変換読み出しアドレス１２６とし
てそれぞれ用いる。

この読み出し専用メモリ５０２のアドレス信号５０１の
ビット数を８ビツトに、また、出力データ５０３のビッ
ト数を８ビツトにそれぞれ選んでおくと、入力８ビツト
から出力８ビツトのアドレス変換が実現できる。

次に、第２図（ｂ）に示す画像を映出する場合について
第５図を用いて説明する。

第５図は第１図における要部信号のタイミングの他の例
を示すタイミング図である。

なお、第５図において、各信号を示す番号は第１図のそ
れと対応している。また、リードリセット信号１０６の
上の「Ａ」、「Ｂ」はそれぞれ第２図（ｂ）の境界Ａ、
Ｂと対応するタイミングである。また、リードリセット
信号１０６中の破線については、後述の第７図の実施例
にて説明する。

さて、この場合の動作は、第２図（ａ）に示す画像を映
出する場合の動作とほとんど同じであり、ただ、変換読
み出しアドレス１２６の内容が異なるだけである。

即ち、変換読み出しアドレス１２６として、第５図に示
すように、ＡｏからＡ、。、まで変化させた後は、元に
戻って再びＡｏから順次増加させる。

こうすることより、第５図に示すような出力データ１２
８が得られる。

ここで、変換読み出しアドレス１２６として、第５図に
示すようなアドレスを得るためには、アドレス変換回路
１１０において、次のような変換をすればよい。即ち、
アドレス発生回路１０８において、倍速のＩＨの間に、
読み出しアドレス１２５としてＡ０〜Ａ１□２のアドレ
スを出力させ、それに対し、アドレス変換回路１１０で
は、そのアドレスのうち、Ａ０〜Ａ、。、重入力してい
る間は、その７まま変換せずにＡ０〜Ａ、。、を出力さ
せ、ＡＨ０〜Ａ３．２を入力している間は、Ａ□。はＡ
ｏに、Ａ１．はＡＩに、・・・・・・、Ａ１□、はＡ、
。、に、Ａ、１□はＡ、。２に、それぞれ変換して出力
させるのである。

以上の様にして、アスペクト比１６：９のＣＲＴ１２４
の画面に第２図（ｂ）に示したような画像を映出するこ
とができる。

次に、第２図（ｃ）に示す画像を映出する場合について
第６図を用いて説明する。

第６図は第１図における要部信号のタイミングの別の例
を示すタイミング図である。

なお、第６図において、各信号を示す番号は第１図のそ
れと対応している。また、リードリセット信号１０６の
上の「Ａ」は第２図（ｃ）の境界Ａと対応するタイミン
グである。

この場合の動作も、第２図（ａ）に示す画像を映出する
場合の動作とほとんど同じであり、ただ、変換読み出し
アドレス１２６の内容が異なるだけである。

即ち、変換読み出しアドレス１２６として、第６図に示
すように、ＡｏからＡ、。、まで変化させた後は、Ａ、
。、のまま変化させないようにする。

こうすることより、第６図に示すような出力データ１２
８が得られる。

ここで、変換読み出しアドレス１２６として、第６図に
示すようなアドレスを得るためには、アドレス変換回路
１１０において、次のような変換をすればよい。即ち、
アドレス発生回路１０８において、倍速のＩＨの間に、
読み出しアドレス１２５としてＡ０〜Ａ、□２のアドレ
スを出力させ、それに対し、アドレス変換回路ｌｌＯで
は、そのアドレスのうち、Ａ０〜Ａ、。、を入力してい
る間は、そのまま変換せずに八〇〜Ａ９゜、を出力させ
、Ａ□。〜Ａ７．２を入力している間は、すべてＡ、。

。 に変換して出力させるのである。

以上の様にして、アスペクト比１６：９のＣＲＴ１２４
の画面に第２図（Ｃ）に示したような画像を映出するこ
とができる。

なお、第２図（Ｃ）に示す画像を映出する場合は、アド
レス変換回路１１０を用いなくとも、第６図に示すよう
な出力データ１２８を得ることができる。即ち、アドレ
ス発生回路１０８から読み出しアドレス１２５としてＡ
０〜Ａ、。、を出力させた後、次のリードリセット信号
１０６が入力されるまでの間、クロック１０３を第６図
に破線で示ス如＜ローレベルにすることより、アドレス
発生回路１０８のアドレス発生動作を停止させる。

すると、最後のデータであるり、。９が保持され、その
結果、第６図に示すような出力データ１２Ｂが得られる
。

以上、第１図の実施例について説明した。

次に、本発明の第２の実施例を第７図により説明する。

第７図は本発明の第２の実施例を示すブロック図である
。

第７図において、第１図と同様のものについては同様の
符号を付した。その他、７０１はタイミング発生回路、
７０２はマルチボートメモリ、７０３は読み出し開始を
示すリードリセット信号、７０４は書き込み開始を示す
ライトリセット信号、である。

前述した第１図の実施例では、２つのメモリ回路１１６
，１１７を使用していたが、本実施例では、メモリ回路
１１６，１１７に代えてマルチボートメモリ７０２を使
用するようにした。

マルチボートメモリは、一般に書き込みと読み出しが同
時行える記憶装置であり、そのままメモリ回路１１６，
１１７の代用が可能である。

第８図は第７図のマルチボートメモリの構成を示すブロ
ック図である。

第８図において、第７図と同様のものについては同様の
符号を付した。その他、７０５は書き込みアドレス発生
部、７０６はメモリ部、７０７は読み出しアドレス発生
部、である。

本実施例では、ＣＲＴ１２４の画面に第２図（ｂ）また
は（ｃ）に示す画像を映出することができる。

即ち、第２図（ｂ）に示す画像を映出する場合は、マル
チボートメモリ７０２に、クロック１０３．１０４、入
力データ１１３として、第５図に示したクロック１０３
，１０４、入力データ１１３を与えると共に、ライトリ
セット信号７０４としては第５図に示したライトリセッ
ト信号１０７を、リードリセット信号７０３としては第
５図に破線にて示したリードリセット１０６を、それぞ
れ与える。

この様に信号を与えることにより、書き込みアドレス発
生部７０５．読み出しアドレス発生部７０７において、
自動的に第５図に示したような書き込みアドレス１２７
、読み出しアドレス１２６が発生され、メモリ部７０６
に入力される。

この結果、メモリ部７０６からは第５図に示したような
出力データ１２８が出力され、出力信号１２３として、
ＣＲＴ１２４に入力される。そして、アスペクト比１６
：９のＣＲＴ　１２４の画面には、第２図（ｂ）に示し
たような画像が映出される。

また、第２図（ｃ）に示す画像を映出する場合は、マル
チボートメモリ７０２に、クロック１０４、入力データ
１１３として、第６図に示したクロック１０４、入力デ
ータ１１３を与えると共に、クロック１０３としては第
６図に破線にて示したクロック１０３を、ライトリセッ
ト信号７０４としては第６図に示したライトリセット信
号１０７を、リードリセット信号７０３としては第６図
に示したリードリセット１０６を、それぞれ与える。

この様に信号を与えることにより、書き込みアドレス発
生部７０５．読み出しアドレス発生部７０７において、
自動的に第６図に示したような書き込みアドレス１２７
、読み出しアドレス１２６が発生され、メモリ部７０６
に入力される。

この結果、メモリ部７０６からは第６図に示したような
出力データ１２８が出力され、出力信号１２３として、
ＣＲＴ１２４に入力される。そして、アスペクト比１６
：９のＣＲＴ１２４の画面には、第２図（Ｃ）に示した
ような画像が映出される。

以上、第７図の実施例について説明した。

次に、本発明の第３の実施例を第９図により説明する。

第９図は本発明の第３の実施例を示すブロック図である
。

第９図において、第１図及び第７図と同様のものについ
ては同様の符号を付した。その他、９゜１は垂直同期信
号、９０２はアドレス発生回路１．。

９０３は水平リセット信号、９０４は垂直リセット信号
、９０５は水平アドレス、９０６は垂直アドレス、９０
７はフレームメモリ、９０８はスイッチ、９０９はフレ
ームメモリ９０７の出力データ、９１０はマルチポート
メモリ７０２の出力データ、９１１は切り換えパルス、
９１２はタイミング発生回路、である。

では、第９図の動作について、まず、その概略を説明す
る。

本発明では、アスペクト比の違いにより生ずる余白部分
に、入力画像にほぼ近い画像が映出されていれば良いの
で、その余白部分に入力画像を拡大または縮小した画像
を映出しても同様の効果が得られる。

その樺な画像の例を第１０図（ａ）、　（ｂ）に示す。

第１０図（ａ）は入力画像の破線で囲まれた部分を余白
部分に拡大して映出した例であり、また、第１０図（ｂ
）は入力映像を余白部分に縮小して映出した例である。

なお、第１０図（ｂ）において、３つの縮小画像は全く
入力画像と等しい画像であってもよいし、画面の上から
下へ、少しずつ時間をずらしてサイクリックに映出され
るストロボ表示のような画像であってもよい。即ち、余
白部分へ映出される画像は、常に入力映像と時間的に等
しい画像である必要はなく、このように多少時間のずれ
た画像であっても、その効果はほとんど同しであり、長
期的に見れば、全面的に同様な画像が映出されたことに
なる。その他、これら縮小画像を一時静止させるように
しても、動画に戻す機能さえつけてあれば、本発明の効
果を得る上でなんら差し支えがない。

では、第９図の動作について、第１０図（ａ）に示す画
像を映出する場合を例として、より具体的に説明する。

なお、マルチポートメモリ７０２の動作は、前述の第７
図の実施例と同様であるので、その説明は省略する。

タイミング発生回路９１２は、水平同期信号１０１と垂
直同期信号９０１を入力し、それらの信号を基にして、
アドレス発生回路９０２に水平リセット信号９０３と垂
直リセット信号９０４を出力し、マルチボートメモリ７
０２にリードリセット信号７０３とライトリセット信号
７０４を出力し、スイッチ９０８に切り換えパルス９１
１を出力する。

アドレス発生回路９０２は、水平リセット信号９０３及
び垂直リセット信号９０４により初期化される。そして
、フレームメモリ９０７に入力データ１１３を書き込む
際には、１／（８ｆｌＣ）毎に変化する水平アドレスと
ＩＨ毎に変化する垂直アドレスとをそれぞれ発生させ、
フレームメモリ９０７に供給する。

また、フレームメモリ９０７より出力データ９０９を読
み出す際には、１／　（４ｆｓｃ）　（”２／（８ｆｓ
ｃ））毎に変化する水平アドレスと２Ｈ毎に変化する垂
直アドレスとをそれぞれ発生させ、フレームメモリ９０
７に供給する。すると、フレームメモリ９０７の出力デ
ータ９０９としては、入力データ１１３による入力画像
の一部を垂直・水平方向共２倍に拡大した画像のデータ
が得られる。

スイッチ９１１は、フレームメモリ９０７の出力データ
９０９とマルチボートメモリ７０２の出力データ９１０
とを、切り換えパルス９１１によって、第１０図（ｃ）
に示す如く、余白部分（図では斜線部分）に出力データ
９０９による拡大画像が映出されるように、切り換え、
出力信号１２３としてＣＲＴ　１２４に送出する。

この結果、１６：９のＣＲＴ１２４の画面には、第１０
図（ａ）に示すような画像を映出させることができる。

次に、第１０図（ｂ）に示す画像を映出する場合につい
て説明する。

アドレス発生回路９０２は、水平リセット信号９０３及
び垂直リセット信号９０４により初期化される。そして
、フレームメモリ９０７に入力データ１１３を書き込む
際には、３／（８ｆｓｃ）毎に変化する水平アドレスと
３Ｈ毎に変化する垂直アドレスとをそれぞれ発生させ、
フレームメモリ９０７に供給する。すると、フレームメ
モリ９０７には、入力データ１１３による入力画像を垂
直・水平方向共１７３倍に縮小した画像のデータが書き
込まれる。

この際、フレームメモリ９０７の成る領域に１枚目の縮
小した画像のデータを書き終えたら、所定時間経過後、
フレームメモリ９０７の別の領域に２枚目の縮小した画
像のデータを書き込む、そして、それを書き終えたら、
所定時間経過後、フレームメモリ９０７のさらに別の領
域に３枚目の縮小した画像のデータを書き込む。そして
、それを書き終えたら、所定時間経過後、フレームメモ
リ９０７の、１枚目の縮小した画像のデータを書き込ん
だのと同じ領域に、次の縮小した画像のデータを重ねて
書き込む、このように、フレームメモリ９０７内の３つ
の領域をサイクリックに使用して、時間的に異なる３枚
の縮小した画像（即ち、時間的に間引きした３枚の縮小
画像）のデータの書き込みを行う。

そして、フレームメモリ９０７より出力データ９０９を
読み出す際には、ｉ／（ａｒｉｃ）毎に変化する水平ア
ドレスとＩＨ毎に変化する垂直アドレスとをそれぞれ発
生させ、フレームメモリ９０７に供給する。すると、フ
レームメモリ９０７の出力データ９０９としては、前述
の３枚の縮小した画像のデータが得られる。

その後、フレームメモリ９０７の出力データ９０９とマ
ルチポートメモリ７０２の出力データ９１０とが、スイ
ッチ９０８において切り換えられ、出力信号１２３とし
てＣＲＴ１２４に送出されることにより、１６：９のＣ
ＲＴ　１２４の画面に、第１０図（ｂ）に示すような画
像を映出させることができる。

なお、フレームメモリ９０７にデータを書き込む際に、
入力画像を縮小せず、入力画像のデータ（即ち、入力デ
ータ１１３）をそのまま書き込むと共に、１枚の入力画
像のデータを書き終えたら、所定時間経過後、次の１枚
の入力画像のデータを、フレームメモリ９０７の、先の
１枚の入力画像のデータを書き込んだのと同じ領域に重
ねて書き込むようにして、時間的に異なる入力画像（即
ち、時間的に間引きした入力画像）のデータの書き込み
を行うようにすれば、ＣＲＴ１２４の画面において、余
白部分には入力画像をストロボ表示にて映出することが
できる。

また、同様の書き込みを前述の拡大画像を映出する場合
に適用すれば、ＣＲＴ１２４の画面において、余白部分
には入力画像の拡大した画像をストロボ表示にて映出す
ることができる。

以上、第９図の実施例について説明した。

なお、以上の各実施例では、入力信号が倍速に変換され
たＮＴＳＣ信号であるものとして説明したが、入力信号
が倍速に変換されない標準速のＮＴＳＣ信号であっても
、本発明が適用可能であることは言うまでもない。

以上の各実施例により、表示画面と入力画像との互いの
アスペクト比の違いにより生ずる余白部分への画像の補
間について説明した。これらいずれの実施例によっても
、前述した表示画面における螢光体の劣化やパネルガラ
スの変色の部分的な差異に起因する輝度むらを生じるこ
とはない。

しかし、表示画面においては、本来映出されるべき入力
画像の他に、同じような画像がその入力画像のサイドに
付加されて映出されるため、場合によっては、画像全体
の印象が変わり、見にくくなる可能性がある。

そこで、その問題を解決した実施例について、以下、説
明する。

第１１図（ａ）は本発明の第４の実施例を示す正面図、
第１１図（ｂ）はアスペクト比４：３の画像を映出する
際の第１１図（ａ）の実施例の断面を示す断面図、第１
１図（Ｃ）はアスペクト比１６：９の画像を映出する際
の第１１図（ａ）の実施例の断面を示す断面図、である
。

本実施例において、ビデオディスプレイ装置１の画面の
左右端部には、遮蔽体２が設けられている。この遮蔽体
２は、ビデオデイプレイ装置１の上下端部に取り付けら
れたガイドレール３により移動方向が定められており、
ビデオデイプレイ装置ｌ内部に設けられた上下方向に中
心軸を持つ回転体４によって移動される。

そして、アスペクト比４：３の画像を映出する際には、
遮蔽体２をｉ４面の左右端部より中央の方に向かって移
動させ、第１１図（ｂ）に示す樺に、遮蔽体２によって
、入力画像の両サイドに付加される画像を！！蔽して、
画像全体を見やすくし、アスペクト比１６：９の画像を
映出する際には、遮蔽体２を画面の左右端部に向かって
移動させ、第１１図（Ｃ）に示す様に、遮蔽体２によっ
て隠蔽せずに、画面全体を見せるようにする。

第１２図（ａ）は本発明の第５の実施例を示す正面図、
第１２図（ｂ）はアスペクト比４：３の画像を映出する
際の第１２図（ａ）の実施例の断面を示す断面図、第１
２図（ｃ）はアスペクト比１６：９の画像を映出する際
の第１２図（ａ）の実施例の断面を示す断面図、である
。

本実施例において、ビデオディスプレイ装置ｌの画面の
左右端部には、カーテン５が設けられている。このカー
テン５は、ビデオデイプレイ装置１の上下端部に取り付
けられたガイドレール３により移動方向が定められてい
る。

そして、アスペクト比４：３の画像を映出する際には、
カーテン５を画面の左右端部より中央の方に向かって移
動させ、第１２図（ｂ）に示す様に、カーテン５をひく
ことによって、入力画像の両サイドに付加される画像を
隠蔽して、画像全体を見やすくし、アスペクト比１６：
９の画像を映出する際には、カーテン５を画面の左右端
部に向かって移動させ、第１２図（Ｃ）に示す様に、カ
ーテン５を閉じないで、画面全体を見せるようにする。

第１３図（ａ）は本発明の第６の実施例を示す正面図、
第１３図（ｂ）はアスペクト比４：３の画像を映出する
際の第１３図（ａ）の実施例の断面を示す断面図、第１
３図（Ｃ）はアスペクト比１６：９の画像を映出する際
の第１３図（ａ）の実施例の断面を示す断面図、である
。

本実施例において、ビデオディスプレイ装置１の画面の
左右端部には、扉６が設けられている。

この扉６は、ビデオデイプレイ装置１の左右端部に設け
られ、上下方向に延びた回動軸７を中心に回動する。

そして、アスペクト比４：３の画像を映出する際には、
扉６を内側に向かって回動させ、第１３図（ｂ）に示す
様に、Ｗ６を閉じることによって、入力画像の両サイド
に付加される画像を隠蔽して、画像全体を見やすくし、
アスペクト比１６：９の画像を映出する際には、扉６を
外側に向かって回動させ、第１３図（ｃ）に示す様に、
扉を開けて、画面全体を見せるようにする。

（発明の効果〕 以上説明したように、本発明によれば、画面に、画面の
アスペクト比とは異なるアスペクト比の画像を表示する
場合、画面と画像とのアスペクト比の違いにより生ずる
画面の余白部分に、所定の画像を補間して表示すること
により、長時間表示したとしても、画面全体における螢
光体の劣化及びパネルガラスの変色は一様となるので、
その後、画面に、画面のアスペクト比と同じアスペクト
比の画像を表示しても、輝度むらを発生することがなく
、画像の品位が損なわれることがない。

また、画面に、画面のアスペクト比とは異なるアスペク
ト比の画像を表示する際に、画面の余白部分に補間して
表示される画像を隠蔽手段によって隠蔽するようにした
場合は、画像全体が見やすくなる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図（ａ）、　　（ｂ）、（ｃ）はそれぞれ第１図の実施
例において画面の余白部分に映出すべき画像の例を示す
説明図、第３図は第１図における要部信号のタイミング
の一例を示す５４５７９図、第４図は第１図のアドレス
変換回路の一具体例を示すブロック図、第５図は第１図
における要部信号のタイミングの他の例を示す５４５７
９図、第６図は第１図における要部信号のタイミングの
別の例を示すタイミング図、第７図は本発明の第２の実
施例を示すブロック図、第８図は第７図のマルチボート
メモリの構成を示すブロック図、第９図は本発明の第３
の実施例を示すブロック図、第１０図（ａ）、（ｂ）は
それぞれ第９図の実施例において画面の余白部分に映出
すべき画像の例を示す説明図、第１０図（ｃ）は第９図
のスイッチの動作を説明するための説明図、第１１図（
ａ）は本発明の第４の実施例を示す正面図、第１１図（
ｂ）はアスペクト比４：３の画像を映出する際の第１１
図（ａ）の実施例の断面を示す断面図、第１１図（Ｃ）
はアスペクト比重６：９の画像を映出する際の第１１図
（ａ）の実施例の断面を示す断面図、第１２図（ａ）は
本発明の第５の実施例を示す正面図、第１２図（ｂ）は
アスペクト比４：３の画像を映出する際の第１２図（ａ
）の実施例の断面を示す断面図、第１２図（Ｃ）はアス
ペクト比１６：９の画像を映出する際の第１２図（ａ）
の実施例の断面を示す断面図、第１３図（ａ）は本発明
の第６の実施例を示す正面図°、第１３図（ｂ）はアス
ペクト比４：３の画像を映出する際の第１３図（ａ）の
実施例の断面を示す断面図、第１３図（Ｃ）はアスペク
ト比１６：９の画像を映出する際の第１３図（ａ）の実
施例の断面を示す断面図、第１４図（ａ）、　　（ｂ）
はそれぞれ従来においてアスペクト比１６：９の画面に
アスペクト比４：３の画像を表示した様子を示す説明図
、である。 符号の説明 １０１・・・水平同期信号、１０２・・・タイミング発
生回路、１０３，１０４・・・クロック、１０５・・・
メモリ制御信号、１０６・・・リードリセット信号、１
０７・・・ライトリセット信号、１０８，１０９・・・
アドレス発生回路、１１０・・・アドレス変換回路、１
１１．１１２・・・マルチプレクサ、１１３・・・入力
データ、１１４，１１５，１２０，１２１・・・バッフ
ァ回路、１１６，１１７・・・メモリ回路、１１８゜１
１９・・・インバータ回路、１２２・・・ラッチ回路、
１２３・・・出力信号、１２４・・・ＣＲＴ、１２５・
・・読ミ出シアドレス、１２６・・・変換読み出しアド
レス、１２７・・・書き込みアドレス、１２８・・・出
力データ。

Claims (1)

1. 【特許請求の範囲】 １、或る映像信号によって、表示画面に、該表示画面の
   アスペクト比とは異なるアスペクト比の第１の画像を表
   示することが可能なビデオディスプレイ装置において、 前記映像信号によって前記表示画面に前記第１の画像を
   表示する際に、前記表示画面のアスペクト比と前記第１
   の画像のアスペクト比との違いにより、前記表示画面に
   おける、前記第１の画像の表示される部分以外の部分に
   生じる余白部分に、所定時間経過後の前記表示画面全体
   における劣化が一様となる様な第２の画像を、補間して
   表示させる補間手段を設けたことを特徴とするビデオデ
   ィスプレイ装置。 ２、或る映像信号によって、表示画面に、該表示画面の
   アスペクト比とは異なるアスペクト比の第１の画像を表
   示することが可能なビデオディスプレイ装置において、 前記映像信号によって前記表示画面に前記第１の画像を
   表示する際に、前記表示画面のアスペクト比と前記第１
   の画像のアスペクト比との違いにより、前記表示画面に
   おける、前記第１の画像の表示される部分以外の部分に
   生じる余白部分に、前記映像信号に基づいて作成した第
   ２の画像を、補間して表示させる補間手段を設けたこと
   を特徴とするビデオディスプレイ装置。 ３、請求項２に記載のビデオディスプレイ装置において
   、前記補間手段が前記映像信号に基づいて作成した前記
   第２の画像は、前記第１の画像を拡大して得られる画像
   から成ることを特徴とするビデオディスプレイ装置。 ４、請求項２に記載のビデオディスプレイ装置において
   、前記補間手段が前記映像信号に基づいて作成した前記
   第２の画像は、前記第１の画像を縮小して得られる画像
   から成ることを特徴とするビデオディスプレイ装置。 ５、請求項２に記載のビデオディスプレイ装置において
   、前記補間手段が前記映像信号に基づいて作成した前記
   第２の画像は、前記第１の画像を時間的に間引きして得
   られる画像から成ることを特徴とするビデオディスプレ
   イ装置。 ６、請求項２に記載のビデオディスプレイ装置において
   、前記補間手段が前記映像信号に基づいて作成した前記
   第２の画像は、前記第１の画像を時間的に間引きし、且
   つ縮小して得られ、各々時間的に異なる複数個の画像か
   ら成ることを特徴とするビデオディスプレイ装置。 ７、請求項２に記載のビデオディスプレイ装置において
   、前記補正手段は、メモリ手段と、読み出しアドレスを
   発生する読み出しアドレス発生手段と、書き込みアドレ
   スを発生する書き込みアドレス発生手段と、前記読み出
   しアドレスを変換して、変換読み出しアドレスとして出
   力する読み出しアドレス変換手段と、前記書き込みアド
   レスに従って前記映像信号を前記メモリ手段に書き込み
   、書き込まれた該映像信号を前記変換読み出しアドレス
   に従って前記メモリ手段より読み出す書き込み読み出し
   制御手段と、を具備したことを特徴とするビデオディス
   プレイ装置。 ８、請求項７に記載のビデオディスプレイ装置において
   、前記読み出しアドレス変換手段は、読み出し専用メモ
   リから成ることを特徴とするビデオディスプレイ装置。 ９、請求項２に記載のビデオディスプレイ装置において
   、前記補正手段は、読み出しアドレスを発生する読み出
   しアドレス発生部と、書き込みアドレスを発生する書き
   込みアドレス発生部と、前記書き込みアドレスに従って
   前記映像信号が書き込まれ、書き込まれた該映像信号が
   前記読み出しアドレスに従って読み出されると共に、書
   き込み動作及び読み出し動作を同時に行うことが可能な
   メモリ部と、で構成される記憶手段から成ることを特徴
   とするビデオディスプレイ装置。 １０、映像信号によって表示画面に画像を表示するビデ
   オディスプレイ装置において、前記表示画面の一部を隠
   蔽する隠蔽手段を設けたことを特徴とするビデオディス
   プレイ装置。 １１、請求項１、２、３、４、５、６、７、８または９
   に記載のビデオディスプレイ装置において、前記映像信
   号によって前記表示画面に前記第１の画像を表示する際
   に、同時に表示される前記第２の画像を隠蔽する隠蔽手
   段を設けたことを特徴とするビデオディスク装置。