JPH0383150A - アドレス変換機構付キャッシュ装置の制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第９図〉 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第８図） 発明の効果 〔概要〕 アドレス変換機構付キャッシュ装置の制御方式論理キャ
ッシュを使用してシノニム問題を解決すると共に、スヌ
ーブ機能をも実現できるようにすることを目的とし、 アドレス変換とバッファリングを行うアドレス変換機構
付キャッシュ装置において、ＴＬＢと、逆ＴＬＢと、Ｔ
ＡＧと、与えられた論理アドレスバスの内容と、その論
理アドレスを物理アドレスに変換した結果を、更に逆Ｔ
ＬＢによって逆変換した内部論理アドレスバスの内容と
を比較する比較器とを設け、ＴＡＧに登録されているキ
ャッシュブロックの物理アドレスは、必ず逆ＴＬＢに登
録されるように制御し、かつ、外部のバス上の物理アド
レスが逆ＴＬＢにヒツトした場合には、逆ＴＬＢの出力
でＴＡＧをアクセスし、ＴＡＧにヒツトしていたらキャ
ッシュの一貫性を保証する動作を実行するように構成す
る。

〔産業上の利用分野〕

本発明はアドレス変換機構付キャッシュ装置の制御方式
に関し、更に詳しくいえば、データ処理装置に用いられ
、特に、キャッシュとして論理キャッシュを用い、シノ
ニム問題を解決すると共に、スヌーブ機能をも実現でき
るようにしたアドレス変換機構付キャッシュ装置の制御
方式に関する。

〔従来の技術〕

第９図は、従来例の説明図であり、（イ）はアドレス変
換の説明図、（ロ）は物理キャッシュを使用した並列ア
クセス方式の説明図である。

従来、複数の論理アドレスが１つの物理アドレスに変換
されることがある時、キャッシュの一貫性を保つには、
物理キャッシュ（物理アドレスでキャッシュを検索する
）を使用した、更に高性能なシステムでは、ＴＬＢ用の
ＲＡＭと、キャッシュのＴＡＧＲＡＭ　（アドレス等の
記憶部分）を同時にアクセスする並列アクセス方式がと
られている。

（イ）図のように、論理アドレスのＯ〜工１ビットはオ
フセット（ページ内のアドレスで、物理アドレスに同じ
）となっていて物理アドレスへの変換時に、この部分は
変換しない。

従って、残りの１２〜３１ビツトの論理ページアドレス
だけを物理ページアドレスへ変換する。

（ロ）図において、論理アドレスの１２〜１６ビントの
アドレスを用いてＴＬＢＬＡ　（ＴＩ、Ｂの論理アドレ
ス部分）を引き、その結果の出力と、論理アドレスの１
７〜３１ビツトのアドレスとを比較し、比較結果により
、ＴＬＢヒツトを見る。

また、論理アドレスの１２〜１６ビツトのアドレスでＴ
ＬＢＰＡ　（ＴＬＢの物理アドレス部分）を引き、その
出力の物理アドレスと、論理アドレスの４〜１１ピント
のアドレス　（物理アドレス）によりＴＡＧから引いた
物理アドレスとを比較し、この比較結果と、上記ＴＬＢ
ヒツトを見る比較結果とが、共に一敗した比較結果であ
った場合には、キャツシュヒツトとなる。

そして、ＴＬＢＰＡの出力と、論理アドレスのＯ〜１１
ビットのアドレスにより、物理アドレスに変換する。

このようにすると、一般に、論理アドレスを用いてＴＬ
Ｂを引き、物理アドレスに変換し、この物理アドレスを
用いてキャッシュを引く、という２段階のＲＡＭを引く
動作を必要としていたのが、上記のような並列アクセス
方式によると、この点が改善され高性能なシステムとな
る。

上記のように、物理キャッシュでＴＬＢとＴＡＧを同時
にアクセスするためには、ＴＡＧＲＡＭをアクセスする
ためのアドレス部分がアドレス変換の対象になっていな
いビットである必要がある。

例えば、アドレス変換の１ページが４ＫＢで、論理アド
レス、物理アドレスとも３２ビ・ノドの場合、第９図（
イ）のように、下位１２°ピントのオフセント　（ペー
ジ内のアドレス）がアドレス変換の対象外である（物理
アドレスのまま）。

アドレスが１２ビツトということは、キャッシュの容量
が４ＫＢ（＝ページサイズ）までしか許されないことに
なる。

そこで、セットアソシアテイビテイを、４ウエイあるい
は１６ウエイと増やすことになるが、制御の高速性や複
雑性の問題があるので限度がある。

１６ウエイにしても、４ＫＢＸ１６＝６４ＫＢである。

これに対し、主記憶容量が多い方では１００ＭＢから数
ＧＢになっている。このような場合には、キャッシュの
容量も増やす必要があり、論理キャッシュでは１００Ｋ
Ｂから数ＭＢのキャンシュもめずらしくなくなっている
。

〔発明が解決しようとする課題〕

上記のような従来のものにおいては次のような欠点があ
った。

（１）論理キャッシュは、大容量のものも使用可能であ
るが、物理キュッシュは容量を増やしにくい。

（２）物理キュッシュは、論理キャッシュに比較して検
索時間がかかる。

即ち、論理キャッシュでは、キャッシュにヒントしてい
る限り、アドレス変換結果を（例え、平行してアクセス
していたとしても）使用する必要がないが、物理キュソ
シュでは、アドレス変換結果が正しかったか（ＴＬＢに
ヒントしたか）を制？ｉｌ論理に加える必要があり、ク
リティカルバスになる。

（３）論理キャッシュでは、複数の論理アドレスが、１
つの物理アドレスに変換される時に、それらが同一デー
タであることが識別困難である。

これはシノニム（ｓｙｎｏｎｙ■）問題と呼ばれる。

また、システムバス上には、物理アドレスがのるので、
そのアドレスを監視してキャッシュブロックの状態を変
更することができないためである。

本発明は、このような従来の欠点を解消し、論理キャッ
シュを使用してシノニム問題を解決すると共に、スヌー
ブ機能をも実現できるようにすることを目的とする。

〔課題を解決するための手段〕

第１図は本発明の原理図であり、１はＴＬＢ、２はＴＡ
Ｇ、３は逆ＴＬＢ、４はデータ部、５はｌ器、６はバス
インターフェイスを示す。

本発明では、キャッシュ容量の問題を解決するために、
論理キャンシュを使用し、更に論理キャッシュのシノニ
ム問題と、スヌーブ機能実現のために、ＴＬＢＩ、ＴＡ
Ｇ２、及びキャッシュデータ４に加え、逆ＴＬＢ３を導
入する。

この逆ＴＬＢ　３は、物理アドレスから論理アドレスへ
の変換対を記憶するものであり、シノニム問題を解決す
るために、キャッシュでは同一物理アドレスに変換され
るような論理アドレスを持ったブロックは、常に１つに
限るように制御する。

このために与えられた論理アドレスと、その論理アドレ
スを物理アドレスに変換した結果を、更に逆ＴＬＢで逆
変換した論理アドレスとを比較するための比較器５を設
ける。

また、逆ＴＬＢ３のミスが問題にならないように、キャ
ンシュに登録されているブロックに関しては、そのブロ
ックの物理アドレスで逆ＴＬＢ　３を検索した場合、必
ずヒフ）することを保証するように制御する。

〔作用〕

本発明は上記のように構成したので、ＴＡＧに登録され
ているキャッシュブロックの論理アドレスに対応した物
理アドレスは、必ず逆ＴＬＢに登録されているように制
御し、かつシステムバスを監視して本装置内に伝達され
た物理アドレスが、逆ＴＬＢにヒントした場合には、逆
ＴＬＢの出力である対応する論理アドレスでＴＡＧをア
クセスし、ＴＡＧにヒツトした場合にはキャッシュの一
貫性を保証する動作を行うものである。

したがって、論理キャッシュを使用してシノニム問題を
解決し、スヌーブ機能も実現可能となる。

〔実施例〕

以下、本発明の実施例を図面に基づいて説明する。

第２図は、本発明の１実施例のブロフク図であり、１は
ＴＬＢ、２はＴＡＧ、３は逆ＴＬＢ、４はデータ部、５
は比較器、６はバスインターフェイス、１００は主メモ
リ、１０１−１０３はｃｐＵ、１０４〜１０６はアドレ
ス変換機構打器キャッシュ装置、１０７はバスを示す。

なお、ＣＰＵＩ　０１内の構成は、他のＣＰＵでも同じ
構成となっており、多数のＣＰＵで主メモＩ７１００を
共通に使用する。

各ＣＰＵＩ　０１〜１０３内に設けられたアドレス変換
機構付キャッシュ装置１０４〜１０６は、上位バス及び
システムバスに接続される。

上位バスは、論理アドレスバスと、上位データバスと、
上記制御信号バスを含み、システムバスは、物理アドレ
スバスと、下位データバスと下位制御バスを含む、 ＴＬＢ　（アドレス変換バッファ）１は、論理アドレス
バスと、物理アドレスバスに接続され、論理アドレスか
ら物理アドレスへのアドレス変換対を有限個記憶する。

このＴＬＢ　１は、論理アドレスが与えられた時、その
論理アドレスに対応する物理アドレスが登録されている
かどうかを検索し、その検索結果を出力すると共に、検
索に底切した場合は、対応する物理アドレスを物理アド
レスバスに出力する。

逆ＴＬＢ　（逆アドレス変換バフファ）３は、物理アド
レスバスと、内部論理アドレスバスに接続され、物理ア
ドレスから論理アドレスへの逆変換対を有限個記憶する
。

この逆ＴＬＢ３は、物理アドレスが与えられた時、その
物理アドレスに対応する論理アドレスが登録されている
か検索し、その検索結果を出力すると共に、検索に底切
した場合には、対応する論理アドレスを内部論理アドレ
スバスに出力する。

ＴＡＧ２は、論理アドレスバスと内部論理アドレスバス
に接続され、キャッシュに登録されているブロックの論
理アドレスを記憶し、論理アドレスバス、または内部ア
ドレスバスのアドレスがキャッシュに登録されているか
を検査し、その結果を出力する。

データ部４は、キャッシュのデータ記憶部分で、論理ア
）ルスバスと、上位データバス、下位データバスに接続
される。

比較器５は、与えられた論理アドレスバスの内容と、そ
の論理アドレスに変換した結果を、更に逆ＴＬＢで逆変
換した内部論理アドレスバスの内容を比較する。

システムバスインターフェイス６は、アドレス変換機構
付キャッシュ装置からシステムバスへのアクセス要求を
インターフェイスすると共に、システムバス上の予め定
められた種類のアクセスを装置内に伝達する。

上記の構成において、スヌープ機能実現のためには次の
ようにする。

各ＣＰＵ１０４〜１０６は、共通に使用するバス１０７
を監視していて、主メモリ１００への書き込みがあると
、バス１０７上の物理アドレスを取り込む。

取り込んだ物理アドレスは、バスインターフェイス６か
ら逆ＴＬＢ３へ送られ論理アドレスに変換される。

変換された論理アドレスでＴＡＧ２をみて、同じアドレ
スがあるかどうかをみる（自分のキャッシュにある論理
アドレスか否か）。

その結果キャツシュヒツト、即ち同じ論理アドレスがあ
ると、その論理アドレスを無効化する。

また、シノニム問題を解決するには、次のようにする。

即ち、キャッシュでは、同一物理アドレスに変換される
ような論理アドレスを持ったブロックは、常に１つに限
るように制御すればよい。

このため、比較器５において、与えられた論理アドレス
と、該論理アドレスを物理アドレスに変換した結果を、
更に逆ＴＬＢ３で変換した論理アドレスとを比較する。

その結果、両者が不一致の場合には、もう−度逆ＴＬＢ
３からの論理アドレスでＴＡＧ２を引き、ヒツトした場
合にはシノニム問題があると判断し、その他の場合は正
常と判断して処理を行う。

以下、詳細に説明する。

先ず、リードの場合は次のように制御する。

（１１外部から論理アドレスが与えられると、ＴＬＢｌ
では、論理アドレスの内、ページアドレスの下位Ｎビッ
トをアドレスとしてＲＡＭをリードする。

同時に、ＴＡＧ２、データ４では、論理アドレスの内、
論理ページアドレスの下位Ｌピントと、ページ内オフセ
ントの上位Ｍビットを使用してＲＡＭをリードする。

データ４のリードは、ＴＬＢ　１とＴＡＧ２のリード後
に行ってもよい、高速性が要求されていない場合には、
キャッシュにミスしたことがわかってからＴＬＢ　１を
引いてもよい。

（２）ＴＬＢＩがミスした時には、主メモリ１００上に
あるアドレス変換テーブルを検索して、変換対をＴＬＢ
に登録し、上記（１）から再実行する。

（３）ＴＬＢＩにヒツトした場合は、キャッシュミスの
チエツクを行う。

また、キャッシュにヒントしていた場合には、論理アド
レスの下位ビットでデータ部４から読み出したデータを
データバスに返して終了する。

（４）　　キャッシュにミスヒントした場合には、逆Ｔ
ＬＢ３を検索し、逆ＴＬＢ３にミスした場合は、下記の
（６）に進む。

（５）逆ＴＬＢ３にヒントした場合には、逆ＴＬＢ３か
ら出力される内部論理アドレスと、元の論理アドレスを
比較器５において比較する。

その結果、両者が一致すれば正常な状態として処理され
るが、不一致の場合は、逆ＴＬＢ　３からの論理アドレ
スでＴＡＧ２をもう一度引く。

そして、ＴＡＧ２でヒントしなければ正常として処理さ
れ、ヒツトした場合にはシノニム問題があると判断され
る。

このシノニム問題があった場合には、該当するシノニム
ブロックを無効化する（ストアバック系のキャッシュで
は、シノニムブロックを主メモリ１００に転送する必要
がある場合がある〉、その後下記（６）へ進む。

（６）上記（１）で求めておいた物理アドレスを使用し
て、当該ブロックを主メモリ１００からキャッシュに転
送し、キャッシュに登録する。

（７）　　更に、当該ブロックの物理アドレスから論理
アドレスへの変換対を逆ＴＬＢ３に登録する。

ここで、逆ＴＬＢ３への登録方法にいくつかの方法が考
えられる。

イ１例えば、逆ＴＬＢ３の各エントリは、ＴＡＧ２の各
エントリに対応させる。この場合、逆変換対を古い逆Ｔ
ＬＢエントリ上に上書きすればよい。

口、逆ＴＬＢ３から、何らかの方法で古いエントリを追
い出す。

例えば、逆ＴＬＢ３が物理アドレスからのダイレクトマ
ツブトであったならば、物理アドレスの一部から直接ア
ドレスされるエントリが追い出しの対象となる。

また、逆ＴＬＢ３がＦＩＦＯ方式のフルアソシアティブ
であったならば、一番昔に登録されたエントリが追い出
しの対象となる。

追い出しの対象となったエントリについては、その論理
アドレスで示される１論理ページ内にあるブロックがキ
ャンシュに登録されていれば（一般に複数）、それをキ
ャッシュから追い出す。

この実施例では、ストアスル一方式を仮定しているので
、その論理ページをキーにしてキャッシュを無効化する
だけでよい。

このようにすると、キャッシュに登録されているブロッ
クに関しては、必ず逆ＴＬＢ３にセットすることを保証
できる。

ライトの場合は次のようになる。

（１）ＴＬＢｌ内のＴＬＢＬＡとＴＬＢＰＡとを同時に
読み出す。

＜ｚ）　’ｒｔ、ｓｓスのチエツクを行い、ＴＬＢ　１
がミスしていれば、主メモリ１００上のアドレス変換テ
ーブルをもとに、ＴＬＢＩへの登録を行い、上記（１）
から再実行する。

（３）ＴＬＢＩ出力の物理アドレスを使用して、主メモ
リ１００ヘデータを書き込む、また、以下の処理は主メ
モリ１００への書き込みと平行して行える。

（４）　　キャッシュミスのチエツクを行い、キャッシ
ュミスにした場合、ＴＬＢＩの出力の物理アドレスを逆
ＴＬＢ３にかけて次へ進む。

キャッシュにヒントした場合は、与えられた論理アドレ
スで、データ４にデータライトして終了する。

（５）　　逆ＴＬＢ３にヒツトすれば、逆ＴＬＢ３から
出力される内部論理アドレスと、元の論理アドレスを比
較器５において比較する。

その結果、両者が一致すれば正常な状態として処理され
るが、不一致の場合は、逆ＴＬＢ　３からの論理アドレ
スでＴＡＧ２をもう一度引く。

そして、ＴＡＧ２でヒントしなければ正常として処理さ
れ、ヒツトした場合にはシノニム問題があると判断され
、リード時と同様に処理される。

次に、逆ＴＬＢ３の出力の論理アドレスでデータ部４に
データライトする。また、逆ＴＬＢにミスヒントした場
合は、データ部４はそのままにして終了する。

次に、システムバス上で、ライトがあった場合の動作を
説明する。

（１）　　システムバス上の物理アドレスで、逆ＴＬＢ
３を検索する。

（２）逆ＴＬＢ３にミスした場合には、何もしないで終
了する（逆ＴＬＢ３にミスすれば、その物理ページのデ
ータはキャッシュに登録されていない事が保証されるた
め）。

（３）逆ＴＬＢ３にヒツトした場合には、逆ＴＬＢ３の
出力の論理アドレスで、ＴＡＧ２を検索する。

（４１ＴＡＧ２にミスヒツトした場合は、何もしないで
終了する。

（５）　　Ｔ　Ａ　Ｇ　２にヒントした場合には、その
キャソシュブロンクを無効化する。

上記実施例におけるＴＬＢ　１、逆Ｔ’ＬＢ３、ＴＡＧ
２、データ４について、さらに詳細に説明すると次のよ
うになる。

ＴＬＢＩは、ＴＬＢＬＡ　（ＴＬＢの論理アドレス部分
）とＴＬＢＰＡ　（ＴＬＢの物理アドレス部分）とから
戒り、また、逆ＴＬＢ３についても、それぞれ、逆ＴＬ
ＢＬＡと、逆ＴＬＢＰＡとで構成される。

第３図はＴＬＢＬＡの構成例であり、１−１は比較器、
１−２はデコーダを示す。

この例は、ページサイズ４ＫＢ　（アドレス変換の最小
単位となる）とした時の構成例であり、２５６エントリ
のダイレクトマツブト構成をとる。

通常時は、論理アドレスのビット１９〜１２〈８ビフト
）をＲＡＭのデコーダ１−２に供給し、読み出された１
２ビツトを論理アドレスのビット３１〜２０（１２ピン
ト）と比較器１−１で比較する。

同時にそのエントリの有効性を示すＶ　（Ｖａｌｉｄ）
ビットも読み出しており、■ピントが０の時には、比較
器１−１の比較結果によらずＴＬＢミスを出力する。

登録時には、論理アドレスのビット１９−１２で指定さ
れたエントリへ、論理アドレスのビット３１−２０を書
き込むと共に、Ｖビットに１を書き込む。

第４図は、ＴＬＢＰＡの構成例を示した図であり、１−
３はデコーダを示す。

ＴＬＢＰＡもＴＬＢＬＡと同様に、論理アドレスのビッ
ト１９〜１２（８ビツト）をＲＡＭのデコーダ１−３に
与える。

ＲＡＭの出力は、２０ビツトで、これを物理アドレスバ
スの上位２０ビツトに出力する。

物理アドレスバスの下位１２ビツトは、論理アドレスバ
スの下位１２ビツトの内容と同じ値を出力する。ＴＬＢ
への登録時には、論理アドレスのピント１９〜１２で指
定されたエントリに物理アドレスバスの上位２０ビツト
を書き込む。

第５図は、ＴＡＧの構成例を示した図であり、２−１．
２−２は比較器を示す。

キャッシュダイレクトマツブトで、１ブロツク１６バイ
ト、１６にエントリ、容量２５６ＭＢとし、ＴＡＧＲＡ
Ｍは２ボートとする。

ＴＡＧＲＡＭの１ポートをひくのは、論理アドレスのビ
ット１７〜４　（１４ビツト）で、出力は１４ビツトの
登録アドレスとＶビットである。

ＴＡＧへの登録時には、論理アドレスのビット１７〜４
で指定されたエントリに、論理アドレスのビット３１〜
１８（１４ピント）とＶ＝１を書き込む、ＴＡＧＲＡＭ
の別の１ボートをひくのは、内部論理アドレスのビット
１７〜４で、同様に、ＴＡＧの内容と、内部論理アドレ
スの上記１４ビツトとを比較する。

また、内部論理アドレスバスの上位２０ピントで指定し
た論理ページ内に相当するＴＡＧエントリのＶビットを
０にする機能を持つ。

第６図はＤＡＴＡの構成例を示した図である。

キャッシュのデータ部は、ＴＡＧと同様に、論理アドレ
スのビット１７〜４　（１４ビツト）でアクセスされる
。

選択したエントリ　（ブロック）の１６バイトの内、論
理アドレスの下位４ビツトとアクセスサイズで定まるバ
イトのみがアクセスされる。

リード時には、アクセスしたデータが上位データバスに
読み出される。

ライトには２通りあり、Ｉつはキャツシュヒツトした時
のキャンシュへのライトで、もう１つはキャッシュミス
した時に、主メモリから転送したデータをキャッシュに
登録するためのライトである。

第７図は、逆ＴＬＢＰＡの構成例であり、３−１は比較
器、３−２はデコーダを示す。

逆ＴＬＢは、ＴＬＢの論理アドレスと、物理アドレスと
を逆にした構成とする。この例では、２５６エントリの
ダイレクトマツブト構成をとる。

通常時は、物理アドレスのビット１９〜１２をＲＡＭの
デコーダ３−２に供給し、読み出された１２ビツトを、
物理アドレスのピント３１〜２０と比較器３−１で比較
する。

同時に、そのエントリの有効性を示すＶ　（Ｖａｌｉｄ
）ビットも読み出しており、ＶビットがＯの時には、比
較結果によらず、逆ＴＬＢミスを出力する。

登録時には、物理アドレスのビット１９〜１２で指定さ
れたエントリへ、物理アドレスのビット３１〜２０を書
き込むと共に、Ｖビットに１を書き込む。

第８図は、逆ＴＬＢＬＡの構成例を示した図であり、３
−３はデコーダを示す。

逆ＴＬＢＬＡも逆ＴＬＢＰＡと同様に、物理アドレスの
ビット１９〜１２　（８ビツト）をＲＡＭのデコーダ３
−３に与える。

ＲＡＭの出力は、２０ビツトで、これを内部論理アドレ
スバスの上位２０ビツトに出力する。

論理アドレスバスの下位１２ビツトは、物理アドレスバ
スの下位１２ビツトの内容と同じ値を出力する。

逆ＴＬＢへの登録時には、物理アドレスのビット１９〜
１２で指定されたエントリに、物理アドレスバスの上位
２０ビツトを書き込む。

なお、上記実施例においては、ストアスル一方式で説明
したが、本発明はこの方式に限らず、ストアバック系の
各種並列キャッシュ方式にも同様に適用可能である。

また、マルチプロセッサでも、単一プロセッサでも、同
様にして適用できる。

更に、キャッシュ装置において、逆ＴＬＢの各エントリ
をＴＡＧの各エントリ毎に持ってもよ（、逆ＴＬＢに新
たに登録する時には、既に登録されていたエントリを逆
ＴＬＢから追い出し、追い出すエントリに記憶されてい
た論理アドレスが示すページ内のデータについては、キ
ャッシュから追い出してもよい。

〔発明の効果〕

以上説明したように、本発明によれば次のような効果が
ある。

（１）　　キャツシュヒツト時にアドレス変換を必要と
しない論理キャッシュを使用して、単一ＣＰＵ内のシノ
ニム問題を解決できる。

（２）マルチプロセッサ用スヌープ機能をサポートし、
マルチプロセッサ間でのシノニム問題も解決できる。

【図面の簡単な説明】

第１図は本発明に係るアドレス変換機構付キシュ装置の
制御方式の原理図、 第２図は本発明の１実施例のブロック図、第３図はＴＬ
ＢＬＡの構成例を示した図、第４図はＴＬＢＰＡの構成
例を示した図、第５図はＴＡＧの構成例を示した図、 第６図はＤＡＴＡの構成例を示した図、第７図は逆ＴＬ
ＢＬＡの構成例を示した図、第８図は逆ＴＬＢＰＡの構
成例を示した図、第９図は従来例の説明図である。 ヤ ト・−ＴＬＢ　　　　　　　２−・ＴＡＧ３−・−逆Ｔ
ＬＢ　　　　４−データ

Claims (1)

1. 【特許請求の範囲】 アドレス変換とバッファリングを行うアドレス変換機構
   付キャッシュ装置の制御方式において、論理アドレスバ
   スと物理アドレスバスに接続され、論理アドレスから物
   理アドレスへのアドレス変換対を記憶したＴＬＢ（１）
   と、 物理アドレスバスと内部論理アドレスバスに接続され、
   物理アドレスから論理アドレスへの逆変換対を記憶した
   逆ＴＬＢ（３）と、 論理アドレスバスと内部論理アドレスバスに接続され、
   論理キャッシュに登録されているブロックの論理アドレ
   スを記憶したＴＡＧ（２）と、与えられた論理アドレス
   バスの内容と、その論理アドレスを物理アドレスに変換
   した結果を、更に逆ＴＬＢ（３）によって逆変換した内
   部論理アドレスバスの内容とを比較する比較器（５）と
   を設け、 ＴＡＧ（２）に登録されているキャッシュブロックの物
   理アドレスは、必ず逆ＴＬＢ（３）に登録されるように
   制御し、 かつ、外部のバスを監視し、該バス上の物理アドレスが
   逆ＴＬＢ（３）にヒットした場合には、前記逆ＴＬＢ（
   ３）の出力でＴＡＧ（２）をアクセスし、ＴＡＧ（２）
   にヒットしていたらキャッシュの一貫性を保証する動作
   を実行することを特徴とするアドレス変換機構付キャッ
   シュ装置の制御方式。