JPH038356A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体基板上の中央に、複数の基本セルから
なる内部アレイを形成し、ざらにその内部アレイの周辺
に複数の入／出力バッファセルを形成したゲートアレイ
、特にその入／出力バッファセルの配置と、その入／出
力バッファセル上に配置、形成される電源／グランド配
線に関するものである。

（従来の技術） 従来、このよう々分野の技術としては、特開昭５９−１
３９６４６号公報（文献１）、及び特開昭６１−１９９
６４７号公報（文献２）等に記載されるものがあった。

従来、ゲートアレイにおいて、多数の基本セルからなる
内部アレイのゲート数を大容量化した場合、それに対応
して充分な数の入／出力バッファセル（以下、Ｉ１０セ
ルという）を、決められたチップサイズ内に設けること
が非常に困難であった。このような問題を解決するため
に、前記文献１等において、例えば第２図及び第３図に
示すような技術が記載されている。以下、その構成を図
を用いて説明する。

第２図は、従来のゲートアレイのセル配置を示す概略の
平面図である。

このゲートアレイは、半導体基板（以下、チップという
）１を備え、そのチップ１の主面の中央部には、多数の
基本セルが配列されて成る内部アレイ２が形成されてい
る。ざらに、内部アレイ２の周囲には、ｌ１０ｔル３−
１〜３−ｎ、４−１〜４−ｍ、５−１〜５−ｎ、６−１
〜６−ｍが規則的に配列、形成され、その最外周に、ｌ
１０ｔル３−１〜３−ｎ・・・・・・と対応する複数の
ポンディングパッド（以下、単にパッドという）７が設
けられている。各Ｉ１０セル３−１〜３−ｎ、４−１〜
４−ｍ、５−１〜５−ｎ、６−１〜６−ｍ内には、それ
ぞれトランジスタ等の回路素子が配置され、それらの回
路素子をユーザ等の要求に応じて適宜配線することで、
入力バッフ７回路、出力バッファ回路、人出力バッフ７
回路等の具体的な機能を有するいわゆる論理マクロセル
が実現される。

この種のゲートアレイでは、チップ１の４隅のチップコ
ーナ部１ａにおいて、ｌ１０ｔル３−ｎと４−１．４−
ｍと５−１．５−ｎと６−１．６−ｍと３−１とでそれ
ぞれ挟まれた領域に、無用なスペース（空間）が形成さ
れる。このような無用なスペースのチップコーナ部１ａ
は、チップサイズの大型化をｔａ＜原因になる。そこで
、前記文献１の技術では、縦方向のｌ１０ｔル４−１〜
４−ｍ、６−１〜６−ｍの上下にオーバラップ部４−１
ａ、４−ｍａ、６−１ａ、６−ｍａが生じるように、Ｉ
１０セルをずらして配置している。これにより、オーバ
ラップ部４−１ａ、４−ｍａ。

６−１ａ、６−ｍａの面積弁だけ、チップコーナ部１ａ
の無用なスペースを有効に利用でき、限られたチップサ
イズにおいてｌ１０ｔル３−１〜３−ｎ・・・・・・の
数を増加できる。

ところで、前記チップコーナ部１ａのスペースには、ｌ
１０ｔル３−１〜３−ｎ・・・・・・は存在しないが、
複数の電源／グランド配線が設けられている。この状態
を第３図に示す。

第３図は、第２図のチップコーナ部付近の一構成例を示
す拡大平面図である。

各ｌ１０ｔル３−１〜３−ｎ内には、トランジスタで構
成される入力バッファ回路や出力バッフ７回路がそれぞ
れ設けられており、それらの各トランジスタに電源を供
給するために、それらのトランジスタの上層位置に、回
路の目的別に複数の電源配線（以下、ｖＣＣ配線という
）Ｖｌａ、Ｖｌｂ、Ｖ２ａ、Ｖ２ｂ及び７ランド配線（
以下、ＧＮＤ配線という）Ｇｌａ、Ｇ１　ｂ、Ｇ２ａ、
Ｇ２ｂがチップ１の周辺にリング状に形成されている。

例えば、第３図の上方右端のｌ１０ｔル３−ｎにおいて
、そのｌ１０ｔル３−ｎ内に設けられる入力バッファ回
路に対する電源供給のために、ＶＣＣＣＣ配線ａ及びＧ
ＮＤ配線配線Ｇ１膜けられ、同じく内部に設けられる出
力バッファに対する電源供給のために、ｖＣＣＣＣ配線
ａ及びＧＮＤ配線配線Ｇ２段けられている。

ｌ１０ｔル３−１〜３−ｎ・・・・・・においては、前
記の論理マクロセルのための配線（各トランジスタ間の
配線）も存在する。この論理マクロセルの配線は、トラ
ンジスタ間の接続に用いられるため、Ａ、ｌ！等の第１
層目の金属配線で形成されるのが一般的であって、この
ような論理マクロセルの配線とのクロスを避けるために
、ＶＣＣＣＣ配線ａ。

Ｖｌｂ、Ｖ２ａ、Ｖ２ｂ及びＧＮＤ配線配線Ｇ１膜１　
ｂ、Ｇ２ａ、Ｇ２ｂは第２層目の金属配線により形成さ
れる。

なお、第３図にむいてＧＮＤ配線配線Ｇ１膜線幅はＷｌ
、ｌ１０ｔル４−１のオーバラップ部４−１８の長さは
Ｌである。また、各Ｉ１０セル３−ｎ、４−１．４−２
・・・・・・には、それらを内部アレイ２に接続するた
めの第１層目金属配線による引出し線ｐ、Ｑ、ｒがそれ
ぞれ設けられている。

（発明が解決しようとする課題） しかしながら、上記構成のゲートアレイでは、次のよう
な課題があった。

（１）　第３図において、通常、ｖＣＣＣＣ配線ａ・・
・・・・及びＧＮＤ配線配線Ｇ１膜・・・・の各配線は
、ノイズ対策のために分離して設けられるのが普通であ
る。即ち、出力バッフ７回路用のＧＮＤ配線Ｇ２ａと入
力バッフ７回路用のＧＮＤ配線配線Ｇ１酸、分離して設
けられ、グランド引出し線となるパッド７のところで電
気的に接続される。このようにすれば、Ｉ１０セル３−
１〜３−ｎ内の多数の出力バッフ７回路が同時にスイッ
チして、その出力バッフ７回路用のＧＮＤ配線Ｇ２ａに
大きなノイズが生じても、Ｉ１０セル３−１〜３−ｎ・
・・・・・内の入力バッファ回路用のＧＮＤ配線Ｇｌａ
の電位は安定であり、それらの入力回路の誤動作を防止
することができる。

前記のＧＮＤ引出し線とは、例えば特定の■１０セル３
−　（ｎ−１＞の−面に、第１層金属膜が形成され、第
２層目金属配線であるＧＮＤ配線Ｇｌａ、Ｇ２ａとクロ
スする部分に、適宜、スルーホールが設けられると共に
、前記第１層金属膜が、それに対応するパッド７まで延
設されたいわゆるＧＮＤセルによって実現される。同様
に、ＶＣＣセルの構成も、これに準じたものである。こ
のようなＧＮＤセルやＣＣセルは、入出力機能を持たず
、単に引出し線としＵｌＮ能する。

このようなＧＮＤセル及びＣＣセルルは、種々の需要に
対応するために、チップ１内のいずれの１１０セル３−
１〜３−ｎ・・・・・・にも設けることができ、かつユ
ーザ等の所望するパッドを電源供給パッドとできること
が必要である。従って、ノイズ対策とユーザ要求等への
対応のために、例えばＧＮＤ配線についていえば、Ｉ１
０セル３−ｎのＧＮＤ配線ＧｌａがＩ１０セル４−１の
ＧＮＤ配線Ｇｌｂに、ＧＮＤ配線Ｇ２ａがＧ２ｂにそれ
ぞれ接続され、かつＧＮＤ配線配線Ｇ１酸ｌｂとＧＮＤ
配線Ｇ２ａ、Ｇ２ｂとは分離されている。同様に、ｖＣ
Ｃ配線ＶｉａとＶｌｂ、Ｖ２ａとｖ２ｂとはそれぞれ接
続されている。

つまり、チップコーナ部分１ａにおいて、横方向のＩ１
０セル３−１〜３−ｎの各ｖＣＣ配線Ｖ１ａ、Ｖ２ａ及
びＧＮＤ配線配線Ｇ１酸２ａと、縦方向のＩ１０セル４
−１〜４−ｍの各ＶＣＣ配線Ｖｌｂ、Ｖ２ｂ及びＧＮＤ
配線Ｇ１ｂ、Ｇ２ｂとは、それぞれ供給対象の回路（入
力バラフッ回路炉出力バッファ回路等）別にそれぞれ接
続されている。このように、各ｖＣＣ配線Ｖ１ａ、Ｖ２
ａ・・・・・・及びＧＮＤ配線配線Ｇ１酸２ａ・・・・
・・は、チップ１の周辺にリング状に設けられ、インピ
ーダンスを低下するために、ｖＣＣセル或いはＧＮＤセ
ルによってのみ、各ｖＣＣ配線同志、または各ＧＮＤ配
線同志が相互に接続されることが望ましい。

ここで、ＶＣＣＣＣ配線ａ・・・・・・及びＧＮＤ配線
配線Ｇ１酸・・・・をリング状に設けるという条件を守
ると、第３図に示される例えばＩ１０セル４−１のオー
バラップ部４−１ａの長ざＬは、最も内側のＧＮＤ配線
配線Ｇ１酸いはＣＣＣＣ配線ａ）の幅Ｗ１より大きくで
きず、仮にＬ＞Ｗｌとすると、第４図（ａ）、（ｂ）に
示すような不都合が生ずる。

第４図（ａ）、（ｂ）は、Ｌ＞Ｗｌとした場合の第２図
のチップコーナ部付近の配線パターン例を示す拡大平面
図である。なお、第４図中のＷ２はＶＣＣＣＣ配線ａの
配線幅である。

４図（ａ）の配線パターンでは、各ｖＣＣ配線１ａ、Ｖ
２ａ−’−”’及びＧＮＤ配線配線Ｇ１酸２ａ・・・・
・・は、全てＩ１０セル４−１の境界まで延設されてい
る。このため、例えばｖＣＣＣＣ配線ａとＶｌｂのよう
に、チップコーナ部１ａにおいて配線の切断が生じてし
まい、ｖＣＣ配線Ｖｉａ。

Ｖ２ａ・・・・・・及びＧＮＤ配線配線Ｇ１酸２ａ・・
・・・・をリング状に設けることが不可能であった。そ
のため、チップ１の各４辺毎にＶＣＣセル或いはＧＮＤ
セルを設ける必要が生じ、例えばユーザの様々な要求に
対応することが困難であった。

一方、第４図（ｂ）においては、各ＶＣＣ配線Ｖ　１　
ａ、　Ｖ　２　ａ・−・−及びＧＮＤ配線配線Ｇ１酸２
計・・・・・の幾つかが、Ｉ１０セル４−１の境界に至
らず、途中で折れ曲がった形状となっている。そのため
、ｖＣＣＣＣ配線ａ・・・・・・及びＧＮＤ配線配線Ｇ
１酸・・・・に、配線の切断は生じないが、例えばＩ１
０セル４−１の一部に電源電位ｖＣＣやＧＮＤ電位等が
供給されない領域Ｅが生ずることとなる。

これに対して、チップコーナ部１ａ以外のＩ１０セル３
−１〜３−ｎ、５−１〜５−ｎにおいては、前記の領域
Ｅにおいても、ｖＣＣ配線Ｖｌａ・・・・・・及びＧＮ
Ｄ配線Ｇ１ａ・・・・・・が設けられている。このよう
なことから、論理マクロセル配線において、前記の領域
Ｅに配置された素子に電源電位■ＣＣもしくはグランド
電位の供給の必要な論理マクロセルは、チップコーナ部
１ａに配置できなくなるという問題が生じるのである。

以上のように、従来の構成では、Ｉ１０セル４−１のオ
ーバラップ部４−１ａの長さＬをＬ＞Ｗｌにしようとす
ると、本来ゲートアレイの特徴である種々のユーザ要求
に対応できるという、いわゆる設計の自由度（フレキシ
ビリティ）を損なうという問題が生ずる。

なお、前記文献１に記載された■ＣＣＣＣ配線ａ・・・
・・・及びＧＮＤ配線Ｇｌａ・・・・・・は、チップコ
ーナ部１ａにおいて４５°の角度で２回折り曲げられた
形状となっているが、この場合も、ＧＮＤ配線Ｇ１ａ・
・・・・・の一つがチップコーナ部１ａで切断され、そ
のコーナ部１ａの例えばＩ１０セル４１においてのみ、
ｖＣＣＣＣ配線ａ、Ｖｌｂ及びＧＮＤ配線Ｇ１ａ、Ｇｌ
ｂがその上方の位置に存在しないという領域も生じてい
る。

（２）　限られたチップサイズでＩ１０セル３１〜３−
ｎ・・・・・・の数を増大するための提案として、前記
文献１の他にも、チップコーナ部１ａに、トランジスタ
の配置が他のＩ１０セルと異なるコナ部専用のＩ１０セ
ルを設けるといった技術が、前記文献２等に記載されて
いる。ところが、このような技術においても、チップコ
ーナ部１ａには限られた論理マクロセルしか配置できず
、それによって設計の自由度が損なわれるという問題が
あった。

本発明は前記従来技術が持っていた課題として、ノイズ
に強く、設計の自由度が大きく、しかも限られたチップ
サイズにおいて充分な数のＩ１０セルを有するゲートア
レイを得ることが困難である点について解決したゲート
アレイを提供するものである。

（課題を解決するための手段） 本発明は、前記課題を解決するために、チップ（半導体
基板）の−主面中央に形成された複数の基本セルからな
る内部アレイと、前記内部アレイの周辺に規則的に配列
、形成された複数のＩ１０セルと、前記Ｉ１０セル上の
第２層目の位置に、リング状に配設された複数のＶＣＣ
／ＧＮＤ配線とを、備えたゲートアレイにおいて、前記
複数のＶＣＣ／ＧＮＤ配線の一部を、前記チップのコー
ナ部において、第１層目金属配線と第２層目金属配線と
によって上下に分離して並走状態に形成したものである
。

（作　用） 本発明によれば、以上のようにゲートアレイを構成した
ので、コーナ部における第１層目金属配線と第２層目金
属配線とは、その配線間をスルーホール等を介して接続
することにより、コーナ部におけるスペースの関係上切
断せざるを得ないＶＣＣ配線やＧＮＤ配線を、コーナ部
においてリング状に接続することを可能にさせ、それに
よって１１０セルの設置個数をより増大させる働きがあ
る。さらに第１層目金属配線と第２層目金属配線は、コ
ーナ部におけるスペースの有効利用を図り、ｖＣＣセル
やＧＮＤセルの形成位置の制限を解除する働きがあると
共に、その第１層目金属配線と第２層目金属配線とがノ
イズ吸収用のバイパス・コンデンサとして機能する。従
って、前記課題を解決できるのである。

（実施例） 第１図は、本発明の実施例を示すもので、ゲートアレイ
におけるチップコーナ部付近の拡大平面図である。

この実施例のゲートアレイは、その全体が例えば第２図
のような構成をしており、その第２図のチップコーナ部
付近の拡大図が第１図に示されている。

第１図に示すように、チップ（半導体基板）１１の一主
面中央には、０ＭＯ３（相補型ＭＯＳトランジスタ）等
で構成される多数の基本セルが配列されて成る内部アレ
イ１２が形成されている。

ざらに、内部アレイ１２の周囲には、バイポーラトラン
ジスタ等で構成されるＩ１０セル１３−（ｎ−１）、１
３−ｎ、１４−１．１４−２・・・・・・が規則的に配
列され、その外周に、Ｉ１０セル１３−　（ｎ−１）、
　１３−ｎ、　１４−１．１４−２・・・・・・と対応
する複数のパッド１７・・・・・・が設けられている。

各１１０セル１３−　（ｎ−１＞　、　１３−ｎ、　１
４−１．１４−２・・・・・・内には、バイポーラトラ
ンジスタ等の回路素子が配置され、それらの回路素子を
ユーザ等の要求に応じて適宜配線することで、入力バッ
ファ回路、出力バッフ７回路及び入出力バッフ７回路等
の論理マクロセルが実現される。

なお、第１図では、各１１０セル１３−（ｎ−１）、１
３−ｎ、１４−１．１４−２・・・・・・と対応する各
パッド１７は、それぞれ１個のみ設りられているが、特
に１個に限定されるものではなく、２個あるいは３個等
のように複数個設けてもよい。

チップコーナ部１１８において、縦方向のＲ端のＩ１０
セル１４−１は、横方向の最端のＩ１０セル１３−ｎ側
に、長ざＬのオーバラップ部１４−１ａが生じるように
その■／′０セル１３−ｎ側にずらして配置されている
。各Ｉ／′０セル１３−ｎ、１４−１．１４−２・・・
・・・の内側には、内部アレイ１２どの接続のための第
１層金属膜で形成された引出し電極Ｐ、Ｑ、Ｒ・・・・
・・がそれぞれ形成されている。横方向のＩ１０セル１
３−（ｎ−１＞。

１３−ｎ・・・・・・の上には、幅Ｗ１１のＧＮＤ配線
Ｇ１１ａ、Ｇ１２ａと幅Ｗ１２のｖＣＣＣＣ配線１ａ、
Ｖ１２ａが交互に配置されている。また、縦方向のＩ１
０セル１４−１．１４−２・・・・・・の上には、ＧＮ
Ｄ配線Ｇ１１ｂ、Ｇ１２ｂとＶＣＣｋ！線Ｖ１１　ｂ、
Ｖ１２ｂとが交互に配置されている。

これらのＧＮＤ配線Ｇｌ　１ａ、Ｇ１２ａ、Ｇ１１ｂ、
Ｇ１２ｂ及びＶＣＣＣＣ配線１ａ、Ｖ１２ａ、　Ｖｌ　
１　ｂ、　Ｖ　１２ｂハ、Ａ、ｌｌ等からなる第２層目
金属配線で形成され、ＧＮＤ配線Ｇ１１ａとＧ１　ｌｂ
、Ｇ１２ａとＧ１２ｂ、ざらにｖＣＣＣＣ配線２ａとＶ
ｌ　２ｂとが、それぞれチップコーナ部１１ａに沿って
折曲げられた形状に形成されて相互に接続され、チップ
外周にリング状に配置されている。

第２層目金属配線からなるＧＮＤ配線Ｇ１２ａ。

Ｇ１２ｂの下方位置には、チップコーナ部１１ａにおい
て、そのＧＮＤ配線Ｇ１２ａ、Ｇ１２ｂに沿って第１層
目金属配線からなるｖＣＣ配線２０が形成されている。

そして、ｖＣＣ配線１１ａは、チップコーナ部１１ａに
おけるＩ１０セル１３−ｎの端で、スルーホール２１に
よってｖＣＣ配線２０に接続され、さらにそのｖＣＣ配
線２０がＩ１０セル１４−１の端で、スルーホール２２
によってＶＣＣＣＣ配線’ｌｂに接続されている。

第１層目金属配線からなるｖＣＣ配線２０とその上に設
けられた第２層目金属配線からなるＧＮＤ配線Ｇ１２ａ
・・・・・・との間は、５ｉ０２等の中間絶縁膜によっ
て相互に絶縁されている。

本実施例では、チップコーナ部１１ａにおいて、ＧＮＤ
配線Ｇ１１ａ、Ｇ１２ａとＧ１１ｂ、Ｇ１２ｂ、ＶＣＣ
ＣＣ配線２ａとｖ１２ｂとをそれぞれ相互に接続する。

さらに、チップコーナ部１１ａにおいてスペース的に余
裕がないため、ｖＣＣＣＣ配線１ａとＶｌｌｂとの切断
された箇所は、第１層目金属配線からなるｖＣＣ配線２
０によって相互に接続される。そのため、チップコーナ
部１１ａにおいてＶＣＣＣＣ配線１ａ、Ｖ１２ａ−・・
・・・及びＧＮＤ配線Ｇ１１　ａ、　Ｇ１２ａ・・・・
・・の切断が生ぜず、それによって制限を受けることな
く任意のＩ１０セル１３−（ｎ−１）、　１３−ｎ、　
１４−１．１４−２・・・・・・の位置に、ＶＣＣセル
及びＧＮＤセルを形成することができる。

マタ、各ｖＣＣ配線Ｖ　１１　ａ、　Ｖ　１２　ａ・−
・・−・及びＧＮＤ配線Ｇ１１ａ、Ｇ’１２ａ・・・・
・・は、いずれもＩ１０セル１３−ｎ、１４−１の境界
まで延設されており、チップコーナ部１１ａのＩ１０セ
ル１４−１に（７）み、ソノ上方にｖＣＣＣＣ配線１ａ
。

Ｖ１２ａ・−・−及びＧＮＤ配線Ｇｌ　１　ａ、　Ｇ１
２ａ・・・・・・の存在しない領域が生じるということ
がない。

ここで、Ｉ１０セル１４−１におけるオーバラップ部１
４−１　ａの長ざＬは、１＝Ｗ１１　＋Ｗ１２であり、
従来のもの（Ｌ＝Ｗ１）より長くすることができる。即
ち、一般にＷ１１キＷ１２として設計されることから、
オーバラップ部１４−１ａの長ざＬを従来の約２倍にで
きる。

以上のように、ｖＣＣＣＣ配線１ａ、１２ａ・・・・・
・及びＧＮＤ配線Ｇｌ　１　ａ、　Ｇｌ　２ａ・・・・
・・の−部を、上下に並走する第１層目金属配線と第２
層目金属配線とで形成したので、チップコーナ部］１ａ
におけるスペースをより有効に利用でき、ＶＣＣセルや
ＧＮＤセルの配置、デツプコーナ部１１ａにおけるＩ１
０セル１４−１に配置される論理マクロセルの種別等に
新たな制限の生ずることなく、Ｉ１０セル配置のオーバ
ラップ部１４−１８の長さＬを大きくすることができる
。そのため、設計の自由度を損なうことなく、限られた
チップサイズでも、より多くのＩ１０セル１３−（ｒｌ
−１＞、１３−ｎ、１４−１．１４−２・・・・・・を
設けることが可能となる。

ざらに、中間絶縁膜を挟んでＶＣＣ配線２０とＧＮＤ配
線Ｇ１２ａとが一部並走するため、電源電位とグランド
間にノイズ吸収のバイパス・コンデンサを設けたことと
なり、ノイズに強いゲートアレイが得られる。

本発明においては、前記のオーバラップ部１４−１ａの
艮ざＬをＬ＞Ｗｌｌ　＋Ｗ１２とすルコとも可能であり
、その−構成例を第５図に示す。

第５図は、本発明の伯の実施例を示すもので、ゲートア
レイにおけるチップコーナ部付近の拡大平面図であり、
第１図中の要素と共通の要素には同一の符号がされてい
る。

この実施例が、第１図と異なる点は、各１１０セル１３
−　（ｎ−１＞、１３−ｎ、１４−１〜１４−３・・・
・・・の上を走るｖＣＣＣＣ配線１ａ、Ｖ１２ａ、Ｖｌ
ｌｂ、Ｖ１２ｂ及びＧＮＤ配線Ｇ１１ａ、Ｇ１２ａ、Ｇ
１　ｌｂ、Ｇ１２ｂとして、ざらにｖＣＣＣＣ配線３ａ
、Ｖ１３ｂとＧＮＤ配線Ｇ１３ａ、Ｇ１３ｂが追加され
、それに応じてＩ１０セル１３−ｎ、１４−１・・・・
・・の高さト１をより大きくした点と、ざらに第１Ｂ目
金属配線からなるＶＣＣ配線３０を追加したことである
。

この実施例では、ｖＣＣ配線ＶｉａとＶｌｂとが、第１
層目金属配線からなる■ＣＣ配線２０で相互に接続され
ると共に、ＶＣＣ配線Ｖｌ　２ａとＶ１２ｂとが、第１
層目金属配線からなるｖＣＣ配線３０を介してコーナ部
１１ａで相互に接続されている。即ち、Ｉ１０セル１３
−ｎの境界において、ｖＣＣＣＣ配線２ａがスルーホー
ル３１によってＶＣＣ配線３０と接続され、Ｉ１０セル
１４−１の境界ｋＪいｒ、ＶＣＣ配線３０がｖＣＣ配線
Ｖ１２ｂとスルーホール３２によって接続されている。

このような構成においても、ＶＣＣ／ＧＮＤのリング配
線に、チップコーナ部１１ａにおいて切断が生じず、ま
た各ｖＣＣ配線Ｖ１１ａ、Ｖ１２ａ・・・・・・及びＧ
ＮＤ配線Ｇ１１　ａ、　Ｇｌ　２ａ・・・・・・とも、
Ｉ１０セル１３−ｎ、１４−１の境界に至るまで延設さ
れている。従って、Ｉ１０セル１４−１．１４−２・・
・・・・の高さＨが大きいほど、むしろチップコーナ部
１１ａのスペースを有効に利用してＩ１０セル１４−１
．１４−２のオーバラップ部１４ａを大きくすることが
できる。そのため、より多くのＩ１０セル１３−（ｎ−
１）、１３−ｎ、１４−１〜１４−３・・・・・・を設
けることが可能となる。

なお、本発明は図示の実施例に限定されず、例えばチッ
プ外周に設けられるｖＣＣ配線及びＧＮＤ配線の本数を
他の数にしたり、その配線のチップコーナ部１１ａにお
ける形状を直角以外の角度等で相互に接続するようにし
たり、或いはそれらの変形に応じて第１層目金属配線か
らなるｖＣＣ配線２０．３０の数やその形状を変形する
等、種々の変形が可能である。

（発明の効果） 以上詳細に説明したように、本発明によれば、リング状
に配置されるＶＣＣ配線及びＧＮＤ配線を、チップのコ
ーナ部において、第１層目金属配線と第２層目金属配線
とによって上下に分離して並走状態に形成したので、限
られたデツプサイズで、より多くのＩ１０セルを設ける
ことができる。

さらに、コーナ部におけるスペースをより有効に利用で
きるため、ＶＣＣセルやＧＮＤセルを配置する位置が制
限されず、それらのセルを任意の箇所に配置することが
可能となると共に、コーナ部に配置できる論理マクロセ
ルの種別等も制限されないので、設計の自由度がより向
上する。また、第１層目金属配線と第２層目金属配線と
は上下に分離して並走状態に形成されるので、その両前
線によってノイズ吸収用のバイパス・コンデンサと同様
の機能が生じ、ノイズに強いゲートアレイが得られる。

【図面の簡単な説明】

第１図は本発明の実施例を示すゲートアレイにおけるチ
ップコーナ部付近の拡大平面図、第２図は従来のゲート
アレイのセル配置を示す概略の平面図、第３図は第２図
のチップコーナ部付近の拡大平面図、第４図（ａ）、（
ｂ）は第２図のチップコーナ部付近の拡大平面図、第５
図は本発明の他の実施例を示すゲートアレイにおけるチ
ップコーナ部付近の拡大平面図である。 １１・・・・・・半導体基板（チップ）、１１ａ・・・
・・・チップコーナ部、１２・・・・・・内部アレイ、
１３−（ｎｌ）、１３−ｎ、１４−１〜１４−３・・・
・・・Ｉ１０セル、１４ａ、１４−１ａ・・・・・・オ
ーバラップ部、１７・・・・・・ホンディングパッド、
２０．３０・・−・・・ＶＣＣ配線、２１，２２，３１
．３２・・・・・・スルーホール、Ｇｌ　１　ａ　〜Ｇ
１３ａ、　Ｇ１１　ｂ−Ｇ１３ｂ−−・−・ＧＮＤ配線
、Ｖｌｌａ　〜Ｖ１３ａ、Ｖ１１ｂ〜Ｖ１３ｂ・・・・
・・ｖＣＣ配線。

Claims (1)

1. 【特許請求の範囲】 半導体基板の一主面中央に形成された複数の基本セルか
   らなる内部アレイと、 前記内部アレイの周辺に規則的に配列、形成された複数
   の入／出力バッファセルと、 前記入／出力バッファセル上の第２層目の位置に、リン
   グ状に配設された複数の電源／グランド配線とを、 備えたゲートアレイにおいて、 前記複数の電源／グランド配線の一部を、 前記半導体基板のコーナ部において、第１層目金属配線
   と第２層目金属配線とによって上下に分離して並走状態
   に形成したことを特徴とするゲートアレイ。