JPH06283604A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH06283604A JPH06283604A JP5090544A JP9054493A JPH06283604A JP H06283604 A JPH06283604 A JP H06283604A JP 5090544 A JP5090544 A JP 5090544A JP 9054493 A JP9054493 A JP 9054493A JP H06283604 A JPH06283604 A JP H06283604A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output
- semiconductor device
- bonding
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/981—Auxiliary members, e.g. spacers
- H10W72/983—Reinforcing structures, e.g. collars
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 内部セル領域を備えた半導体チップ上の周辺
部に入出力セルを配置した半導体装置において、入出力
セルのピッチを変えずに、ワイヤー間スペースを確保し
短絡の発生を回避する。 【構成】 内部セル領域２を備えた半導体チップ１上の
周辺部に入出力セル３を配置した半導体装置において、
入出力セル３内に配置されるボンディングパッド４を、
半導体チップ１の周辺縁より離れた内部セル領域２に近
い位置に配置し、このボンディングパッド４と外部回路
のリード５とをボンディングワイヤー６で接続する。
部に入出力セルを配置した半導体装置において、入出力
セルのピッチを変えずに、ワイヤー間スペースを確保し
短絡の発生を回避する。 【構成】 内部セル領域２を備えた半導体チップ１上の
周辺部に入出力セル３を配置した半導体装置において、
入出力セル３内に配置されるボンディングパッド４を、
半導体チップ１の周辺縁より離れた内部セル領域２に近
い位置に配置し、このボンディングパッド４と外部回路
のリード５とをボンディングワイヤー６で接続する。
Description
【０００１】
【産業上の利用分野】この発明は、半導体装置に関し、
特にゲートアレイ等のマスタースライス型半導体装置に
関する。
特にゲートアレイ等のマスタースライス型半導体装置に
関する。
【０００２】
【従来の技術】一般に、ゲートアレイは、通常半導体チ
ップ上に基本セルを規則正しく配列し、その周辺部に入
出力セルを配置して構成されている。そしてチップ周辺
部に配置されている入出力セルは、ボンディングパッド
を備えており、メタル配線によって電源パッドや入力パ
ッド，出力パッド等の機能を設定できるようになってい
る。この入出力セルを構成する各素子のレイアウトは様
々であるが、ボンディングパッドは一般にチップ端の近
傍に配置されている。（富沢孝 外一名 監訳「ＣＭＯ
ＳＶＬＳＩ設計の原理」、昭和62年８月30日丸善株式会
社発行、第193 〜199 頁参照）
ップ上に基本セルを規則正しく配列し、その周辺部に入
出力セルを配置して構成されている。そしてチップ周辺
部に配置されている入出力セルは、ボンディングパッド
を備えており、メタル配線によって電源パッドや入力パ
ッド，出力パッド等の機能を設定できるようになってい
る。この入出力セルを構成する各素子のレイアウトは様
々であるが、ボンディングパッドは一般にチップ端の近
傍に配置されている。（富沢孝 外一名 監訳「ＣＭＯ
ＳＶＬＳＩ設計の原理」、昭和62年８月30日丸善株式会
社発行、第193 〜199 頁参照）
【０００３】
【発明が解決しようとする課題】ところで、最近のゲー
トアレイは、機能の向上と共に多ピン化の傾向にあり、
チップの周辺部には入出力セルをより多く配置させるた
め、該入出力セルに設けられるボンディングパッドのピ
ッチが小さくなりつつある。したがって、入出力パッド
等のボンディングパッドの狭ピッチ化に伴い、ワイヤー
ボンディング時のワイヤー間隔も狭くなり、隣接するワ
イヤーによる短絡の危険性が増大している。
トアレイは、機能の向上と共に多ピン化の傾向にあり、
チップの周辺部には入出力セルをより多く配置させるた
め、該入出力セルに設けられるボンディングパッドのピ
ッチが小さくなりつつある。したがって、入出力パッド
等のボンディングパッドの狭ピッチ化に伴い、ワイヤー
ボンディング時のワイヤー間隔も狭くなり、隣接するワ
イヤーによる短絡の危険性が増大している。
【０００４】図４は、半導体チップのコーナー付近のワ
イヤーボンディングの状態を示す図であり、101 は半導
体チップ、102 は入出力セル、103 は入出力セル102 に
設けたボンディングパッド、104 は外部回路のリード、
105 はボンディングパッド103 とリード104 とを接続す
るボンディングワイヤーである。この図から分かるよう
に、特に半導体チップのコーナー付近では、ボンディン
グワイヤーの間隔が一段と狭くなっている。
イヤーボンディングの状態を示す図であり、101 は半導
体チップ、102 は入出力セル、103 は入出力セル102 に
設けたボンディングパッド、104 は外部回路のリード、
105 はボンディングパッド103 とリード104 とを接続す
るボンディングワイヤーである。この図から分かるよう
に、特に半導体チップのコーナー付近では、ボンディン
グワイヤーの間隔が一段と狭くなっている。
【０００５】本発明は、従来のゲートアレイ等の半導体
装置における上記問題点を解消するためになされたもの
で、チップ上に配列される入出力セルのピッチを拡げる
ことなく、ワイヤーボンディング時のワイヤー間スペー
スを十分確保し、ワイヤー同志による短絡を避けること
ができるようにした半導体装置を提供することを目的と
する。
装置における上記問題点を解消するためになされたもの
で、チップ上に配列される入出力セルのピッチを拡げる
ことなく、ワイヤーボンディング時のワイヤー間スペー
スを十分確保し、ワイヤー同志による短絡を避けること
ができるようにした半導体装置を提供することを目的と
する。
【０００６】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、内部セル領域を備えた半導体チ
ップ上の周辺部に入出力セルを配置した半導体装置にお
いて、上記入出力セル内に配置されるボンディングパッ
ドを前記半導体チップの周辺縁より離れた内部セル領域
に近い位置に配置して構成するものである。
決するため、本発明は、内部セル領域を備えた半導体チ
ップ上の周辺部に入出力セルを配置した半導体装置にお
いて、上記入出力セル内に配置されるボンディングパッ
ドを前記半導体チップの周辺縁より離れた内部セル領域
に近い位置に配置して構成するものである。
【０００７】このように入出力セルのボンディングパッ
ドを内部セル領域に近い位置に配置することにより、特
に半導体チップのコーナー部では、ボンディングワイヤ
ー間隔が広がり、ボンディングワイヤー間での短絡の危
険性を抑えることが可能となる。
ドを内部セル領域に近い位置に配置することにより、特
に半導体チップのコーナー部では、ボンディングワイヤ
ー間隔が広がり、ボンディングワイヤー間での短絡の危
険性を抑えることが可能となる。
【０００８】
【実施例】次に実施例について説明する。図１は、本発
明の基本的な実施例を示す概念図である。図１におい
て、１は半導体チップ、２は内部セル領域、３は半導体
チップ１の周辺部に多数配置された入出力セル、４は入
出力セル３に設けられたボンディングパッドで、半導体
チップ１の周辺縁より離れた内部セル領域２に近い位置
に配置されている。５は外部回路のリード、６はリード
５とボンディングパッド４とを接続するボンディングワ
イヤーである。
明の基本的な実施例を示す概念図である。図１におい
て、１は半導体チップ、２は内部セル領域、３は半導体
チップ１の周辺部に多数配置された入出力セル、４は入
出力セル３に設けられたボンディングパッドで、半導体
チップ１の周辺縁より離れた内部セル領域２に近い位置
に配置されている。５は外部回路のリード、６はリード
５とボンディングパッド４とを接続するボンディングワ
イヤーである。
【０００９】このように、入出力セル３のボンディング
パッド４を内部セル領域側へ配置することにより、特に
半導体チップ１のコーナー部では、入出力セル３のピッ
チを拡げなくても、ボンディングワイヤー６の間隔が広
がり、ワイヤー同志による短絡を有効に阻止することが
できる。
パッド４を内部セル領域側へ配置することにより、特に
半導体チップ１のコーナー部では、入出力セル３のピッ
チを拡げなくても、ボンディングワイヤー６の間隔が広
がり、ワイヤー同志による短絡を有効に阻止することが
できる。
【００１０】次に、本発明の具体的な実施例を図２に基
づいて説明する。この実施例は、入出力セルのボンディ
ングパッドを電源パッドとして使用するように構成した
ものである。図２において、11は入出力セル、12はボン
ディングパッド、13は入出力バッファ用電源線、14は入
出力バッファ用接地線、15は内部セル用電源線、16は内
部セル用接地線である。ボンディングパッド12からチッ
プ端方向及びチップ内部方向の相反する方向に延伸形成
した２系統のメタル配線17，18で、入出力バッファ用電
源線13と内部セル用電源線15とがボンディングパッド12
に接続されている。入出力セル11内には入力バッファや
出力バッファ等のセル素子が予め第１層目のメタル層で
配置されている。ところが、この実施例ではボンディン
グパッドを電源用パッドとして使用しているので、上記
入出力バッファ等は接続する必要がない。そのため上記
電源線13，15、接地線14，16及びメタル配線17，18は第
２層目のメタル層で構成されている。
づいて説明する。この実施例は、入出力セルのボンディ
ングパッドを電源パッドとして使用するように構成した
ものである。図２において、11は入出力セル、12はボン
ディングパッド、13は入出力バッファ用電源線、14は入
出力バッファ用接地線、15は内部セル用電源線、16は内
部セル用接地線である。ボンディングパッド12からチッ
プ端方向及びチップ内部方向の相反する方向に延伸形成
した２系統のメタル配線17，18で、入出力バッファ用電
源線13と内部セル用電源線15とがボンディングパッド12
に接続されている。入出力セル11内には入力バッファや
出力バッファ等のセル素子が予め第１層目のメタル層で
配置されている。ところが、この実施例ではボンディン
グパッドを電源用パッドとして使用しているので、上記
入出力バッファ等は接続する必要がない。そのため上記
電源線13，15、接地線14，16及びメタル配線17，18は第
２層目のメタル層で構成されている。
【００１１】一般に、入出力セルにおける出力バッファ
を同時に駆動すると、同時スイッチングノイズやリンギ
ングノイズが発生する。この時、入出力バッファの電源
線や接地線が不安定になることがあり、内部セルの誤動
作を起こしかねない。これに対して、上記実施例におい
ては、入出力バッファ用電源線13と内部セル用電源線15
の間にボンディングパッド12を設けて、相反する方向に
延伸した２系統の第２層目のメタル配線17，18で接続し
ているので、それぞれの電源線13，15のインダクタンス
は別系統になり、分離することができる。その結果、入
出力バッファ用電源線13で発生したノイズの影響を、内
部セル用電源線15では最小限に抑えることができる。
を同時に駆動すると、同時スイッチングノイズやリンギ
ングノイズが発生する。この時、入出力バッファの電源
線や接地線が不安定になることがあり、内部セルの誤動
作を起こしかねない。これに対して、上記実施例におい
ては、入出力バッファ用電源線13と内部セル用電源線15
の間にボンディングパッド12を設けて、相反する方向に
延伸した２系統の第２層目のメタル配線17，18で接続し
ているので、それぞれの電源線13，15のインダクタンス
は別系統になり、分離することができる。その結果、入
出力バッファ用電源線13で発生したノイズの影響を、内
部セル用電源線15では最小限に抑えることができる。
【００１２】なお、上記実施例では、入出力セルのボン
ディングパッドを電源パッドとして用いた場合を示した
が、このボンディングパッドを接地線パッドとして用い
ることもでき、同様な作用効果が得られる。
ディングパッドを電源パッドとして用いた場合を示した
が、このボンディングパッドを接地線パッドとして用い
ることもでき、同様な作用効果が得られる。
【００１３】また上記実施例では、入力バッファや出力
バッファが第１層目のメタル層で配置されているため、
電源線を第２層目のメタル層で配線しているものを示し
たが、前記バッファ類に影響がなければ、電源線を第１
層目のメタル層で構成しても何ら問題ない。
バッファが第１層目のメタル層で配置されているため、
電源線を第２層目のメタル層で配線しているものを示し
たが、前記バッファ類に影響がなければ、電源線を第１
層目のメタル層で構成しても何ら問題ない。
【００１４】次に、本発明の具体的な他の実施例を図３
を用いて説明する。この実施例は、入出力セルのボンデ
ィングパッドを出力パッドとして使用するように構成し
たものである。図３は、出力バッファ部分を示す断面図
で、21はＮチャネルＭＯＳトランジスタ、22はＰチャネ
ルＭＯＳトランジスタ、23は第１層目メタル配線、24は
第１層間膜、25は第２層目メタル配線、26は第２層間
膜、27は第３層目メタル配線、28はパッシベーション
膜、29はボンディングパッドである。
を用いて説明する。この実施例は、入出力セルのボンデ
ィングパッドを出力パッドとして使用するように構成し
たものである。図３は、出力バッファ部分を示す断面図
で、21はＮチャネルＭＯＳトランジスタ、22はＰチャネ
ルＭＯＳトランジスタ、23は第１層目メタル配線、24は
第１層間膜、25は第２層目メタル配線、26は第２層間
膜、27は第３層目メタル配線、28はパッシベーション
膜、29はボンディングパッドである。
【００１５】最近のゲートアレイは、２層又は３層のメ
タル配線を使用しているものが主流となっている。第２
層目のメタル配線でボンディングパッドを形成した場
合、その直下に入出力セルの素子を配置するのはレイア
ウト的に難しく、またAlメタル配線のつき抜けによる素
子破壊や短絡，断線の危険を伴う。これに対して本実施
例では、ボンディングパッド29を第３層目メタル配線27
で構成しているので、パッド直下に素子を配置したとし
ても、層間膜が厚いので、Alメタルのつき抜けは避けら
れ、入出力セルの一層のコンパクト化が可能となる。ま
た第３層目メタル配線を用いることによりレイアウト的
に自由度が増す。
タル配線を使用しているものが主流となっている。第２
層目のメタル配線でボンディングパッドを形成した場
合、その直下に入出力セルの素子を配置するのはレイア
ウト的に難しく、またAlメタル配線のつき抜けによる素
子破壊や短絡，断線の危険を伴う。これに対して本実施
例では、ボンディングパッド29を第３層目メタル配線27
で構成しているので、パッド直下に素子を配置したとし
ても、層間膜が厚いので、Alメタルのつき抜けは避けら
れ、入出力セルの一層のコンパクト化が可能となる。ま
た第３層目メタル配線を用いることによりレイアウト的
に自由度が増す。
【００１６】上記実施例は、ボンディングパッドを出力
パッドとして用いるように構成したものを示したが、ボ
ンディングパッドを入力パッドとして用いた場合でも、
同様にパッド直下に素子を配置することができる等の利
点が得られるのは言うまでもない。
パッドとして用いるように構成したものを示したが、ボ
ンディングパッドを入力パッドとして用いた場合でも、
同様にパッド直下に素子を配置することができる等の利
点が得られるのは言うまでもない。
【００１７】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、入出力セルのボンディングパッドを内
部セル領域側に配置したので、ワイヤーボンディング時
のボンディングワイヤー間隔を十分確保してワイヤーに
よる短絡を阻止することができる。
本発明によれば、入出力セルのボンディングパッドを内
部セル領域側に配置したので、ワイヤーボンディング時
のボンディングワイヤー間隔を十分確保してワイヤーに
よる短絡を阻止することができる。
【図１】本発明に係る半導体装置の基本的な実施例を示
す概念図である。
す概念図である。
【図２】本発明の具体的な実施例を示す平面図である。
【図３】本発明の他の具体的な実施例を示す断面図であ
る。
る。
【図４】従来の半導体装置の構成例を示す図である。
１ 半導体チップ ２ 内部セル領域 ３ 入出力セル ４ ボンディングパッド ５ リード ６ ボンディングワイヤー
Claims (3)
- 【請求項１】 内部セル領域を備えた半導体チップ上の
周辺部に入出力セルを配置した半導体装置において、上
記入出力セル内に配置されるボンディングパッドを前記
半導体チップの周辺縁より離れた内部セル領域に近い位
置に配置したことを特徴とする半導体装置。 - 【請求項２】 前記入出力セル内に配置したボンディン
グパッドから、半導体チップ端方向と半導体チップ内部
方向にそれぞれメタル配線を形成し、チップ端方向のメ
タル配線は入出力バッファ用の電源線又は接地線に接続
し、チップ内部方向のメタル配線は内部セル領域の電源
線又は接地線に接続し、前記ボンディングパッドを電源
線用パッド又は接地線用パッドとしたことを特徴とする
請求項１記載の半導体装置。 - 【請求項３】 前記ボンディングパッドは、第３層目以
上のメタル配線で構成し、入出力セルの素子の真上に配
置されていることを特徴とする請求項１又は２記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090544A JPH06283604A (ja) | 1993-03-26 | 1993-03-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5090544A JPH06283604A (ja) | 1993-03-26 | 1993-03-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06283604A true JPH06283604A (ja) | 1994-10-07 |
Family
ID=14001365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5090544A Withdrawn JPH06283604A (ja) | 1993-03-26 | 1993-03-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06283604A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2002299567A (ja) * | 2001-04-02 | 2002-10-11 | Sony Corp | 半導体素子 |
| US6930380B2 (en) | 2003-06-06 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
| JP2016021522A (ja) * | 2014-07-15 | 2016-02-04 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2016111154A (ja) * | 2014-12-04 | 2016-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
-
1993
- 1993-03-26 JP JP5090544A patent/JPH06283604A/ja not_active Withdrawn
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001339047A (ja) * | 2000-05-29 | 2001-12-07 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JP2002299567A (ja) * | 2001-04-02 | 2002-10-11 | Sony Corp | 半導体素子 |
| US6930380B2 (en) | 2003-06-06 | 2005-08-16 | Renesas Technology Corp. | Semiconductor device |
| US7078824B2 (en) | 2003-06-06 | 2006-07-18 | Renesas Technology Corp. | Semiconductor device having a switch circuit |
| US8178981B2 (en) | 2004-02-26 | 2012-05-15 | Renesas Electronics Corporation | Semiconductor device |
| JP2016021522A (ja) * | 2014-07-15 | 2016-02-04 | ラピスセミコンダクタ株式会社 | 半導体装置 |
| JP2016111154A (ja) * | 2014-12-04 | 2016-06-20 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0114707B2 (ja) | ||
| JPH0650761B2 (ja) | 半導体装置 | |
| JPH0519989B2 (ja) | ||
| KR100447066B1 (ko) | 멀티 칩 모듈 | |
| JPH02219254A (ja) | 半導体集積回路装置 | |
| JPH06283604A (ja) | 半導体装置 | |
| US6720636B2 (en) | Semiconductor device with a staggered pad arrangement | |
| JPS58124263A (ja) | 半導体装置 | |
| JP2000252363A (ja) | 半導体集積回路 | |
| JPH0750708B2 (ja) | 半導体装置 | |
| JPH03166762A (ja) | 半導体メモリ | |
| JPH03203363A (ja) | 半導体装置 | |
| JPH0247851A (ja) | 出力バッファ回路を備えた半導体集積回路装置 | |
| JPH0221145B2 (ja) | ||
| JPH06101521B2 (ja) | 半導体集積回路装置 | |
| JPS62249467A (ja) | 半導体集積回路装置 | |
| JPH04340747A (ja) | 半導体集積回路装置 | |
| JP2722796B2 (ja) | ゲートアレイ型集積回路 | |
| JPH0513582A (ja) | 半導体装置の電源配線 | |
| JPH06310691A (ja) | 半導体装置 | |
| JPH09148545A (ja) | 半導体装置 | |
| JPH04253370A (ja) | 半導体集積回路装置 | |
| JPH0369176B2 (ja) | ||
| JPH0645566A (ja) | 半導体集積回路装置 | |
| JPH04174537A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000530 |