JPH0384632A - データ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、パイプライン処理機構を有するデータ処理装
置に関し、更に詳述すれば、高機能命令あるいは高機能
な例外処理１割込み処理機能を備えたマイクロプロセッ
サ等のデータ処理装置に関する。

〔従来の技術〕

半導体製造技術の進歩に伴ってＬＳＩの大規模化が進ん
だことにより、マイクロプロセッサにおいても複数の命
令をファームウェア化して実行する高機能命令を備え、
ソフトウェア面での負担を軽減すると共に、処理性能の
向上が可能になって来ている。

そのような高機能命令はマイクロプロセッサ内部で複雑
な処理を必要とするので、ノイマン型のマイクロプロセ
ッサでハードウェアの負荷を考慮して効率よく処理する
手法としては、高機能命令を複数の処理に分割してマイ
クロプログラム制御方式で実行することが有効である。

また、−ｉ的にマイクロプロセッサ等のデータ処理装置
においては、パイプライン処理を行い、複数の命令を内
部のパイプラインステージで並列に処理する事によって
性能を向上させている。パイプライン処理の利点は、各
ステージでそれぞれ処理が分割して行われるために見か
け上、命令を並列処理できて処理性能が向上することで
ある。

しかし、各パイプラインステージの処理に対する負荷が
均一でないと、負荷が大きいパイプラインステージでの
処理速度により全体の処理速度が制限されて性能向上が
図れない。

従って、パイプラインの構成を設計する場合、マイクロ
プロセッサの処理する種々の命令の内容に基づいて各パ
イプラインステージでの処理に対する負荷が均一になる
ように考えて設計しなければならない。

！常、マイクロプロセッサのパイプライン構成を設計す
る場合、処理速度の面で問題が生じる部分は、外部バス
を使用して外部の記憶装置等との間でデータの転送をす
る処理である。従来のマイクロプロセッサでは、データ
の外部バスからの読込み処理とデータの外部バスへの書
込み処理とに要する時間が内部処理速度の比して長いと
いう理由から、それらの処理に対してそれぞれパイプラ
インステージを１段づつ設ける構成が採られていたとえ
ば、１１．Ｓ、Ｐ、ｔＩｋ１４，６４８，０３４　Ａ、
　Ｇ、　Ｈｅｉｎｇｅｒ他（７）”ＢＵＳＹ　５ＩＧＮ
ＡＬ　ｒＮＴＥＲＦＡｃＥ　ＢＥＴＷＥＥＮ　ＭＡＳＴ
ＥＩＩ　ＡＮＤＳＬＡＶＥ　ＰＲＯＣＥＳＳＯＲ５ＩＮ
　Ａ　ＣＯＭＰＵＴＥＲＳＹＳＴＥＭ”ニは従来のデー
タ処理装置のパイプライン構成が示されている。

この従来のデータ処理装置は命令フェンチ、命令デコー
ド、アドレス計算、オペランドフェッチ。

命令実行及びオペランドストアの６段のパイプラインス
テージにて構成されている。

第１８図（ａ）〜（ｅｌはそのパイプライン処理のフロ
ーチャートである。

命令フェッチ３オペランドフエツチ及びオペランドスト
アの３つのパイプラインステージは外部バスアクセスを
行うステージであり、前述の如く、通常高速なマイクロ
プロセッサにおいては内部の信号処理に要する遅延時間
以上に外部バスを用いた処理に要する遅延時間がデータ
処理速度上問題になっている。そのため、外部バスを用
いた処理を行っている間に次の命令もしくはマイクロ命
令の処理を行って、総合的な遅延時間を縮小するように
している。

命令実行ステージでの処理２７６、２７７、２７９，２
８１が終了してオペランドストアステージでの処理２８
３゜２８５．２８７，２８９，２９１，２９３，２９５
に移行して２８５の処理で結果のオペランドデータを書
込むか否かの判断を行う。オペランドデータの書込みを
行わない場合には直ちにそのステージでの処理は終了す
る。

即ち、総ての場合に命令はオペランドストアステージを
経由して処理される。

また２１Ｌ２３５，２３９，２６９，２８１の処理にお
いては、各ステージ間での処理の終了をＩｉｉ認してが
ら次のパイプラインステージへ進むような判断処理が行
われている。

また、宮森他のｒＴｌ？ＯＮ仕様に基づ＜３２ビツトマ
イクロプロセツサＴＸ３のＣＰＵアーキテクチャの検討
Ｊｔ子情報通信学会、集積回路研究会、技術報告ｌＣＤ
８７−１０６では、ＴＸ３と称されるマイクロプロセッ
サのパイプライン構成が述べられている。

基本的にマイクロプロセッサＴＸ３は命令フェッチ、命
令デコード、実効アドレス計算、アドレス変換、オペラ
ンドフェッチ、命令実及びオペランドストアの７段のパ
イプラインステージで構成されている。また、この多段
のパイプライン構成の中でパイプライン処理自身の並列
化、具体的には命令実行のパイプラインステージを命令
デコードの次に行うことによって、マイクロプロセッサ
の性能向上を達成させようとしている。

第１９図はそのパイプライン構成図を示す模式図である
。

第１８図に示した例と同様、オペランドフェッチステー
ジ３０２とオペランドストアステージ３０５とでの処理
に対して１つのパイプラインステージが割当てられるこ
とにより、命令の処理に際して外部バスアクセスによる
遅延を縮小するようにしている。この例でも、オペラン
ドストアに対して１つのパイプラインステーシカ＜Ｂｙ
当てられているので、命令処理中の書込み処理に対して
は常に次段のステージに処理が移されている。

更に、Ｄ、　Ａｌｐｅｒｔ他による“＾ｒｃｈｉｔｅｃ
ｔｕｒｅ　ｏｆｔｈｅ　Ｎ５３２５３２　Ｍｉｃｒｏｐ
ｒｏｃｅｓｓｏｒ　　ｐｒｏｃ、　　ｏｆ　　ＩＣＣＤ
１９８７．　ｐｐ１６８〜１７２ではＮ５３２５３２　
と称されるマイクロプロセッサのパイプライン構成が述
べられている。ここでは４段のステージ３１０，３１２
．３１４，３１５にて構成されるパイプライン機構が示
されている。

第２０図はマイクロプロセッサＮ５３２５３２のパイプ
ライン構成を示す模式図である。

この図ではオペランドフェッチはアドレス計算ステージ
３１４（ステージ３）でアドレス計算と、オペランドス
トアは命令実行ステージ３１５（ステージ４）で命令実
行とそれぞれ同一ステージで行っているが、オペランド
ストアの処理用に２ワードのバッファ３１６を設けてい
る。

即ち、書込み処理はバッファ３１６に移して実行させて
おくので、命令実行ステージでは次の処理を開始できる
。従って、この場合はパイプラインステージとしては４
段であるが、それ以上の命令を同時に処理することが可
能である。

以上の例から、従来ではオペランドのフェッチあるいは
ストアに対してそれぞれ無条件に外部バスアクセスする
場合、１つのパイプラインステージが割当てられてパイ
プライン処理の性能向上を図るという手法がとられてい
る。この場合、外部バスをアクセスする処理自身が１つ
のパイプラインステージとして割当てられているので、
オペランドのフェッチあるいはストア処理が行われる場
合は常にそれらの処理が別のパイプラインステージに移
ｊテしていた。

〔発明が解決しようとする課題〕

１つの命令が単一ステップのマイクロ命令で終了する場
合は上述のような処理方法でも制御上困難ではない。し
かし、多くの高機能命令を含むようなマイクロプロセッ
サにおいては、１つの命令が複数のマイクロ命令のステ
ップを要するような場合に命令実行とオペランドフェッ
チ及びオペランドストアのパイプラインステージにおい
て同一の命令の処理が同時に行われる可能性がある。そ
してそれらが同時に処理されている際に例外１割込みあ
るいはトラップ（以下、ＢＩＴと総称する）が発生した
場合、その対処方法が複雑になっていた。

このような観点から、たとえばＪ、Ｅ、Ｓｍ１ｔｈ、Ａ
、Ｒ。

Ｐｌｅｓｚｋｕｎによる’ＩＭＰＬＥＭＥＮＴＡＴＩＯ
Ｎ　ＯＦ　ＰＦＩＩＣｒＳＥ　ｒＮＴＥＲＲＵＰＴＳ　
ＩＮ　ＰＩＰＬＩＮＥＤ　ＰＲＯＣＥＳＳＯＲ５″ｐｒ
ｏｃ、　ｏｆ　７ｔｈＡｎｎｕａｌ　Ｉｎｔｅｒｎａｔ
ｉｏｎａｌ　Ｓｙ＋ｗｐｏｓｉｕｓ　ｏｎ　Ｃｏｍｐｕ
ｔｅｒ　Ａｒｃｈｉｔｅｃｔｕｒｅ＋　Ｊｕｎｅ＋　１
８８５＋　ｐｐ、３６−４４では高度なパイプライン構
造を持つコンピュータにおける割込みに対する内部状態
の保存の困難性が述べられており、そのための−殻内手
法が説明されているが、基本的には内部状態を保持する
ためのバッファが必要になるとしている。従って、ＢＩ
Ｔ処理が複雑になればなる程、パイプライン上で単一命
令が複数のパイプラインステージに跨って処理されるこ
とがＢＩＴ発生時の内部状態を保持するための処理をハ
ードウェアで実現する上で大きな問題になる。

近年マイクロプロセッサの高ａ能化に伴い、ソフトウェ
アの負荷を軽減する目的で、高度で且つ複雑なりＩＴ処
理を実行するマイクロプロセッサが製造される傾向にあ
る。そのようなマイクロプロセッサにおいては、多くの
高機能命令を含むため、そうした命令処理の高速化のた
めに５乃至６段以上の多段のパイプライン構成を採用し
ている。そのような場合、マイクロプロセッサの外部バ
スアクセス時間が内部処理時間に対して遅いことがら、
オペランドのフェッチとストアとは多くの場合１つのパ
イプラインステージとして割付けられている。また高機
能命令をマイクロプロセッサ内で実行する場合、複数の
マイクロ命令ステップにわたって処理を行うので、１つ
の命令がいくつかのパイプラインステージに跨って処理
されるが、この際に前述のようにＢＩＴが発生した場合
、内部状態の保存を行うためには多くのハードウェアが
必要になってくる。

本発明はこのような問題を解決すべくなされたものであ
り、特にオペランドのストアに関するパイプライン処理
において、ＢＩＴ処理に対する内部状態保存の機能の保
証を簡単なホ制御方弐で可能番こしたものである。

〔課題を解決するための手段〕

本発明のデータ処理装置は、マイクロプログラムの最終
ステップがオペランドストア処理を含む場合、その最終
マイクロステップのオペランドストア処理のみを次のバ
イブラインステージに移行して処理するように構成され
ている。

〔作用〕

本発明のデータ処理装置では、マイクロプログラムの最
終ステップの処理としてオペランドのストア等の書込み
処理を含む場合、その書込み処理のみを次のパイプライ
ンステージに移行することによって、それ以外の、複数
ステップにわたるマイクロ命令の実行途中の外部バスア
クセス処理は総て命令実行ステージで行うように制御さ
れる。

これにより、ＰＳ獣プロセンサステータスワード）ある
いはＰＣ（プログラムカウンタ）等の内部状態を示す情
報の管理も命令実行ステージのみで行えばよいことにな
るので、マイクロプログラムによりそれらの情報の管理
が可能になる。

なお、本発明のデータ処理装置では、マイクロプロセッ
サの処理速度の低下が問題になるが、複数のマイクロ命
令の実行途中で外部バスアクセスを何度も行うストリン
グ情報を扱うような高機能命令では、マイクロ命令で外
部バスアクセスの処理順序を遅延が少なくなるようにマ
イクロ命令をプログラムすることができ、また他の高機
能命令においても同様な対処方法ができるので、性能劣
〔発明の実施例〕 以下、本発明をその実施例を示す図面に基づいて詳述す
る。

本実施例では３２ビツトマイクロプロセツサをＣＰｔ１
として使用しているものとする。

（１）「機能ブロックの構成」 第６図は本発明のデータ処理装置の構成を示すブロック
図である。

本発明のデータ処理装置の内部を機能的に大きく分ける
と、命令フェッチ部５１．命令デコード部５２、　ＰＣ
計算部５３．オペランドアドレス計算部５４マイクロ１
１０Ｍ部５５．データ演算部５６．外部バスインターフ
ェイス部５７に分かれる。

第６図では、その他にＣＰＵ外部ヘアドレスを出力する
ためのアドレス出力回路５８と、ＣＰＵ外部とデータを
人出力するためのデータ入出力回路５９とを他の機能ブ
ロック部と分けて示した。

（１，１）　　ｒ命令フェッチ部」 命令フェッチ部５１にはブランチバッファ、命令キュー
とその制御部等があり、次にフェッチすべき命令のアド
レスを決定してブランチバッファあるいはＣＰＵ外部の
メモリから命令をフェッチする。

またブランチバッファへの命令登録をも行う。

ブランチバッファは小規模であるためセレクティブキャ
ッシュとして動作する。

ブランチバッファの動作の詳細に関しては特開昭６３−
５６７３１号に開示されている。

次にフェッチすべき命令のアドレスは、命令キュー（第
１図参照）へ入力すべき命令のアドレスとして専用のカ
ウンタにて計算される。分岐あるいはジャンプが発生し
た場合には、新たな命令のアドレスがＰＣ計算部５３あ
るいはデータ演算部５６から転送されてくる。

ＣＰＵ外部のメモリから命令をフェッチする場合は、外
部バスインターフェイス部５７を通してフェッチすべき
命令のアドレスがアドレス出力回路５８からＣＰｕ外部
へ出力されることにより、データ入出力回路５９から命
令コードがフェッチされる。そして、バッフアリソゲし
た命令コードの内、次にデコードすべき命令コードが命
令デコード部５２へ出力される。

（１，２）　　ｒ命令デコード部」 命令デコード部５２においては、基本的には１６ビツト
（ハーフワード）単位で命令コードをデコードする。こ
のブロックには第１ハーフワードに含まれるオペレーシ
ョンコードをデコードするＦＨＷデコーダ、第２．第３
ハーフワードに含まれるオペレーションコードをデコー
ドするＮＦＨ−デコーダ、アドレッシングモードをデコ
ードするアトレンジングモードデコーダが含まれる。こ
れらＦＨ−デコーダ、ＮＦＨ−デコーダ、アトレンジン
グモードデコーダを一括して第１デコーダと称する。

ＦＨＷデコーダあるいはＮＦＨＷデコーダの出力を更に
デコードしてマイクロＲＯＭのエントリアドレスを計算
する第２デコーダ、条件分岐命令の分岐予測を行う分岐
予測機構及びオペランドアドレス計算の際のバイブライ
ンコンフリクトをチエツクするアドレス計算コンフリク
トチエツク機構も含まれる。

命令デコード部５２は命令フェンチ部５１から人力され
た命令コードを２クロツクにつきＯ〜６バイトずつデコ
ードする。デコード結果の内、データ演算部５６での演
算に関係する情報がマイクロＲＯＭ部５５へ、オペラン
ドアドレス計算に関係する情報がオペランドアドレス計
算部５４へ、ＰＣ計算に関係する情報がＰＣ計算部５３
へそれぞれ出力される。

（１，３）　　ｒマイクロＲＯＭ部」 マイクロＲＯＭ部５５には、主にデータ演算部５６を制
御するマイクロプログラムが格納されているマイクロＲ
ＯＭ、　　マイクロシーケンサ、マイクロ命令デコーダ
等が含まれる。

マイクロ命令はマイクロＲＯＭから２クロツクに１度読
出される。マイクロシーケンサはマイクロプログラムで
示されるシーケンス処理の他に、例外１割込及びトラッ
プ（この３つを合わせてＢＩＴと称する）の処理をハー
ドウェア的に受付ける。

またマイクロＲＯＭ部５５はストアバッファの管理も行
う。

マイクロＲＯＭ部５５には命令コードに依存しない割込
みあるいは演算実行結果によるフラッグ情報と、第２デ
コーダの出力等の命令デコード部の出力が入力される。

マイクロデコーダの出力は主にデータ演算部５６に対し
て出力されるが、ジャンプ命令の実行による他の先行処
理中止情報等の一部の情報は他のブロックへも出力され
る。

（１，４）　　ｒオペランドアドレス計算部」オペラン
ドアドレス計算部５４は命令デコード部５２のアドレス
デコーダ等から出力されたオペランドアドレス計算に関
係する情報によりハードワイヤード制御される。このブ
ロックではオペランドのアドレス計算に関するほとんど
の処理が行われる。メモリ間接アドレッシングのための
メモリアクセスのアドレス及びオペランドアドレスがメ
モリにマフブされたＩｌｏ　ＬＱ域に入るか否かのチエ
ツクも行われる。

アドレス計算結果は外部バスインターフェイス部５７へ
送られる。アドレス計算に必要な汎用レジスタ及びプロ
グラムカウンタの値はデータ演算部から入力される。

メモリ間接アドレッシングを行う際は外部バスインター
フェイス部５７を通じてアドレス出力回路５８からＣＰ
Ｕ外部へ参照すべきメモリアドレスが出力されることに
より、データ入出力部５９から人力された間接アドレス
値が命令デコード部５２をそのまま通ってフェッチされ
る。

（１，５）　　ｒＰＣ計算部」 ｐｃ計算部５３は命令デコード部５２から出力されるＰ
Ｃ計算に関係する情報によりハードワイヤードに制御さ
れ、命令のｐｃ値を計算する。

本発明のデータ処理装置は可変長命令セットを有してお
り、命令をデコードしなければその命令の長さが判らな
い。このため、ｐｃ計算部５３は命令デコード部５２か
ら出力される命令長をデコード中の命令のｐｃ値に加算
することにより次の命令のＰＣイ直を作り出す。

また、命令デコード部５２が分岐命令をデコードしてデ
コード段階での分岐を指示した場合は、ＰＣ言１算部５
３は命令長の代わりに分岐変位を分岐命令のｐｃ（ａに
加算することにより分岐先命令のｐｃ値を計算する。こ
のように分岐命令に対して命令デコード段階において予
め分岐することを本発明のデータ処理装置ではブリブラ
ンチと称する。

ブリブランチ処理に関しては特願昭６１−２０４５００
号及び特願昭６１−２００５５７号に詳しく開示されて
いる。

ｐｃ計算部５３の計算結果は各命令のｐｃ値として命令
のデコード結果と共に出力される他、ブリブランチ時に
は次にデコードされるべき命令のアドレスとして命令フ
ェッチ部５１へ出力されると共に、次に命令デコード部
５２においてデコードされる命令の分岐予測のためのア
ドレスとしても使用される。

分岐予測に関しては特願昭６２−８３９４号に詳しく開
示されている。

（１，６）　　ｒデータ演算部」 データ演算部５６はマイクロプログラムにより制御され
、マイクロＲＯＭ部５５の出力情報に従って各命令の機
能を実現するために必要な演算をレジスタと演算器とで
実行する。

オペランドアドレス計算部５４で計算されたアドレスを
外部バスインターフェイス部５７を通して得る場合、あ
るいはそのアドレスでフェッチしたオペランドをデータ
入出力回路５９から得る場合もある。

演算器としてはＡ１口、　バレルシフタ、プライオリテ
ィエンコーダあるいはカウンタ、シフトレジスタ等があ
る。レジスタと主な演算器との間は３バスで結合されて
おり、１つのレジスフ間演算を指示する１マイクロ命令
は２クロツクで処理される。

データ演算時にＣＰｕ外部のメモリをアクセスする必要
がある場合は、マイクロプログラムの指示により外部バ
スインターフェイス部５７を通してアドレス出力回路５
８からアドレスがＣＰＵ外部へ出力されることにより、
データ入出力回路５９を通して目的のデータがフェッチ
される。

ＣＰｕ外部のメモリからデータをストアする場合は、外
部バスインターフェイス部５７を通してアドレス出力回
路５８からアドレスを出力すると同時にデータ入出力回
路５９からデータをＣＰＵ外部へ出力する。

オペランドストアを効率的に実行するためにデータ演算
部５６には４バイトのストアバッファが備えられている
。

ジャンプ命令の処理あるいは例外処理等を行って新たな
命令アドレスをデータ演算部５６が得た場合は、これを
命令フェッチ部１１とＰＣ計算部１３へ出力する。

（１，７）　　ｒ外部バスインターフェイス部」外部バ
スインターフェイス部５７は本発明のデータ処理装置の
外部バスでの通信を制御する。メモリのアクセスはすべ
てクロック同期で行われ、最小２クロックサイクルで行
うことができる。

メモリに対するアクセス要求は命令フェッチ部５１、オ
ペランドアドレス計算部５４及びデータ演算部５６から
独立に生じる。

外部バスインターフェイス部５７はこれらのメモリアク
セス要求を調停する。更にメモリとＣＰＵとを結ぶデー
タバスサイズである３２ビツト（１ワード〉の整置境界
を跨ぐメモリ番地にあるデータのアクセスは、このブロ
ック内で自動的にワード境界を跨ぐことが検知されて２
回のメモリアクセスに分解されて行われる。

（２）「パイプライン機構」 本発明のデータ処理装置のパイプライン処理機構は第７
図に模式的に示される如＜ｎｔ戒されている。

命令のブリフェッチを行う命令フェッチステージ（ＩＰ
ステージ）３１．　　命令のデコードを行うデコードス
テージ（Ｄステージ）３２．　　オペランドのアドレス
計算を行うオペランドアドレス計算ステージ（Ａステー
ジ）３３．　　マイクロＲＯＭアクセス（特にＲステー
ジ３６と称す）を行う部分とオペランドのブリフェッチ
（特にＯＦステージ３７と称す）を行う部分とからなる
オペランドフェッチステージ（Ｆステージ）３４．　　
命令を実行する実行ステージ（Ｅステージ）３５の５段
構成をパイプライン処理の基本とする。

Ｅステージ３５では１段のストアバッファがある他、高
機能命令の一部は命令の実行自体をパイプライン化して
いるため、実際には５段以上のパイプライン処理効果が
ある。

各ステージは他のステージとは独立に動作し、理論上は
５つのステージが完全に独立して動作する。各ステージ
は１回の処理を最小２クロック（１ステツプ）で行うこ
とができる。従って理想的には２クロンク（ｌステップ
）毎に次々とパイプライン処理が進行する。

本発明のデータ処理装置には、メモリーメモリ間演算あ
るいはメモリ間接アドレッシング等の如く１回の基本パ
イプライン処理のみでは処理し得ない命令もあるが、本
発明のデータ処理装置はこれらの処理に対してもなるべ
く均衡のとれたパイプライン処理が行える様に設計され
ている。複数のメモリオペランドを持つ命令に対しては
メモリオペランドの数に基づいてデコード段階で複数ツ
バイブライン処理単位（ステップコード）に分解してパ
イプライン処理を行う。

パイプライン処理単位の分解方法に関しては特開昭６３
−８９９３２号で詳しく開示されている。

ＩＰステージ３１からＤステージ３２へ渡される情報は
命令コード４０そのものである。

Ｄステージ３２からＡステージ３３へ渡される情報は、
命令で指定された演算に関するもの（Ｄコード４１と称
す）と、オペランドのアドレス計算に関係するもの（Ａ
コード４２と称す）との２つがある。

Ａステージ３３からＦステージ３４へ渡される情報はマ
イクロプログラムルーチンのエントリアドレスあるいは
マイクロプログラムのパラメータ等を含むＲコード４３
と、オペランドのアドレスとアクセス方法指示情報等を
含むＦコード４４との２つである。

Ｆステージ３４からＥステージ３５へ渡される情報は、
演算制御情報とリテラル等を含むＥコード４５と、オペ
ランドあるいはオペランドアドレス等を含むＳコード４
６との２つである。

Ｅステージ３５以外のステージで検出されたＥＩＴは、
そのコードがＥステージ３５へ到達する迄はＥｒＴ処理
を起動しない。Ｅステージ３５で処理されている命令の
みが実行段階の命令であり、ＩＰステージ３１からＦス
テージ３４までの間で処理されている命令はまだ実行段
階に至っていないからである。従って、Ｅステージ３５
以外で検出されたＢＩＴは、それが検出されたことがス
テップコード中に記録されて次のステージへ伝えられる
のみである。

（２，１）　　ｒパイプライン処理単位」（２，１，１
）　　ｒ命令コードフィールドの分類」本発明のデータ
処理装置では、パイプライン処理単位は命令セントのフ
ォーマントの特徴を利用して決定されている。

（１１節において詳述した如く、本発明のデータ処理装
置の命令は２バイト単位の可変長命令であり、基本的に
は“２バイトの命令基本部子〇〜４バイトのアドレッシ
ング修飾部”をｌ乃至３回反復することにより命令が構
成されている。

命令基本部には多くの場合、オペレーションコード部と
アドレッシングモード指定部とがあり、インデックスア
ドレッシングあるいはメモリ間接アドレッシングが必要
な場合には、アドレッシング修飾部に代えて“２バイト
の多重間接モード指定部十〇〜４バイトのアドレッシン
グ修飾部”が任意個付加される。ああ、命令によっては
２または４バイトの命令固有の拡張部が最後に付加され
る。

命令基本部には、命令のオペレーションコード。

基本アドレフシングモード、リテラル等が含まれる。

アドレッシング修飾部はディスプレースメント絶対アド
レス、即値あるいは分岐命令の変位のいずれかである。

命令固有の拡張部にはレジスタマツプ＋　Ｉ−ｆｏｒｍ
ａｔ命令の即値指定等がある。

第８図に本発明のデータ処理装置の基本的命令フォーマ
ントの特徴を示す。

（２，１，２）　　ｒステップコードへの命令の分解」
本発明のでそでは上述の如き命令フォーマットの特徴を
生かしたパイプライン処理を行う。

Ｄステージ３２では、“２バイトの命令基本部中〇〜４
バイトのアドレッシング修飾部″１′２バイトの多重間
接モード指定部子〇〜４バイトのアドレッシング修飾部
”または命令固有の拡張部を一つのデコード単位として
処理する。各回のデコード結果をステップコードと称し
、Ａステージ３３以降の各ステージではこのステップコ
ードをパイプライン処理の単位としている。

ステップコードの数は各命令に固有であり、多重間接モ
ードが指定されない場合は、一つの命令は最小１個、最
大３個のステップコードに分解される。多重間接モード
が指定される場合は、それだけステップコードが増加す
る。但し、これは後述する如く、デコード段階のみであ
る。

（２，１，３）　　ｒプログラムカウンタの管理」本発
明のデータ処理装置のパイプライン上に存在するステッ
プコードは全て別命令に対するものである可能性があり
、このためプログラムカウンタの値はステップコード毎
に管理される。総てのステップコードは、そのステップ
コードのもとになった命令のプログラムカウンタ値を有
する。

ステップコードに付属してパイプラインの各ステージを
流れるプログラムカウンタ値はステッププログラムカウ
ンタ（ＳＰＣ）　　と称される。ＳＰＣはパイプライン
の各ステージ間を次々と受渡されていく。

（２，２）　　ｒ各パイプラインステージの処理」各パ
イプラインステージの入出カステップコードには第７図
に示したように便宜上名前が付けられている。

また、ステップコードはオペレーションコードに関する
処理を行い、マイクロＲＯＭのエントリアドレス及びＥ
ステージ３５に対するパラメータ等になる系列と、Ｅス
テージ３５のマイクロ命令に対するオペランドになる系
列との２系列がある。

（２，２，１）　　ｒ命令フェッチステージ」命令フェ
ッチステージ（ＩＦステージ）３１　は命令をメモリあ
るいはブランチバッフアカ）らフェ・ンチして命令キュ
ーへ入力し、Ｄステージ３２に対して命令コードを出力
する。命令キューへの入力は整置された４バイト単位で
行われる。

メモリから命令をフェッチする場合は、整置された４バ
イトにつき最小２クロックを要する。ブランチバッファ
がヒントした場合は、整置された４バイトにつき１クロ
ツクでフェッチ可能である。

命令キューの出力単位は２バイト毎に可変であり、２ク
ロツクの間に最大６バイトまで出力できる。

また、分岐の直後には命令キューをバイパスして命令基
本部２バイトを直接命令デコーダへ転送することも可能
である。

ブランチバッファへの命令の登録及びクリア等の制御、
プリフェッチ先の命令のアドレスの管理及び命令キュー
１１２の制御もＩＦステージ３１で行う。

ＩＦステージ３１で検出するＢＩＴには、命令をメモリ
からフェッチする際のバスアクセス例外あるいはメモリ
保護違反などによるアドレス変換例外がある。

（２，２，２）　　ｒ命令デコードステージ」命令デコ
ードステージ（Ｄステージ）３２はＩＦステージ３１か
ら人力された命令コードをデコードする。

デコードは命令デコード部５２のＦｉ！−デコーダ、Ｎ
ＦＨＷデコーダ及びアドレッシングモードデコーダを合
わせた第１デコーダを使用して、２クロック単位に１度
行ない、１回のデコード処理で０〜６バイトの命令コー
ドを消費する（ＲＥＴ命令の復帰先アドレスを含むステ
ップコードの出力処理などでは命令コードを消費しない
）。

Ｄステージ３２は１回のデコードでＡステージ３３に対
してアドレス計算情報としてのＡコード４２である約３
５ビツトの制御コードと最大３２ビツトのアドレス修飾
情報と、オペレーションコードの中間デコード結果とし
てのＤコード４１である約５０ビツトの制御コードと８
ピントのリテラル情報とを出力する。

Ｄステージ３２では、各命令のＰＣ計算部５３の制御。

分岐予測処理、プリブランチ命令に対するプリブランチ
処理、命令キューからの命令コードの出力処理をも行う
。

Ｄステージ３２で検出するＥＴＴには予約命令例外。

プリブランチ時の奇数アドレスジャンプトラ、７１等が
ある。また、ＩＦステージ３１から転送されてきた各＠
ＥＩＴはステップコード内にエンコードする処理をして
Ａステージ３３へ転送する。

（２，２，３）　　ｒオペランドアドレス計算ステージ
」オペランドアドレス計算ステージ（Ａステージ）３３
は処理機能が大きく２つに分かれる。１つは命令デコー
ド部５２の第２デコーダを使用してオペレーションコー
ドの後段デコードを行う処理で、他方はオペランドアド
レス計算部５４でオペランドアドレスの計算を行う処理
である。

オペレーションコードの後段デコード処理はＤコード４
１を入力とし、レジスタ、メモリの書込み予約及びマイ
クロプログラムのエントリアドレスとマイクロプログラ
ムに対するパラメータ等を含むＲコード４３の出力を行
う。なお、レジスタあるいはメモリの書込み予約は、ア
ドレス計算で参照したレジスタあるいはメモリの内容が
パイプライン上を先行する命令で書換えられることによ
り誤ったアドレス計算が行われるのを防くためのもので
ある。レジスタあるいはメモリの書込み予約はデッドロ
ックを避けるため、ステップコード毎ではなく命令毎に
行う。レジスタ及びメモリへの書込み予約については特
願昭６２−１４４３９４号に詳細に開示されている。

オペランドアドレス計算処理はＡコード４２を入力とし
、Ａコード４２に従いオペランドアドレス計算部５４で
加算あるいはメモリ間接参照を組合わせてアドレス計算
を行い、その計算結果をＦコード４４として出力する。

この際、アドレス計算に伴うレジスタ及びメモリの読出
し時にフンフリクトチェンクが行われ、先行命令がレジ
スタあるいはメモリへの書込み処理を終了していないた
めコンフリクトが指示されれば、先行命令がＥステージ
３５で書込み処理を終了するまで待機する。また、オペ
ランドアドレス及びメモリ間接参照のアドレスがメモリ
にマンブされたＩ１０領域に入るか否かのチエツクも行
われる。

Ａステージ３３で検出するＢＩＴには予約命令例外。

特権命令例外、バスアクセス例外、アドレス変換例外、
メモリ間接アドレッシング時のオペランドブレイクポイ
ントヒツトによるデバッグトラップがある。Ｄコード４
１又はＡコード４２自体がＥＩＴを発生したことを示し
ていれば、Ａステージ３３はそのコードに対してアドレ
ス計算処理をせず、そのＥＩＴをＲコード４３及びＦコ
ード４４へ伝える。

（２，２，４）　　ｒマイクロＲＯＭアクセスステージ
」オベランドフェンチステージ（Ｆステージ）３４も処
理が大きく２つに分かれる。一方はマイクロｌ？ＯＭの
アクセス処理であり、特にＲステージ３６と称する。他
方はオペランドブリフェッチ処理であり、特にＯＦステ
ージ３７と称する。Ｒステージ３６とＯＦステージ３７
とは必ずしも同時に動作するわけではなく、メモリアク
セス権が獲得できるか否か等に依存して独立に動作する
。

Ｒステージ３６の処理であるマイクロＲＯＭアクセス処
理は、Ｒコード４３に対して次のＥステージ３５での実
行に使用する実行制御コードであるＥコード４５を生成
するためのマイクロＲＯＭアクセスとマイクロ命令デコ
ード処理とである。１つのＲコード４３に対する処理が
２つ以上のマイクロプログラムステップに分解される場
合、マイクロＲＯＭはＥステージ３５で使用され、次の
Ｒコード４３はマイクロＩ？ＯＭアクセス待ちになる。

Ｒコード４３に対するマイクロＲＯＭアクセスが行われ
るのは、その前のＥステージ３５での最後のマイクロ命
令実行時である。

本発明のデータ処理装置では、はとんどの基本命令は１
マイクロプログラムステツプで行われるため、実際には
Ｒコード４３に対するマイクロＲＯＭアクセスが次々と
行われることが多い。

Ｒステージ３６で新たに検出するＥＡＴはない。Ｒコー
ド４３が命令処理再実行型のＥＩＴを示している場合は
そのＢＩＴ処理に対するマイクロプログラムが実行され
るので、Ｒステージ３６はそのＲコード４３に従ったマ
イクロ命令をフェッチする。

Ｒコード４３が奇数アドレスジャンプトラップを示して
いる場合、Ｒステージ３６はそれをＥコード４５によっ
て伝える。これはプリブランチに対するもので、Ｅステ
ージ３５ではそのＥコード４５で分岐が生じなければそ
のプリブランチを有効として奇数アドレスジャンプトラ
ップを発生する。

（２，２，５）　　ｒオペランドフェッチステージ」オ
ペランドフェッチステージ（ＯＦステージ）３７はＦス
テージ３４で行う上記の２つの処理の内のオペランドプ
リフェッチ処理を行う。

オペランドプリフェッチはＦコード４４を入力とし、フ
ェッチしたオペランドとそのアドレスとをＳコード４６
として出力する。１つのＦコード４４ではワード境界を
跨いでもよいが、４バイト以下のオペランドフェッチを
指定する。Ｆコード４４にはオペランドのアクセスを行
うか否かの指定も含まれており、Ａステージ３３で計算
したオペランドアドレス自体あるいは即値をＥステージ
３５に転送する場合にはオペランドプリフェッチは行わ
ず、Ｆコード４４の内容をＳコード４６として転送する
。プリフェッチしようとするオペランドと、Ｅステージ
３５が書込み処理を行おうとするオペランドとが一致す
る場合は、オペランドプリフェッチはメモリからは行わ
ずにバイパスして行われる。また、１１０６ｉ域に対し
てはオペランドプリフェッチを遅延させ、先行命令がす
べて完了するまで待ってオペランドフェッチを行う。

ＯＦステージ３７で検出されるＥＴＴには、バスアクセ
ス例外、アドレス変換例外、オペランドプリフェッチに
対するブレイクポイントヒントによるデバッグトラップ
がある。Ｆコード４４がデバッグトラップ以外のＢＩＴ
を示している場合はそれをＳコード４６へ転送し、オペ
ランドプリフェッチは行わない。Ｆコード４４がデバッ
グトラップを示している場合はそのＦコード４４に対し
てＥＩＴを示していない場合と同じ処理をすると共にデ
バッグトラップをＳコード４６へ伝える。

（２，２，６）　　ｒ実行ステージ」 実行ステージ（Ｅステージ）３５はＥコード４５及びＳ
コード４６を人力として動作する。このＥステージ３５
が命令を実行するステージであり、Ｆステージ３４以前
のステージで行われた処理は全てＥステージ３５のため
の前処理である。

Ｅステージ３５でジャンプ命令が実行されたり、あるい
はＢＩＴ処理が起動されたりした場合は、ＩＦステージ
３１からＦステージ３４までの間に行われた処理は全て
無効化される。

Ｅステージ３５はマイクロプログラムにより制御され、
Ｒコード４３に示されたマイクロプログラムのエントリ
アドレスからの一連のマイクロプログラムを実行するこ
とにより命令を実行する。

マイクロＩ？ＯＭの読出しとマイクロ命令の実行とはパ
イプライン化されて行われる。従って、マイクロプログ
ラムで分岐が発生した場合は、パイプライン処理に１マ
イクロステツプの空きができる。

また、Ｅステージ３５はデータ演算部５６にあるストア
バッファを利用して、４バイト以内のオペランドストア
と次のマイクロ命令実行とをパイプライン処理すること
もできる。

ストアバッファを使用した処理はマイクロプログラムの
最終ステップで書込み処理を行う場合にのみ実行される
。

Ｅステージ３５では、Ａステージ３３で行ったレジスタ
及びメモリに対する書込み予約をオペランドの書込み後
に解除する。

また、条件分岐命令がＥステージ３５で分岐を発生した
場合は、その条件分岐命令に対する分岐予測が誤ってい
たのであるから、分岐履歴の書換えを行う。

Ｅステージ３５で検出されるＢＩＴには、バスアクセス
例外、アドレス変換例外、デバッグトラップ奇数アドレ
スジャンプトラップ、予約機能例外不正オペランド例外
、予約スタックフォーマット例外、ゼロ除算トラップ、
無条件トラップ、条件トラップ、遅延コンテキストトラ
ップ、外部割込遅延割込、リセット割込、システム障害
がある。

Ｅステージ３５で検出されたＢＩＴは総てＥＩＴ処理さ
れるが、Ｅステージ以前のＩＦステージ３１からＦステ
ージ３４の間で検出され且つＲコード４３あるいはＳコ
ード４６に反映されているＢＩＴは必ずしもＢＩＴ処理
されるとは限らない。ＩＦステージ３１からＦステージ
３４の間で検出されたが、先行の命令がＥステージ３５
でジャンプ命令が実行されたなどの原因でＥステージ３
５まで到達しなかったＢＩＴは全てキャンセルされる。

そのＢＩＴを起こした命令はそもそも実行されなかった
ことになる。

外部割込及び遅延割込は命令の切目でＥステージ３５に
直接受付けられ、マイクロプログラムにより必要な処理
が実行される。その他の各種ＢＩＴの処理はマイクロプ
ログラムにより行われる。

（２，３）　　ｒ各パイプラインステージの状態制御」
パイプラインの各ステージは入力ランチと出力ランチと
を有し、他のステージとは独立して動作することを基本
とする。各ステージは１つ前に行った処理が終わり、そ
の処理結果を出力ランチから次のステージの入力ランチ
へ転送し、自身のステージの入力ランチに次の処理に必
要な入力信号が総て揃えば次の処理を開始する。

つまり各ステージは、１つ前段のステージから出力され
てくる次の処理に対する入力信号が総て有効となり、今
の処理結果を後段のステージの入力ランチに転送して出
力ラッチが空になると次の処理を開始する。

各ステージが動作を開始する１つ前のクロックタイミン
グで入力信号が総て揃っている必要がある。入力信号が
揃っていない場合、そのステージは待ち状態（入力待ち
）になる。出力ラッチから次のステージの入力ランチへ
の転送を行う場合には次のステージの入力ラッチが空き
状態になっている必要があり、次のステージの入力ラッ
チが空きでない場合もパイプラインステージは待ち状態
（出力待ち）になる。必要なメモリアクセス権が獲得で
きなかったり、処理しているメモリアクセスにウェイト
が挿入されたり、その他のパイプラインコンフリクトが
生じると各ステージの処理臼＋３１　ｒ　ＥＴＴ処理」 次に本発明のデータ処理装置におけるＥＩＴ処理につい
て説明する。

（３，１）　　ｒ　ＨＩＴの概要」 例外１割込み、トラップ等のプログラム実行の流れをハ
ードウェア機構によって中断し、別のプログラムによる
処理を要求する事象を総称して本発明のデータ処理装置
ではＢＩＴ処理と称する。ＢＩＴとは、Ｅｘｃｅｐｔｉ
ｏｎ　（例外＞、　ＩｎｔｅｒｒｕｐＬＣ割込み）　ｒ
　Ｔｒａｐ（トラップ）の総称である。

ＢＩＴが発生すると、プロセンサはその時点で実行中の
命令の途中あるいは終了時点でＥｆＴ処理に移る。ＢＩ
Ｔ処理はハードウェアによって実行される処理であり、
ＥＩＴの発生箇所、要因、中断したプログラムの再開の
ための情報等の種々の情報をスタックへ退避し、最後に
ＥＩＴベクトルテーブルに示される情報を基にＥｒＴハ
ンドラを起動する。

ＢＩＴハンドラは通常はＯ３（Ｏｐｅｒａｔｉｎｇ　Ｓ
ｙｓｔｅｍ）の一部として組み込まれているプログラム
であり、ＢＩＴに応じたエラーの回復、メツセージの表
示。

エ稟ニレ−ジョン等の処理を行う。

中断した元のプログラムに戻るためには、ＢＩＴハンド
ラの中でＲＥＩＴ（Ｒｅｔｕｒｎ　ｆｒｏｍ　ＥＩＴ）
命令を実行する。ＲＥＩＴ命令では、ＢＩＴ処理でスタ
ックに退避された情報に基づいてプロセッサの状態を復
元し、Ｂ１７発生前のアドレスに戻って命令の実行を再
開する。

ＢＩＴ処理には以下が含まれる。

・例外（Ｅｘｃｅｐｔｉｏｎ　） 命令実行に伴うエラー及び違反等によって発生する。発
生時点で実行中のコンテキストに関係する事象である。

元のプログラムの実行を再開する際には、例外を発生し
た命令から実行を開始する。即ち、例外を発生した命令
を再度実行する。後述する処理取消型ＢＩＴになる。

・割込み（ｉｎｔｅｒｒｕｐｔ） 発生時点で実行中のコンテキストと、は無関係に発生す
る事象である。外部からのハードウェア的な信号によっ
て発生する場合とソフトウェアの要求で発生する場合と
がある。

・　トラップ（ｔｒａｐ） 命令実行に伴うエラーあるいは違反等によって発生する
場合と、システムコール発効等の際に、プログラマが意
識して発生させる場合とがある。発生時点で実行中のコ
ンテキストに関係する事象である。例外とは異なり、元
のプログラムの実行を再開する際には、トラップを発生
した命令の次の命令から実行を開始する。後述する処理
完了型のＢＩＴになる。

［！ＩＴの分類を第９図にまとめて示す。

本発明のデータ処理装置では、書込み制御にストアバッ
ファと称される１ワードのバッファを採用している。

命令実行の最後のオペランド書込み段階でエラーを検出
してＢＩＴが発生した場合、ＥＩＴ処理ハンドラの終了
時にオペランド書込みの再実行から命令を再開する手法
を採ることがある。この場合、オペランドの書込みの再
実行はＲＥＩＴ命令の中で処理され、元のプログラムは
ＢＩＴを発生した命令の次の命令から実行される。この
ようなりＩＴもトラップ（処理完了型）として取扱われ
る。

メモリアクセスに関係したバスアクセスのエラーでは、
ストアバッファに関係する場合にトラップ（処理完了型
）となり、それ以外のオペランド読出しなどの場合に例
外（処理取消型）となることもある。

（３，２）　　ｒ　ＥＩＴの種類」 本発明のデータ処理装置が検出するＥＴＴは以下の如く
である。

［メモリ、アドレス関係コ ・アドレス変換例外（Ａｄｄｒｅｓｓ　Ｔｒａｎｓｌａ
ｔｉｏｎ　Ｅｘｃｅｐｔｉｏｎ：ＡＴＲＥ）　＋　アド
レス変換トラップ（ＡｄｄｒｅｓｓＴｒａｎｓｌａｔｉ
ｏｎ　Ｔｒａｐ：ＡＴＲＴ）＋不当なメモリアクセスに
よって発生する。本発明のデータ処理装置の場合、アド
レス変換を行わないので、具体的には、メモリ保護違反
とＩｌｏ　？Ｉｉ域に関する不当なアクセスが生じた場
合にアドレス変換例外が発生する。ストアバッファ動作
以外では命令処理取消型になるためＡＴＩｉＥが発生し
、ストアバッファ動作では命令処理完了型になるのでＡ
ＴＲＴが発生する。

・バスアクセス例外（Ｂｕｓ　Ａｃｃｅｓｓ　Ｅｘｃｅ
ｐｔｉｏｎ：ＢＡＥ）。

バスアクセストラップ（Ｂｕｓ　Ａｃｃｅｓｓ　Ｔｒａ
ｐ：ＢＡＴ）命令またはオペランドアクセスにおいて、
定時間以内にバスからの応答がなく、メモリアクセスが
出来なかった場合に発生する。所謂バスエラーである。

ストアバッファ動作以外では命令処理取消型になるため
ＢＡＥが発生し、ストアバッファ動作では命令処理完了
型になるのでＢＡＴが発生する。

・奇数アドレスジャンプトラップ（Ｏｄｄ　Ａｄｄｒｅ
ｓｓＪｕｍｐ　Ｔｒａｐ：０ＡＪＴ） 分岐命令の処理に際して、分岐先のアドレスが奇数であ
った場合に発生する。この例外は、ジャンプ先をオペラ
ンドとして直接指定する命令（ＪＭＰ、　Ａ（：Ｂ等）
とスタックからリターンアドレスを得る命令（ＲＴＳ、
ＥＸＩＴＤ、ＲＲＮＧ、ＲＥＩＴ）で発生し、ＢＩＴ処
理の起動時には発生しない。

ＢＩＴ処理起動時に新ｐｃが奇数であった場合にはシス
テム障害（ＳＥ）となる。

［命令、演算関係］ ・特権命令違反例外（Ｐｒｉｖｉｌｅｇｅｄ　Ｉｎ５ｔ
ｒｕｃｔｉｏｎ　Ｖｉｏ−１ａｔｉｏｎ　　Ｅｘｃｅｐ
ｔｉｏｎ二ＰＩＶＥ）ｒｉｎｇ　Ｏ以外から特権命令を
実行しようとした場合に発生する。

０予約命令例外（Ｒｅｓｅｒｖｅｄ　Ｉｎ５ｔｒｕｃｔ
ｉｏｎ　Ｅｘｃｅｐｔｉｏｎ：ＲｒＥ） 現在割当てられていない命令あるいはアドレッシングモ
ードのビットパターンを実行しようとした場合に発生す
る。所謂未定義命令の例外である。本発明のデータ処理
装置では現在＜＜１１＞＞仕様の命令である符号なし１
０進数命令及びコプロセッサ命令をサポートしていない
た２め、これらの命令に対してもＲＩＥを発生する。本
発明のデータ処理装置で６４ビツトのサイズを指定した
場合、Ｐビットを１にした場合、未実装の命令を実行し
ようとした場合５未定義あるいは未実装のオプションを
指定した場合もこれに含まれる。また、命令によって禁
止されているアドレッシングモードを使用した場合（Ｊ
ＭＰ命令におけるイミディエート指定等）もこれに含ま
れる。

１予約機能例外（Ｒｅｓｅｒｖｅｄ　Ｆｕｎｃｔｉｏｎ
　Ｅｘｃｅｐｔｉｏｎ：ＲＦＥ） 命令あるいはアドレッシングモードのビットパターン以
外で、将来の拡張のために予約されている機能を利用し
ようとした場合に発生する。なお、本発明のデータ処理
装置では、命令ヒツトパターン（アドレッシングモード
あるいはサイズの指定を含む）のみでエラーと判定可能
な場合を予約命令例外（ＲＩＥ）とし、アドレスあるい
はオペランド値によってエラーか否かの状態が変化する
場合を予約機能例外（１２ＦＢ）としている。

・不正オペランド例外（Ｉｌｌｅｇａｌ　０ｐｅｒａｎ
ｄ　Ｅｘｃｅｐｔｉｏｎ：ｌ０Ｅ） 不合理なオペランドの指定が行われた場合に発生する。

固定長ビットフィールド命令で３２（６４〉ピント以上
のｗｉｄｔｈを指定した場合等がこれに含まれる。

奇数アドレスへのジャンプあるいはゼロ除算も意味的に
は不正オペランド例外の一部と考えられるが、特別な意
味を持つために異なる例外に分類されている。

なお、本発明のデータ処理装置において命令のオペラン
ドが不当な場合の対策としては、不当オペランド′例外
あるいはゼロＶ！、算例外とするケースのほかに、特に
チエツクを行なわないケース及び適当な解釈をしてその
まま命令を実行するケース（シフト命令でｃｏｕｎ　ｔ
が大きい場合など）等がある。一方、命令を実行した結
果が不当（オーバーフロー発生等）な場合にはＢＩＴが
起動されることはない。この場合は、オーバーフローフ
ラグがセットされて命令を終了するケース（Ａ［ｌＤ、
　ＭＯＶ等多数多数特に何もしないケース（ＵＮＰＫｓ
ｓでのオーバーフロー等）等がある。

・予約スタックフォーマット例外（Ｒｅｓｅｒｖｅｄ　
５ｔａｃｋＦｏｒｎ＋ａｔ　Ｅｘｃｅｐｔｉｏｎ：ＲＳ
ＦＥ）ＲＥＩＴ命令によってＢＩＴ、から復帰する際に
、ＥＦＴスタックフレームのフォーマットを示す番号（
ＦＯＲＭＡＴ）がｌ？ＥｒＴ命令で処理不可能であった
場合に発生する。

・ゼ０除算トラップ（Ｚｅｒｏ　Ｄｉｖｉｄｅ　Ｔｒａ
ｐ：ＺＤＴ）０除算を行なった場合に発生する。

Ｃデバング〕 ・セルフデバッグトラップ（Ｓｅｌｆ　Ｄｅｂｕｇ　Ｔ
ｒａｐ：５ＤＢＴ）デバッグに関係して発生する。具体
的には、命令のシングルステップ実行あるいはブレーク
ポイントを実現するための例外である。Ｐｓ−（Ｐｒｏ
ｇｒａｍ　５ｔａｔｕｓ　Ｗｏｒｄ）の１ピントである
ＤＢビットとＤＢＣ（Ｄｅｂｕｇ　Ｃｏｎｔｒｏｌ）レ
ジスタとにより検出条件及び検出状態が示される。ＰＳ
Ｗの構成については後述。

デバッグ事象の検出は命令実行前のＰＳＩｌ、　ＤＢに
より決定され、セルフデバッグトラップの起動自体は命
令実行後のＰＳＷ、　ＤＢビットにより決定されること
に注意が必要である。従って、ＰＳＷを書換える可能性
がある命令（ＥＩＴを起こした命令、　ＬＤＣ，ＲＥＩ
Ｔ）　　ではセルフデバッグトラップの検出と起動条件
に特別の注意が必要である。

［トラップ］ ・無条件トラップ命令（ＴＲＡＰＡ　Ｉｎ５ｔｒｕｃｔ
ｉｏｎ：ＴＲＡＰＡ）ＴＲＡＰ＾命令により発生する。

ＴＲＡＰＡのＥＩＴベクトルは、ＴＲＡＰＡのオペラン
ドｖｅｃ　ｔｏｒに対応して１６種類用意されている。

・条件トラップ命令（Ｃｏｎｄｉｔｉｏｎａｌ　ＴＲＡ
Ｐ　Ｉｎ５ｔｒｕｃＬｉｏｎ　：ＴＲＡＰｃｃ） ＴＲＡＰ命令により発生する。

［ＯＣＴ、ＤＩコ ・遅延割り込み（Ｍｌａｙｅｄ　Ｉｎｔｅｒｒｕｐｔ：
ＤＩ）ＤＩレジスタ中のＤＩフィールドがｐｓｗ中のＩ
ＭＡＳＫフィールドよりも小さい値になった場合に発生
する。

このＢＩＴは、コンテキストとは独立した非同期の事象
を処理するために有効である。

ＤＩ処理のＢＩＴベクトルは、各割り込み優先度毎に１
５種類用意されている。

このＥＴＴは、ＩＩＥＩＴ命令等の命令実行によって発
生するという点では例外であるが、その時点で実行中の
コンテキストとは関係なく起動されるという意味では割
込みである。

つまり、例外と割込みとの中間的なものである（ＩＭＡ
Ｓにフィールドを含むＰＳ−はコンテキスト依存である
が、ＩＭＡＳＫフィールドのみはコンテキスト独立とし
て運用されるのが普通である）。

１遅延コンテキストトラツプ（Ｄｅｌａｙｅｄ　Ｃｏｎ
ｔｅｘｔＴｒａｐ：ＤＣＴ） Ｃ８−レジスタ中のＤＣＥフィールドがＰＳＷ中のＳＭ
ＲＮＧフィールドよりも小さい値になった場合に発生す
る。

この例外は、コンテキストに依存した各種の非同期の事
象（入出力の完了等）を処理するために有効である。

［その他ト リセット割込み（Ｒｅｓｅｔ　Ｉｎｔｅｒｒｕｐｔ：Ｒ
１）外部からのリセット信号により発生する。

・システム障害（Ｓｙｓｔｅｍ　［！ｒｒｏｒ：５Ｒ）
ＨＩＴ処理中に致命的なエラーが発生した場合に発生す
る。

［割り込み］ ・外部割込み（Ｅｘｔｅｒｎａｌ　Ｉｎｔｅｒｒｕｐｔ
：Ｅｌ）外部からのハードウェア信号により発生する。

ＢＩＴベクトルは外部から指定する場合と割込み優先順
序毎に１つづつ固定値を持っている場合がある。割込み
アクルッジサイクルでベクトル値をオールｌとすると優
先度毎に決定されたヘクトル（オートベクトル）番号の
ＦＡＴとなる。

一般に、外部割込みのチエツクは命令の切目で行なわれ
る。しかし、本発明のデータ処理装置の場合は、実行時
間が上限の決まらない高機能命令（任意長ビットフィー
ルド命令。

ストリング命令、　ＱＳＣＨ命令）が存在する。これら
の命令では、命令の実行途中であっても外部割込みを受
付けるようになっている。

以上のＥＩＴＯ内、予約例外、不正例外、違反例外の区
別は次のような考え方によっている。

・予約ＸＸＸ例外　　機能拡張によって解消される可能
性のあるもの。

将来の機能拡張によって、例 外ではなくなる可能性がある。

・不正ｘｘｘ例外　　意味的に明らかにエラーであるも
の。

予約例外とは異なり、将来の 機能拡張があっても、永久に 例外のままである。

・　ＸＸＸ違反例外　　リング保護の観点から実行を制
限しているもの。

・その他　　　　　Ｏ３あるいはシステム構成上の例外
、複数の分類に当てはま る例外など。

（３，３）　　ｒ　ＢＩＴのオペレージロン」プロセッ
サがＥｒＴを検出した場合には、以下の手順に従ってＥ
ＩＴ処理を行なう。但し、リセット割込み（Ｒ１）及び
システムエラー例外（ＳＥＥ）については、これとは異
なった動作をする。

・（Ｅｌ）ベクトル番号の生成 プロセッサはそのＥＩＴに応したベクトル番号をプロセ
ッサ内部で生成する。但し、外部割込みＥＴＴの場合は
、プロセッサの外部（周辺ＬＳＩ等）からＥ■Ｔベクト
ル番号を得る。

−（Ｅ２）ＥＩＴＶＴＥ（７）読込み 本発明のデータ処理装置では、それぞれのＢＩＴに対す
る処理ハンドラの先頭アドレスと、ＢＩＴのベクトル番
号との対応を示す表をＨＩＴベクトルテーブル（ＥＩＴ
ＶＴ）と称する。また、そのテーブルの一つのエントリ
をＥＩＴＶＴＥと称する。本発明のデータ処理装置は、
ＢＩＴ処理の自由度と拡張性とを考慮して８バイトとな
っており、ＢＩＴ処理ハンドラの先頭アドレス（ＰＣ）
だけではなく、ＰＳＷの一部のフィールドもセントする
ことができる。そのため、ＥＩＴＶＴＥはＰＣ＋ＰＳＷ
ニ準じた構成になッテイる。ＥＩＴＶＴＨのフォーマッ
トは第１０図に示す如くである。

なお第１０図において各記号の意味は以下の如くである
。

ＶＳ（Ｖｅｃｔｏｒ　ＳＭ）：　ＥＩＴ処理後のＳＭ。

但し、ＶＳがそのままＥＴＴ処理 後のＳＭとなるのではない。

詳細後述。

ＶＸ（Ｖｅｃｔｏｒ　ＸＡ）：　ＥＦＴ処理後のＸＡ。

現在は０にｒｅｓｅｒｖｅｄ　（違反時は無視）。

ＶＡＴ（Ｖｅｃｔｏｒ　ＡＴ）：　　ＨＩＴ処理後のＡ
ＴＶＤ（Ｖｅｃｔｏｒ　ＤＢ）：　ＥＩＴ処理後のＤＢ
ＶＩＭＡＳに（Ｖｅｃｔｏｒ　ＩＭＡＳＫ）：　ＥＩＴ
処理後のＩＭＡＳＫ　。

但し、ＶＩＭＡＳＫがそのままＢＩＴ 処理後の［ＭＡＳＫとなるのでは ない。

詳細後述。

ＶＰＣ（Ｖｅｃｔｏｒ　ＰＣ）：　　ＥＩＴ処理後のｐ
ｃ。

０にｒｅｓｅｒｖｅｄ　（違反時は無視）０にｒｅｓｅ
ｒｖｅｄ　（違反時はシステムエラー例外） プロセッサは、（Ｉｌｔｌ）で生成したＥＩＴベクトル
番号に従って、 （ＢＩＴヘクトル番号）　ｘ　８　＋ＢＩＴＶＴＲのア
ドレスにあるＥＩＴＶＴＥを読込む。

・（Ｅ３）　ＰＳ−の更新 読込んだＢＩＴＶＴＲを基に、第１１図に示す如＜　ｐ
ｓｗを更新する。この際、ＰＳＨにｒｅｓｅｒｖｅｄの
値がセントされようとするとシステムエラーとなる。

なお、ＰＳＷはＰＳＳ、　ＰＳＭ、　ＰＳＢの３つのブ
ロックにて構成されている。

ＰＳＳは第１２図に示す如く構成されている。

なお、第１２図における記号の意味は以下の如くである
。

ｌｌ０１ｌにｒｅｓｅｒｖｅｄ “１”を書込もうとした場合には、予約機能例外（ＲＰ
Ｅ）が発生する。

ＳＭ、ＲＮＧ　＝　０００　　リングＯで外部割込みス
タックポインタ（ＳＰＩ）使用 ＳＭ　ＲＮＧ　＝　００１　　ｒｅｓｅｒｖｅｄＳＭ　
ＲＮＧ　＝　０１０　　ｒｅｓｅｒｖｅｄＳＭ、ＲＮＧ
　＝　０１１　　ｒｅｓｅｒｖｅｄＳＭ、　ＲＮＧ・１
００　　リングＯでリングＯ用スタックポインタ（ＳＰ
Ｏ）使用 ＳＭ、ＲＮＧ　　＝ ＳＭ、ＩＩＮＧ　　。

Ｓ門　ＲＮＧ　　： ＸＡ　　＝　　Ｏ ＸＡ　　、　　Ｉ ＡＴ　　＝　　００ ＡＴ　　＝　　Ｏｆ ＾Ｔ＝ｌＯ ＾Ｔ＝１１ ＤＢ二〇 ＤＢ　：　１ ＩＭＡＳＫ 第１３図にＰＳＭ １０１　　リング１でリングＩ用スタックポインタ（Ｓ
ＰＩ）使用 １１０　　リング２でリング２用スタツクポインタ（Ｓ
Ｆ３）使用 １１１　　リング３でリング３用スタツクポインタ（Ｓ
Ｆ３）使用 ３２ビツトのコンテキスト ６４ビツトのコンテキスト アドレス変換なし アドレス変換あり アドレス変換なしのメモリ保 護 ｒｅｓｅｒｖｅｄ デバッグ中ではないコンテキ スト デバッグ中のコンテキスト 外部割込み（ＥＩ、　ＦＶＥ［）と遅延割込み（Ｄｒ：
Ｄｅｌａｙｅｄ　Ｉｎｔｅｒｒｕｐｔ）とを禁止する割
込み優先度 ＰＳＢの構成を示す。

なお、第１３図における記号の意味は以下の如くである
。

ＲＮＧ ｃｐｒ。

Ｏｓにｒｅｓｅｒｖｅｄ “ｌ”を書込もうとした場合に は、予約機能例外（ＲＦＥ）が発 生する。

このリングに入る１つ前の状 態のリング番号 コプロセッサの１０番号 Ｐ−ｂｉｔ　Ｅｒｒｏｒ　Ｆｌａｇ Ｐ−ｂｉ　を機能関連でエラーが起 きたときにセットされ、他の 場合にはクリアされる。現在 は′０′にｒｅｓｅｒｖｅｄであり、“１”を書込もう
とすると予約機能 例外（ＲＦＥ）が発生する。

Ｇｅｎｅｒａｌ　Ｆｌａｇ 高機能命令の終了要因の判定 等に用いる Ｅｘｔｅｎｓｉｏｎ　Ｆｌａｇ 多倍長計算用の桁上がり等を 示す Ｖ　　　　　　　　　Ｏｖｅｒｆｌｏｗ　Ｆｌａｇオー
バーフローが発生したこ とを示す Ｌ　　　　　　　　Ｌｏｗｅｒ　Ｆｌａｇ比較命令等に
おいて、第一オ ペランドの方が小さいことを 示す Ｍ　　　　　　　ＭＳＢ　Ｆｌａｇ 演算結果の？ＩＳＢが１１”である ことを示す Ｚ　　　　　　　Ｚｅｒｏ　Ｆｌａｇ 演算結果が“０′になったこと を示す ［割り込み以外の場合］ ｗｉｎ　（ＶＳ＋　　旧ＳＭ）　　＝＝＞　　新ＳＭス
タックポインタの選択。

ＥＩＴ発生前にＳＰＩ以外のスタックポインタを使用し
ていた場合は、ｖＳによりＢＩＴ処理ハンドラで使用す
るスタックポインタ（ｓｐｏまたは５ＰＩ）が選択され
る。

ＥｆＴ発生前に既にｓｐｒを使用していた場合には、Ｖ
Ｓに関係なく、ＢＩＴ処理ハンドラでもＳＰｒをそのま
ま使う。このような仕様になっているのは、ＢＩＴがネ
ストした場合を考慮したためである。

旧１１ＮＧ　＝＝＞新ＰＲＮＧ ００　＝＝＞　　新ＲＮＧ ＢＩＴ処理ハンドラは、必ずリング０で実行される。

なお、ＢＩＴＶＴＲには未使用のビットがあるので、将
来的にはＥＩＴによりリング０以外のリングに入るよう
な指定をす ることも可能である。

ＶＸ　＝＝＞新ＸＡ 現在は０に固定されている。

ＶＡＴ・・〉新ＡＴ ＢＩＴ処理ハンドラの実行中は、アドレス変換の有無を
切換えることができる。

ＶＯ＝＝）新０Ｂ ＢＩＴ処理ハンドラの実行中は、デバッグの環境を切換
えることができる。多 重ＢＩＴ検出時にセルツブバングトラップを抑止するこ
とができる。

ｌ１ｉｎ　（ＨＭ＾ＳＫ、旧ＩＭＡＳＫ）　　＝、＞新
［ＭＡＳＫ例外割込み、内部割込みによるＢＩＴの場合
でも、ＥＩＴ処理でＩＭＡＳＫを操作することができる
。

この機能を使用すれば、ＢＩＴ処理に入るのと同時に外
部割込みを禁止するこ とができる。従って、ＢＩＴ処理と不可分に何らかの処
理（例えばＢＩＴによって生成されたスタックフレーム
の転送 等）を行ないたい場合に、この機能は 有効である。

［割り込みの場合］ ｌ１ｉｎ　　（ＶＳ、旧ＳＭ）　　＝、＞　　新ＳＭ旧
ＲＮＧ　＝＝＞新ＰＩ？ＮＧ ００＝・〉　新１？ＮＧ ＶＸ＝・〉　新ＸＡ ＶＡＴ　＝＝＞新ＡＴ ＶＯ＝＝＞　　新ＤＢ 命令実行途中で外部割込みが受付けら れた際に同時に検出されたセルフデバ フグトラソプを抑止して遅延させるた め、外部割込みハンドラ中ではＤＢ・“０”とすべきで
ある。

１ｉｎ（ＶＩＭＡＳＫ、発生した外部割込みの優先度）
８工〉　新曲ＡＳＫ この部分のみ外部割込み以外の場合と は異なっている。

この機能により、優先度の低い多重割 込みを禁止することができる。なお、 割込みマスクの機能により、 発生した外部割り込みの優先度 〈旧ＩＭＡＳＫ ・（Ｒ４）プロセッサ情報のスタックへの退避ＥＩＴ発
生前の旧ｐｃ、旧ｐｓｗ、　　及び発生したＢＩＴに関
する各種の情報（Ｅ［ＴＮＦ　−ＢＩＴベクトル、スタ
ックフォーマット等を含む〉をスタックに退避する。こ
の退避に使用されるスタックは、新ＳＭと新ＲＮＧ　（
・００）により選択されるスタックである。

この際に生成されるスタックフレームは、第１４図に示
す如くである。

この内、ＢＩＴＩＮＦは発生したＢＩＴにより生成され
るスタックフレームのフォーマット（ＦＯＲＭＡＴ）　
、　ＢＩＴのタイプ（ＴＹＰＥ）、　　ＢＩＴのベクト
ル番号（ＶＥＣＴＯＲ）等の情報を３２ビツトに詰めた
ものである。追加情報の有無及び内容はＥＩＴの種類に
よって異なる。

ＲＥＩＴ命令では、ＢＩＴＩＮＦ中のＦＯＲＭＡＴを見
ることによって追加情報の有無及びそのフォーマントを
知り、ＥＩＴ発生前のもとの命令列に戻るための情報を
得る。

・（Ｒ５）　［！ＩＴ処理ハンドラの起動ｖＰＣをｐｃ
に転送し、ＢＩＴ処理ハンドラを起動する。多重ＢＩＴ
が検出されていて、この時点で未処理のＢＩＴが遅延、
抑止されていない場合は引続きそのＢＩＴの処理を行う
。

これに対して、ＥＴ？処理ハンドラの最後に置かれたＲ
ＥＩＴ命令では、次のような処理を行なうことにより基
の命令列に復帰する。

・（Ｒ１）スタックからの読込み スタックから旧ＰＳ−と［！ＩＴＴＭＰとを読込む。

読込んだＰＳＭ中のＸＡピントが０であれば、ＥＦＴを
発生したコンテキスト（タスクやプロセス）が３２ビツ
トのコンテキストであったということが判明するので、
続いてスタックから３２ビツト幅で旧ＰＣを読込む。な
お、Ｍ３３２１０では総てのコンテキストが３２ビツト
のコンテキストである。

更に、ＢＩＴＩＮＦ中のＦＯＲＭＡＴにより追加情報の
有無を判定し、追加情報があれば、スタックからそれを
読込む、追加情報には、ＥＸＰＣ，ｒｏＩＮＦ、　［！
ＲＡＤＤＲ。

ＥＲＤＡＴＡ、　　ＳＰＩ等がある。

なお、ＦＯＲＭＡＴがプロセッサのサポートしていない
値（ＢＩＴで発生するはずのない値）であった場合は、
予約スタックフォーマット例外（Ｒ５ＦＥ）となる。

・（Ｒ２）　ＰＳ−の復帰 スタックから読込んだ旧ＰＳ−によりＰＳ賀の全フィー
ルド（ＳＭＲＮＧ、　ＸＡ、　ＡＴ、　ＯＲ，ＩＭＡＳ
Ｋ、　ＰＳＭ、　ＰＳＢ）をＥＩＴ発生前の値に復帰す
る。この際、旧ｐｓｗがｒｅｓｅｒｖｅｄの値を含んで
いた場合には、予約機能例外（ＲＦＥ）が発生される。

・（Ｒ３）ストアバッファの再実行 ＦＯ１？？ＩＡＴと追加情報の値とによっては、ＲＥＩ
？ＢＩＴ中で、前回ＢＩＴを発生したストアバ７フアに
よるライトサイクルの再実行を行なう場合がある。

この際、ライトサイクルの実行に必要なアドレスとデー
タの情報としては、スタック上の追加情報の中にあった
ＥＲＡＤＤＲとＥＲＤＡＴＡとが使用される。ストアバ
ッファの再実行処理がＢＩＴを起動した場合はＲＥＩＴ
命令のＥＩＴ（タイプ４．フォーマットｌ）として扱う
。

・（Ｒ４）　ＢＩＴ検出時に実行していた命令列への復
帰スタックから読込んだ旧ｐｃをＰＣに復帰し、ＰＣが
示す命令から実行が再開される。この際、ＢＩＴＩＮＦ
中のＴＹＰＥフィールドによって、次に受付けられるＢ
ＩＴが制限される。タイプ２〜４のＥＩＴ処理ハンドラ
からのＲＥＩＴではセルフデバッグトラップは起動され
ない、この機能は、命令実行途中で割込みを受付け、同
時にデバッグ事象が検出された際に、セルフデバッグト
ラップの起動を命令実行完了まで遅延させる処理を行う
ためである。

なお、ＢＩＴＩＮＦ（７）ＶＥＣＴＯＲ７イー　ルドは
、ＲＥＦ？命令では特に使用されないにもかかわらず、
ＶＥＣＴＯＲがＢＩＴＩＮＦに含まれているのは、ＢＩ
Ｔ処理ハンドラのプログラムに対して情報を提供するた
めである。

（３，４）　　ｒ　ＥＩＴのタイプ」 本発明のデータ処理装置のＥＩＴを、ＥＩＴ処理ハンド
ラ終了後の実行再開時のｐｃの位置と、ＢＩＴ処理の優
先度に着目して分類すると、以下のようになる。この分
類はＥＩＴＩＮＦのＴＹＰ［！フィールドの値にそのま
ま対応する。

［命令処理放棄型ＥＩＴ　−ａｂｏｒｔｅｄ　ＥＩＴ　
（ＴＹＰＥ＝Ｏ。

ｐｃ　　不定）］ このＢＩＴが発生すると、直ちにそれが検出されてＥ／
ＩＴ処理に入る。このＢＩＴが発生した場合、ＢＩＴを
発生した命令系列に復帰することは出来ない。

これに富亥当するのは、Ｒ１及びＳＥＥである。

［命令処理完了型ＢＩＴ　−ｃｏｍ！ｅｔｅｄ　ＥＩＴ
　（ＴＹＰＥ＝１〜３、ＰＣ次命令）］ このＢＩＴが発生すると、その時点で実行中の命令処理
が完了した後でそれが検出され、ＥＩＴ処理に入る。一
般には、このＢＩＴに対するＢＩＴ処理ハンドラの最後
でＲＥＩＴ命令を実行することにより、ＢＩＴ発生時に
実行していた命令の次の命令から命令の実行を再開でき
る。

なお、ＴＹＰＥ＝１〜３の区別は、優先度等の関係によ
るものである。

これに１亥当するのは、ＴＲＡＰｃｃ、ＴＲＡＰＡ、Ｄ
ＢＥ、ＤＩ等である。

［命令処理取消型１ｊＴ　−ｃａｎｃｅｌｌｅｄ　ＥＩ
Ｔ　（ＴＹＰＥ＝４゜ＰＣ現命令）］ このＥｉＴが発生すると、プロセッサ及びメモリの状態
はＢＩＴ発生時に処理していた命令の実行開始前の時点
に戻される。一般には、このＢＩＴに対するＥＴＴ処理
ハンドラの最後でＲＥＦＴ命令を実行することにより、
ＢＩＴ発生時に実行していた命令から命令の実行を再開
できる。

これに該当するのは、ＡＴＲＥ、　ＢＡＥ、　ＲＩＥ、
　ＲＰＥ、　ＰＩＶＢ。

■０Ｉ１１等である。

タイプ別にＥＩＴを分類すると以下の如くである。

［タイプ／スタックフォーマット］ ｆａｌタイプ０のＢＩＴ（処理放棄型）・リセット割込
み［０／−］ ・システム障害［０／−］ ｆｂｌタイプ１のＢＩＴ（処理完了型）・バスアクセス
トラップ［１／１］ ・アドレス変換トラップ［１／１］ ・奇数アドレスジャンプトラップ［１／２］・ゼロ除算
トラップ［１／２］ ・条件トラップ［１／２］ ・無条件トラップ［１／２］ （ｅｌタイプ２のＢＩＴ（処理完了型）・セルフデバッ
グトラップ［２／２］ （ｄ）タイプ３のＢＩＴ（処理完了型）・固定ベクトル
外部割込み［３１０］ ・遅延割込み［３１０］ ・外部割込み［３１０］ ｆｅｌタイプ４のＢＩＴ（処理取消型）・バスアクセス
例外［４／１Ｆ ・アドレス変換例外［４／１］ ・特権命令違反例外［４１０コ ・リング遷移違反例外［４１０］ ・予約命令例外［４１０１ ・予約機能例外［４１０］ ・予約スタンクツオーマット例外［４１０Ｆ・不正オペ
ランド例外［４１０］ 命令処理完了型のＢＩＴは以前に実行していた命令に関
するＢＩＴであり、命令処理取消型のＢＩＴは現在実行
中の命令に関するＥＩＴである。従って、複数のＢＩＴ
が同時に発生した場合には、先行命令である命令処理完
了型のＢＩＴを先に処理する必要がある。

また、命令処理放棄型のＢＩＴは重要度の高いＢＩＴで
あり、これが検出された場合には、他のＢＩＴを処理す
ることは無意味である。従って、命令処理放棄型のＢＩ
Ｔと他のＢＩＴが同時に発生した場合には、命令処理放
棄型のＢＩＴを先に処理する必要がある。結局、複数の
ＢＩＴが同時に発生した場合の優先度は 命令処理放棄型〉命令完了型〉命令取消型となり、ＥＩ
ＴＩＮＦのＴＹＰＥ＝４〜４が、そのままＢＩＴの優先
度を表わすことになる。

ＥｒＴの種類とＴＹＰＥとの対応は、Ｒ１及びＴＲＡＰ
のように明確に決まっているものもあるが、ある程度は
インプリメント依存の部分がある。従って、ソフトウェ
アでＢＩＴの要因を分析する際には、ＴＹＰＥのフィー
ルドを参照したりあるいは書換えたりは可能な限りしな
い方がよい。

例えばバスアクセスのＢＩＴの場合、命令取消型のＢＩ
Ｔであるバスアクセス例外（ＢＡＥ）としてＴＹＰＥ＝
４となるのが普通である。しかし、メモリの書込みにス
トアバッファを用いる本発明のデータ処理装置において
は、命令のｊｌ後の書込みサイクル（ストアバッファ使
用）でバスアクセスの８１丁が発生した場合には、この
命令全体を最初から再実行せずとも、最後の書込みサイ
クルのみ再実行すれば処理上の矛盾は生じない。

そこで、本発明のデータ処理装置ではこのようなケース
でのバスアクセスのＥＩＴを命令処理完了型のＢＩＴで
あるバスアクセストランプ（ＢＡＴ）とし、エラーを発
生した最後のライトサイクルの処理はＲＥＩ’ｒ命令の
中で行なう、この場合は、ＢＡＴはＴＹＰＥ＝１となる
。また、ＢＩＴ処理でスタック積まれるＮＥＸＴＰＣは
、ＢＡＴ発生命令ではなく次の命令になる。

命令処理再実行方式に忠実に従う限り、命令実行中にエ
ラーが発生した場合は、命令実行前の状態に戻ってＴＹ
ＰＥ＝　４のＢＩＴを起動するというのが原則である。

しかし、命令がもう少しで終了するという時点でエラー
が発生した場合には、一応命令が終了したことにしてＴ
ＹＰＥ＝　１のＥＩＴを起動し、残りの処理（ストアバ
ッファのライトサイクル）はＩＩＥＩＴ命令に任せると
いうインプリメントも可能なのである。このインプリメ
ント方法をとる本発明のデータ処理装置では、バスアク
セスのＢＩＴのＴＹＰＥが１と４の２通りになる。この
場合、ＴＹＰＥの違いに応じてＲＥＩＴ命令で必要とな
る処理が異なるので、Ｉ？ＢＩＴ命令はそれに対応でき
るようになっていなければならない。

この手法では、命令の最後のライトサイクルで発生した
エラーによるＢＩＴに対して命令全体を再実行するので
はなく、最後のライトサイクルのみを再実行すればよい
ことになっている。換言すれば、一種の命令継続実行方
式になっている。この場合、命令継続実行のために退避
される内部情報に相当するのが、ＢＩＴの追加情報とし
てスタック上に退避されるＥＲＡＤＤＲあるいはＥＲＤ
ＡＴＡである。

なお、ストアバッファを用いた書込みサイクルで発生す
るＢＩＴの場合、その書込みを行なった命令の直後にＥ
ＩＴ処理に入ると′Ｃよ限らない。

（３，５）　　ｒ　ＥＩＴのスタックフォーマット」［
ＢＩＴの検出に伴ってＢＩＴ処理に必要な情報がスタッ
クに退避される。その際のスタックフォーマットは第１
５図に示す如くである。

なお、第１５図のフォーマント中における記号の意味は
以下の如くである。

ＰＳＷ：８１丁を検出した時点のｐｓ賀Ｆｏｒ■ａｔ＝
スタックフォーマット番号（８ｂｉｔ）Ｔｙｐｅ　　ｉ
　ＦｉＴＴタイプ（８ｂｉｔ）Ｖｅｃｔｏｒ　：　　Ｅ
ＩＴベクタ番号（９ｂｉｔ）ＮＥＸＴＰＣ：　　ＥＩＴ
ハンドラからの復帰後の実行再開アドレス なお、第１５図の「その他の情報」は各ＢＩＴのスタッ
クフォーマント番号に応して異なり、ＢＩＴの要因を解
析するための情報及びＢＩＴハンドラから復帰するため
の情報が含まれている。スタックフォーマント番号に応
したスタックフォーマットを第１６図（ａｌ〜（ｄ＋に
示す。

なお、第１６図（ａｌはフォーマント番号０を、同（ｂ
ｌはフォーマット番号１を、同（Ｃ）はフォーマット番
号２を、同（ｄ＋はフォーマント番号３をそれぞれ示し
、図中の記号の意味は以下の如くである。

ＮＥＸＴｌ’Ｃ：　ＲＥＩＴ命令でＥＩＴから戻った後
に実行する命令の先頭アドレス εχＰＣ：ＥＩＴの検出時に実行していた命令のｐｃ。

ｌ０ＩＮＦ　　　：入出力に関する情報Ｅｒｒｏｒ　Ａ
ｄｄｒ：　　ＢＩＴを発生させたアドレスＥｒｒｏｒ　
Ｄａｔａ：　　ＥＦＴを発生させたデータ（ｗｒｉｔｅ
時のみ有効、ｒｅａｄは不定値が入 る） ＳＰＩ　　　　：　　ＥＦＴ検出時＋７）ＳＰＩ　ノ値
（注：ワード境界を跨いだ場合、上位側 アクセス（２回目アクセス）では Ｅｒｒｏｒ　Ａｄｄｒ、　［Ｅｒｒｏｒ　Ｄａｔａはそ
のサイクルのアドレスとデータと なる） それぞれのフォーマット番号に含まれるＥＩＴは以下の
如くである。

・フォーマント番号０： 予約命令例外、予約＠能例外、予約 スタックフォーマット例外、特権命 令違反例外、不正オペランド例外。

固定ベクトル外部割込み、遅延割込 み、遅延コンテキストトラップ、外 部割込み ト番号１： バスアクセストラップ、バスアクセ ス例外１アドレス変換トラツプ、ア ドレス変換例外（つまり、メモリ関 係のＥＴＴ） ト番号２： セルフデバッグトラップ、奇数アド レスジャンプトラップ、ゼロ除算ト ラップ、条件トラップ、無条件トラ ップ ト番号３： ＩＣＥ用のＥＩＴ処理。

ＥＸＰＣは次のような目的で導入されたものである。

エラー解析情報の提供： ストアバッファの書込みの際にＴＹＰＥ＝１のＢＩＴが
発生したような場合、その書込み依頼を行った命令を指
しているのがＥＸＰＣである。実行中の命令のＰＣは先
に進んでしまっている。

セルフデバッグトラップではＮＥＸＴＰＣは次の命令を
指し、ＥＸＰＣは前の命令を指している。従っ・フォー
マツ ・フォーマツ ・フォーマン て、例えば、ジャンプ命令実行時にセルフデバッグトラ
ップを起動するようにした場合、ＥＸＰＣによってジャ
ンプ前のＰＣの値を、ＮＥＸＴＰＣによってジャンプ後
のＰＣの値をそれぞれ知ることができる。

・ＲＥＩＴ（ＲＴＤ）命令でのセルフデバッグトラップ
起動時の注意： ＴＹＰＥ＝１のＴＲＡＰＡ等のＥＩＴの場合は、その処
理ハンドラの中でＥＸＰＣの情報が必要になることはな
い、しかしながら、ＴＹＰｌ、　１のＥＩＴ（ＴＩ？Ａ
ＰＡ等）とＴＹＰＥ＝２のＥＩＴ（セルフデバッグトラ
ップ等）が同時に発生した場合、ＴＹＰＥ＝１のＥＩＴ
においてはＴＹＰＥ＝２で使用するＥＸＰＣを退避して
おかなければならない、　　ＴＲＡＰＡでもＥＸＰＣを
退避するような仕様になっているのは、このためである
。

この場合、ＴＲＡＰＡの処理に対するＲＥＩＴ命令実行
後のＥＸＰＣはＲε【Ｔ命令の先頭を指すのではなく、
スタックからポンプした旧ＥＸＰＣの値を復帰したもの
になっていなければならない、即ち、ＲＥＩＴ命令の直
後になっていたデバッグトラップを起動した直後にベン
ディングになっていたデバッグ例外を起動した場合、ス
タックに退避されるＥＸＰＣはＲ［！ＩＴ命令を指すの
ではなく、ＴＲＡＰＡ　　命令を指すものでなければな
らない、なおこの例は、ＴＲＡＰＡのＥＩＴＶＴＥでセ
ルフデバッグトラップをマスクすることを想定したもの
である。

また、ｌ０ＩＮＦの構成は第１７図に示す如くになって
いる。

第１７図中の記号の意味は以下の如くである。

＝　　：　　’０”にｒｅｓｓｒｖｅ’ｄＮＷＲ：　　
ＲＢＩＴ命令におけるライトリトライの指示メモリアク
セス系のＢＩＴ　（ＴＹＰＥ・１）で意味を持つ。

ＮＷＲ＝Ｏライトリトライ要 ＮＷＲ・１　　ライトリトライＴ４’ Ａ置：　　アドレス変換例外の発生位置ｏｏｏｏ　　エ
ラーなし ０００１　　アクセス権に関するエラーなし ００１０〜ｌｌｌＯ（ｒｅｓｅｒｖｅｄ）１１１１　１
　／　ＯｅＪＩ域アクセスに関するエフ− ＡＴＥＣ： メモリアクセス関係のエラーのエラー コード ０００ ００１ ０１０ ０１１ １００ １０１ １１０ １１１ ０００ ００１ １０１０〜 １００ １０１ エラーなし くｒｅｓｅｒｖｅｄ） （ｒｅｓｅｒｖｅｄ） （ｒｅｓｅｒｖｅｄ） （ｒｅｓｅｒｖｅｄ） ｗｒ　ｉ　ｔｅに関するアクセス権 違反エラー ｅｘｅｃｕ　ｔｅに関するアクセス 権違反エラー Ｃｒｅｓｅｒｖｅｄ） （ｒｅｓｅｒｖｅｄ） （ｒｅｓｅｒｖｅｄ） （ｒｅｓｅｒｖｅｄ） Ｉ　／　Ｏｆ＋１域に対するメモリ間 接アドレッシング １１１０　　１１０領域に対する命令フェッチ １１１１　　１　／　０ｗ４域と非ｌ１０ｆｉＩ域トヲ
跨ぐアクセス ：バスサイクル種別 Ｒ口＝Ｏｗｒｉｔｅ ＲＤ＝１　　　ｒｅａｄ ：バスロック中態 Ｂし・Ｏバスロック中でない ＢＬ＝１　　　バス口・ンク中 ニアドレス変換の指定 ＮＡＴ＝Ｏ（ｒｅｓｅｒｖｅｄ）・ニアドレス変換あり ＮＡＴ・１　アドレス変換なし ：ＥＩＴが発生したバスサイクルのア クセスタイプ ＢＡＴ＝０００　　　データ ＢＡＴ＝００１　　　プログラム ＢＡＴ＝０１０　　　（ｒｅｓｅｒｖｅｄ）ＢＡＴ＝０
１１〜１１１　（ｒｅｓｅｒｖｅｄ）ＳＩＺ　：　ライ
トリトライを行う際のデータサイズ ００００　　　　　　　（ｒｅｓｅｒｖｅｄ）０００１
　　　　１バイト ００１０　　　　２バイト ００１１　　　　３バイト ０１００　　　　４バイト ０１０１〜１ｌｌｌ　　（ｒｅｓｅｒｖｅｄ）ＡＴ＝０
０．八Ｔ・１０でアドレス変換を行なわない場合にも、
ＢＡＲ，ＡＴＲＥ等のメモリ関係のＢＩＴが発生する可
能性がある。スタックフォーマットはＡＴ＝０１の場合
にｔ＄シたものになるが、ＡＴＥＣ，ＡＴＥＩ、は共に
０本発明のデータ処理装置では前述の如きＢＩＴ処理を
数多くの高機能命令を処理する種々のタイミングの中で
実現するために、マイクロプログラムの最終ステップに
おける書込み処理のみをストアバッファに移行して処理
するように制御している。

例えばＳＭＯＶ（Ｓｔｒｉｎｇ　　ＭＯＶｅ）命令で非
常に長いデータを転送する場合、本発明のデータ処理装
置はデータピンは３２ビツトに構成されているので、１
つの命令が複数回に亙って外部バスアクセスを行うこと
になる。その場合、命令処理途中の外部バスアクセスが
エラーを発生したら、その処理は命令が完了する前に発
生したエラーなので再実行型の例外になる。また、その
際エラーを発生した外部バスアクセス処理は正しく完了
しなかったことになるので、マイクロプロセッサの内部
状態としてはその処理の前の状態をＢＩＴ処理復帰後の
状態とする必要がある。そのため再実行型のバスアクセ
ス例外を起こす可能性がある処理をする場合には、次に
実行ステージを開始する前に、その書込み処理が正常に
終了するまで待つ、もしくは内部状態情報を保存してお
く必要がある。もし書込み処理が次のパイプラインステ
ージに移行してしまったならば、上記のような制御は非
常に複雑になる。

即ち、内部状態をバッファ記憶部に保持しておく必要が
あり、多くのハードウェアを要することになる。本発明
のデータ処理装置では、上記のような書込み処理は次の
パイプラインステージには移行せず、実行ステージ内で
制御する。即ち、書、込み処理が終了するまで命令ステ
ージは次の処理には移行しない、更に、最終ステップの
書込み処理だけ次のパイプラインステージに移行するよ
うに限定するので、制御は非常に簡単である。最終ステ
ップ以外の書込み処理は実行ステージの処理として行う
ことによって、並列処理が不可能になるという問題があ
るが、実際にそのような処理が行われるのは高機能命令
であるので、マイクロプログラムをオプティマイズする
ことによって処理速度上の遅延は抑えられる。

第１図に本発明のデータ処理装置の一実施例の詳細なパ
イプラインフローを示す。

前述した如く、本発明のデータ処理装置は命令フェッチ
ステージ１．命令デコードステージ（１）３及びｆ２１
９　、オペランドアドレス計算ステージ５．オペランド
フェッチステージ６．マイクロＲ０そして、パイプライ
ンの負荷均一のためにいくつかのパイプラインステージ
間にステップコードを蓄えるバッファ、具体的には命令
キュー２，Ａコードキュー４，Ｓコードキューブ？，Ｄ
コードキュー８。

Ｒコードキュー１０を設けている。そしてストアバッフ
ァ１３は命令実行部１２の制御のちとに最終マイクロス
テップの外部バスを用いた書込み処理に対してのみ動作
する。

第２図にストアバッファ１３を用いた場合のタイミング
チャートを示す。

処理（Ａ）と処理（Ａ＋１）とは一連のマイクロプログ
ラムされた処理であり、共に外部バスアクセスを伴う書
込み処理を含む。ここで、処理（Ａ＋１）のみが書込み
処理に際してストアバッファを使用する。即ち、１段の
パイプラインステージが追加されて処理される。そのた
め、処理（Ａ）の場合は書込み処理が終了するまで次の
処理に命令実行ステージは移行しないが、処理（Ａ＋１
＞の場合はバスアクセス権が獲得できると直ちに次の処
理に移ることが可能である。

第３図に本発明のデータ処理装置の内部状態情報の１つ
であるＰＣの管理のための構成を示す。

ＰＣは命令デコードステージから出力されるＰＣ計算に
関係する情報によりハードワイヤード制御されるＰＣ計
算部においてまず計算される。命令デコードステージか
ら出力される命令長がデコード中の命令のＰＣ値に加算
されて次の命令のＰＣ値が生成される。また、分岐命令
がデコードされた場合には命令長の代わりに分岐の変位
（ＤＩＳＰ）が加算される。これらの加算はＰＣ加算器
２０により実行される。

生成されたＰＣ値はバッファを経由して次のＰＣ計算の
ためにバッファ２１，　２２に格納されると共にアドレ
ス計算ステージのＡＰＣ３２へ送られる．爾後、ハフ　
７　ｙ　２４，　　ＦＰＣ２５．　　ＥＰＣ２６．　５
ＰＣ２７とｌ１ｌｉ　Ｃ送られ、バッフ１２８へ至る。

このように、各パイプラインステージはそれぞれ内部状
態情報を保持していて、処理の終了時に処理結果である
ステップコードと共に内部状態情報も次パイプラインス
テージに順次転送する。

本発明のデータ処理装置では、第１図に示した如＜、い
くつかのバッファがパイプラインステージ間に設けられ
ているので、内部でＤステージ以降のステージで取込め
る命令は最大８命令である。

従って、ＰＣとしても取込める命令数だけ用意する必要
がある。ストアバッファ用にも５ＰＣ２７が設けられて
おり、このレジスタには最終マイクロステップの外部バ
スアクセスを伴う書込み処理がバス権が獲得できた際に
転送される。

マイクロプログラムの最終ステップ以外の外部バスアク
セスを伴う書込み処理についても、書込み処理中にＰＳ
Ｗ等の内部状態情報に影響を及ぼさない処理については
実行できるので、マイクロプログラムで処理の内容を判
断し並列処理を行うことができる。この処理はパイプラ
イン処理ではなく、命令の並列処理である。本発明のデ
ータ処理装置ではマイクロプログラムの中で書込み処理
と他の処理とが並列実行可能かどうかの判断を行い、書
込み処理の終了を待つことを指定する情報を生成する。

第４図及び第５図に本発明のデータ処理装置におけるＢ
ＶＭＡＰ命令の処理方法を示す。

ＢＶＭＡＰ命令は可変長ビット操作命令で、その内容を
第４図を用いて説明する。なお、このＢＩＪＭＡＰ命令
はソースオペランド３０の任意のビット位置から任意の
ビット長のデータを論理演算を行ってデスティネーショ
ンアドレスに格納する命令であり、ビットマツプデイス
プレィ処理用の命令として非常に有効である。

この命令の処理手順は、まず、マイクロプロセッサの内
部処理は基本的にすべてワード（本実施例では３２ビツ
ト）単位で行われるので、ソースオペランドをワード境
界ごとに分割する。そしてＡとＢとの２ワードに跨った
ビットフィールドについて１ワードごとビット位置を内
部処理可能なようにシフトして補正する（３３．３４）
。

次に、補正した２ワードの論理和をとって内部処理の対
象となるワードデータＣを生成する（３６）。

そして、データＤ　（３５）と論理演算を行い（３７）
、デスティネーションアドレスに格納する。

これらの処理をマイクロプログラムで実行したフローを
示したのが第５図である。

ＢＶＭＡＰ命令はマイクロ命令上基本的に５種類に分け
られる。それらは ・左シフトとソースオペランドの続出し。

・右シフトとデータ退避 ・論理演算（論理和〉とデスティネーションオペランド
の続出し ・論理演算 ・デスティネーションアドレスへの書込み。

である。

これらの内、左シフトと右シフト及び論理和演算はｐｓ
−等の内部状態情報の操作は伴わない。従って、これら
の処理は外部バスアクセスを伴う書込み処理と並列して
処理することができる。このように本発明のデータ処理
装置では、ＢＩＴ処理を実現するハードウェアを軽減で
きると共に、マイクロプログラムの最適化によって性能
の劣化は抑えられる。

〔発明の効果〕 以上に詳述した如く、マイクロプログラムの最終ステッ
プにおける外部バスアクセス処理を伴う書込み処理のみ
をストアバッファに転送し、パイプラインステージをも
う１段追加することによって、マイクロプロセッサの内
部状態を示す情報の管理が非常に容易になり、簡単なハ
ードウェア構成でＢＩＴ処理に対処することが可能にな
る。またマイクロプログラムの最終ステップに限定した
事により、ストアバッファを動作させるための特別なマ
イクロ命令も不要である。

【図面の簡単な説明】

第１図は本発明の一実施例である３２ビツトマイクロプ
ロセツサを使用したデータ処理装置のパイプライン処理
フロー、第２図はストアバッファを使用した場合と使用
しない場合との状態を比較するタイミングチャート、第
３図はＰＣ制御のための構成を示すブロック図、第４図
はＢＶＭＡＰ命令の処理の概要を示す模式図、第５図は
ＢＶＭＡＰ命令の処理を示すタイミングチャート、第６
図は本発明のデータ処理装置の内部ブロック図、第７図
は本発明のデータ処理装置のパイプライン機能の構成を
示す模式図、第８図は本発明のデータ処理装置の命令フ
ォーマットを示す模式図、第９図は２１７分類を示す表
、第１０図はＥｒＴベクトルテーブル（ＥＩＴＶＴＥ）
のフォーマ７）を示す模式図、第１１図はプロセンサス
テータスワード（ＰＳＷ）の構成を示す模式図、第１２
図はｐｓｓの構成を示す模式図、第１３図はＰＳＭ、　
ＰＳＢの構成を示す模式図、第１４図はＩＥＩＴ発生時
に旧ＰＳ帆旧ＰＣ及び発生したＢＩＴに関する種々の情
報を退避するスタックの構成を示す模式図、第１５図は
ＢＩＴ検出に伴う８１丁処理に必要な情報を退避するた
めのスタックの構成を示す模式図、第１６図＋ａ＋、　
（ｂｌ、　［ｅ）及びｔｄｌはそのスタックフォーマッ
トを示す模式図、第１７図はその入出力に関する情報の
フォーマットを示す模式図、第１８図は従来のマイクロ
プロセッサのパイプライン処理フローを示す模式図、第
１９図、第２０図はそれぞれ従来のマイクロプロセッサ
のパイプライン構成を示す模式図である。 １３・・・ストアバンファ　　５１・・・命令フェッチ
部５２・・・命令デコード部　　５３・・・ｐｃ計算部
　　５４・・・オペランドアドレス計算部　　５５・・
・マイクロｌ＋０１’１部５６・・・データ演算部 なお、図中同一符号は同一または相当部分を示す。

Claims (1)

【特許請求の範囲】
1. （１）一連の命令を、それぞれを１または複数のマイク
   ロ命令に分割したマイクロプログラムにて処理し、且つ
   複数の前記命令を複数のパイプラインステージそれぞれ
   により並列処理するパイプライン処理機構を備えたデー
   タ処理装置において、 前記パイプライン処理機構は、外部装置への書込み処理
   のための１ステージを有し、該ステージを前記マイクロ
   プログラムの最終マイクロ命令が前記外部装置へデータ
   を書込む処理を含む場合にのみ動作させるべくなしたこ
   とを特徴とするデータ処理装置。