JPH0384651A - Ｄｍａ転送制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 本発明はＤＭＡ転送制御方式に関し、 転送単位ごとに共通バスを獲得してＤＭＡ転送を行うい
もづる式バス調停方式において、複数のバスマスタが同
時にＤＭＡ転送する際、上位側バスマスタのＤＭＡ転送
速度の低下を改善することを目的とし、 いもづる接続されたバス要求線に一定周期でバス使用要
求信号を出力し、それぞれ接続上位側より優先的にバス
使用権を獲得してデータをＤＭＡ転送する複数のバスマ
スタを備えたデータ処理装置において、上位側バスマス
タのバス使用要求信号と競合したとき自己のバス使用要
求信号の出力周期を伸ばす周期制御手段を下位側バスマ
スタに設け、下位側バスマスタが上位側バスマスタとの
競合を検出し前記出力周期を伸ばして上位側バスマスタ
のＤＭＡ転送を優先せしめるように構成する。

〔産業上の利用分野〕

本発明はＤＭＡ転送制御方式の改良に関する。

データ処理装置の高機能化、高速度化に伴い、複数のバ
スマスタが共通バスを共用する装置が普及している。

このバスマスタが共通バスを専有する際に行われる排他
制御として、バス使用要求信号線（以下バス要求線）を
各バスマスタ間でいもづる接続し、各バスマスタからの
バス使用要求が同時に発生（１１合）した場合はバス要
求線の上位接続側のバスマスタ（以下上位側バスマスタ
）が優先的にバス使用権を獲得するバス調停方式が多く
採用されている。

このいもづる式バス調停方式において、ＤＭＡ転送では
、一定周期で転送単位ごとにバス使用要求を出力して一
連のデータを転送する転送制御が行われているが、複数
のバスマスタが同時にＤＭＡ転送を行う場合、個々のバ
ス使用要求が競合したときは上位側が優先的にバスを獲
得するが、結局周期に応した割合の時分割でＤＭＡ転送
されるため、上位側のＤＭＡ転送速度が大幅に低下する
という課題がある。

このため、ＤＭＡ転送が平行して行われる場合の上位側
のＤＭＡ転送速度を速めるＤＭＡ転送制御方式が求めら
れている。

〔従来の技術〕

第４図はいもづる式バス調停方式説明図、第５図は無競
合時のタイムチャート図、第６図は競合時のタイムチャ
ート図、第７図は従来のバス制御部ブロック図である。

第４図において、複数のバスマスタ３０ａ（いもつる接
続の上位側）、３０ｂ　　（下位側）はそれぞれバス制
御部を備え、ＤＭＡ要求が発生した場合は、バス使用要
求信号をバス要求線２０に出力（本ＢＲＱＯを”し′）
する。

各ハスマスタ３０ａ、３０ｂはこのバス要求線２０によ
りアンド回路９ａ、９ｂを介していもづる接続されてお
り、各バスマスタ３０ａ　、　３０ｂより出力されたバ
ス使用要求信号＊ＢＲＱＯ（但し下位側３０ｂから見て
上位側３０ａの叶Ｒ（ｔｏを本ＢＲＱｉ　とする）はア
ンド回路９ａ、９ｂでオアされてバスアービタ３１に受
信される。

バスアービタ３１は、このバス要求線２０がＬ゛になる
と、バス許可線２Ｉにバス許可信号を出力（＊ＢＡＣＫ
をＬ’）する。

これにより、各バスマスタ３０ａ　、　３０ｂでは、上
位側がバス使用要求信号（＊ＢＲＱｉ）を出力していな
ければ、このバス許可信号（補ＡＣＫ）を受信し、出力
していれば、バス要求信号（本ＢＲＱＯ）を出力したま
ま次のバス許可信号（本ＢＡＣに）を待つ。

このようにして、いもつる接続の上位側バスマスタ３０
ａのバス使用要求が優先的に受は付けられるようになっ
ている。

第７図は、一定周期でバス使用要求を出力してＤＭＡ転
送するバス制御部を示している。

ＤＭＡ要求がフリップフロップＦＦ　１４を介して出力
されると、周期設定レジスタ１１に格納されている周期
データが周期カウンタ１２にロードされ、且つカウント
イネーブル（ＥＮオン）となって、周期カウンタ１２が
クロックの計数を開始し、所定数計数後にキャリーＲＣ
を出力する。

このＲＣ出力により、ＤＭＡ要求が継続（ＦＦ　１４の
Ｑ端子が°１１”）していれば、再び周期設定レジスタ
１１より周期データが周期カウンタ１２にロードされ、
再びＲＣが出力される。

この動作は、ＤＭＡ転送が終了しＦＦ　１４がリセット
されるまで繰り返される。

このように一定周期で出力されるＲＣは、バス使用要求
信号＊ＢＲＱＯの出力指示信号となる。

この出力指示信号は、ＪＫＦＦ　１７に一旦保持され、
アンド回路１３により、自己がバス許可信号（＊ＢＡＣ
Ｋ）を獲得したか否かを表す信号（本ＢＧ）　　（ＪＫ
ＦＦ　６のｑ端子出力）が１１′のときＪＫＦＦ　１に
出力される。

つまり、バス使用権を獲得してもデータ転送開始前は次
のバス要求の出力が禁止される。

ＪＫＦＦ　１のＪ端子がＨ”　となると、ＪＫＦＦ　１
の耳端子がＬ′　となり、バス要求線２０を”Ｌ゛　と
じてバス使用要求信号を出力（ネＢＲ口０が”Ｌ’　）
　　する。

このＪＫＦＦ　Ｉは、バス許可信号＊ＢＡＣＫがＬ゛（
バス許可）で且つＢＲＱｉが°１１゛（上位側がバス使
用要求を出力していない）のとき、即ち自己がバス使用
権を獲得したときリセットされる。

このときＪＫＦＦ　６は、アンド回路４の出力を保持し
、Ｑ端子をＬ°にしてバス使用権獲得をＤＭＡ要求先に
通知する。

この状態で、共通バスが開放される（制御線２３の＊Ｂ
ＢＳＹがＩｔ’　）　　と、ＪＫＦＦ　９．　　インバ
ータ１０を介して制御線２３の本ＢＢＳＹをＬ′にする
とともにＤＭＡ転送を開始し、転送先の受信応答（本Ｒ
ＤＹが“Ｈ”）により、本ＢＢＳＹを°Ｈ′にして共通
バス３２を開放する。

以上のバス制御部の動作を、無競合の場合について第５
図に示している。

この図では、周期カウンタ１２の出力する一定周期ＴＩ
のキャリーＲＣ出力ごとにバス使用要求信号（本ＢＩｌ
ｉＱＯ）が出力され、その都度バスが獲得されてＤＭＡ
転送が行われることが示されている。

第６図は、上位側バスマスタ３０ａのＤＭＡ転送と競合
し、且つバス使用要求が競合した場合のタイムチャート
図を示したもので、周期は上位側が下位側より速く設定
した場合を示している。

この図によれば、同時にバス使用要求信号が出力された
場合（本ＢＲＱＯ，傘ＢＲＱ　ｉ共に“Ｌ゛）、上位側
がバスをまず獲得するが、下位側はバス使用要求信号を
出力（本ＢＲ口０がＬ′）シたままであり、本ＢＧが］
１′　になると次のバス許可（＊ＢＡＣＫがＬ’　）が
アービタ３１より出力されるため、下位側が次にハスを
獲得することになる。

以下同様にそれぞれの周期カウンタ１２の出力するキャ
リーＲＣに基づきバス使用要求が出力され、周！ｔｌＩ
Ｔ１．Ｔ２に応じた割合で共通ハス３２が獲得されて、
上位側と下位側のＤＭＡ転送が時分割で行われる。

〔発明が解決しようとする課題］ 上記説明した従来の方式では、一連のデータを転送単位
ごとに一定周期でバス使用要求を出力してＤＭＡ転送す
る場合、下位側が平行してＤＭＡ転送を行うと、上位側
のＤＭＡ転送速度が大幅に遅くなるという課題がある。

このため、下位側の周期を遅く設定しておけばよいが、
ＤＭＡ転送が単独で行われる場合には下位側の転送速度
が遅いという課題が生じる。

本発明は上記課題に鑑み、ＤＭＡ転送が平行して行われ
る場合の上位側のＤ　Ｍ　Ａ転送速度の低下を改善する
ＤＭＡ転送制御方式を提供することを目的とする。

［課題を解決するための手段〕 上記目的を達成するため、本発明のＤＭＡ転送制御方式
は、第１図本発明の原理図に示すように、バス要求線２
０でいもつる接続された上位側ハスマスタ３０ａのハス
使用要求信号と競合したとき、自己のバス使用要求信号
の出力周期を伸ばす周期制御手段１９を下位側バスマス
タ３０ｂに設ける。

〔作　用〕

下位側バスマスタ３０ｂの周期制御手段１９は、バス使
用要求出力時に上位側バスマスタ３０ａがバス要求を出
力していれば、自己のバス使用要求の出力周期を伸ばす
。

このため、競合時には上位側バスマスタ３０ａがまずバ
スを獲得し、次に下位側バスマスタ３０ｂがバスを獲得
するが、下位側バスマスタ３０ｂの次のバス要求出力が
遅くなるため、その間上位側バスマスタ３０ａが連続し
てバスを獲得することができ、上位側のＤＭＡ転送速度
が早くなる。

〔実施例〕

本発明の実施例を第１図〜第３図を用いて詳細に説明す
る。第２図は実施例のタイムチャート図、第３図は実施
例のバス制御部ブロック図である。

本実施例では、第７図において、周期カウンタ１２にロ
ードする初期値（周期データ）を上位側パスマスタ３０
ａと競合したとき変更して、次の周期のみ伸ばす例を示
す。

第３図は各ハスマスクのバス制御部を示したもので、上
位側、下位側も同一構成であるが、最上位のバスマスタ
では、ＪＲＱ　ｉ　は常に１１゛　である。

図中、 １１は周期設定レジスタで、予め周期データ、ここでは
［０１１０］が格納されている。

１８ａ、　１８ｂはアンド回路で、周期制御手段１９を
構成し、それぞれ一方の入力端子がバス要求線２０の上
位側と接続されており、上位側のバス使用要求信号であ
る＊ＢＲＱｉが１１”のときは周期設定レジスタ１１の
値（ここではｌ”）を、ＩＬ＋　のときは”Ｏ”を出力
する。

１２は１６進の周期カウンタで、ロード端子Ａ〜Ｂを備
え、糺り端子がＬ′のとき、即ちＤＭＡ要求且つキャリ
ーＲＣがオンのとき、端子Ａ−Ｄに入力されているデー
タがロードされる。

その他は第７図と同−構成であり、周期カウンタ１２に
ロードされる初期値によってキャリーＲＣの周期が伸び
る以外は、同し動作が行われる。

以下、第２図を参照しつつ周期制御動作ならびに、これ
により生しる上位側の転送タイミングを説明する。

いま、上位側バスマスタ３０ａと下位側バスマスタ３０
ｂとが互いに共通バス３２を獲得しながらＤＭＡ転送を
行っているものとする。

下位側バスマスタ３０ｂでは、本ＢＲＱｉが’１１”の
とき、即ち無競合時には、周期カウンタ１２は［０１１
０１がロードされてクロックを１０カウント（周期ＴＩ
）するごとにキャリーＲＣを出力し、このキャリーＲＣ
がＪＫＦＦ　１に保持されてｄＲＱＯをＬ°　としてバ
ス使用要求信号を出力する。

上位側バスマスタ３０ａがバスの使用権を獲得すると、
本ＢＲＱｉをＨ゛　とし本ＢＧをＬ”　とするが、デー
タ転送を開始すると輔Ｇを１１′　とする。

これにより、バスアービタ３１（第４図）は、下位側バ
スマスタ３０ｂによってｄＲＱＯがＬ”であると、再び
バス許可信号を出力（ｄＡｃＫを“Ｌ゛）シ、下位側バ
スマスタ３０ｂはこれを獲得して、上位側によってバス
が開放（本ＢＢＳＹが１１’）された後、データを転送
する。

このようにして、上位側と下位側とで時分割でＤＭＡ転
送が行われるが、本ＢＲ旧と本ＢＲＱＯとの出力タイミ
ングが一致したとき、ここではキャリーＲＣの出力によ
って周期カウンタ１２に初期値をロードするとき、＊Ｂ
ＲＱｉがＬ゛であれば［０１１０１の代わりに［０００
０１をロードし、次の周期を１６カウント後（周期Ｔ３
）に伸ばす。

この結果、下位側バスマスタ３０ｂの次のＲＣ出力、従
ってバス使用要求の出力が遅れる間に上位側ノマスマス
タ３０ａがバス許可を連続して獲得することになる。

第３図は下位側の周期を２倍に遅くした例を示すもので
、上位側は次の周期まで２回連続してノ＼スを獲得して
いる。

なお、次の周期でバス使用要求信号が競合しないときは
従来と同じ周期に復帰するが、ＤＭＡ転送は通常数百バ
イトの連続転送であり、且つ上位側と下位側とは周期が
異なる（通常Ｔ２＜ＴＩ）ので、ｌＤＭＡ転送中に複数
回競合する。

このため、その分上位側の転送速度が速くなり、下位側
の周期Ｔ３をさらに大幅に伸ばせばその効果は大となる
。

以上のごとく、簡易な周期制御手段でＤＭＡ転送が平行
して行われる場合の上位側バスマスタの転送速度が改善
される。

なお、周期制御手段として、アンド回路１８ａ、１８ｂ
を使用したが、周期設定レジスタを２組設けて切り換え
てもよい。

〔発明の効果〕

本発明は、いもづる方式バス調停方式において、バス使
用要求が競合したとき下位側のバス使用要求の出力周期
を伸ばして上位側のＤＭＡ転送速度を改善するＤＭＡ転
送制御方式を提供するもので、簡易な回路を付加するの
みで改善できる効果は極めて多大である。

【図面の簡単な説明】 第１図は本発明の原理図、第２図は実施例のタイムチャ
ート図、第３図は実施例のバス制御部ブロック図、第４
図はいもづる式バス調停方式説明図、第５図は無競合時
のタイムチャート図、第６図は競合時のタイムチャート
図、第７図は従来のバス制御部ブロック図である。 図中、Ｌ６，９．１７はＪＫフリップフロップ、　ＪＫ
ＦＰ、２．４．５．１３．１５．１８ａ、　１８ｂはア
ンド回路、３．８．１６はインバータ、７．１０はオー
プンコレクタ型インバータ、１１は周期設定レジスタ、
１２は周期カウンタ、１４はフリップフロップ、１９は
周期制御手段、２０はバス要求線、２１はバス許可線、
３０ａ、３０ｂはバスマスタ、３１はバスアービタ、３
２は共通バスである。 第 図 実施例のタイムチャート図 第 図 実施例のバス制御部ブロック図 第 図 上イ いもづる弐バス澗停方式説明図 第 図 無競合時のタイムチャート図 第 図 競合時のタイムチャート図 第 図

Claims (1)

1. 【特許請求の範囲】 　いもづる接続されたバス要求線（２０）に一定周期で
   バス使用要求信号を出力し、それぞれ接続上位側より優
   先的にバス使用権を獲得してデータをＤＭＡ転送する複
   数のバスマスタ（３０ａ、３０ｂ）を備えたデータ処理
   装置において、 上位側バスマスタ（３０ａ）のバス使用要求信号と競合
   したとき自己のバス使用要求信号の出力周期を伸ばす周
   期制御手段（１９）を下位側バスマスタ（３０ｂ）に設
   け、 下位側バスマスタ（３０ｂ）が上位側バスマスタ（３０
   ａ）との競合を検出し前記出力周期を伸ばして上位側バ
   スマスタ（３０ａ）のＤＭＡ転送を優先せしめることを
   特徴とするＤＭＡ転送制御方式。