JPH0384924A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0384924A JPH0384924A JP1221987A JP22198789A JPH0384924A JP H0384924 A JPH0384924 A JP H0384924A JP 1221987 A JP1221987 A JP 1221987A JP 22198789 A JP22198789 A JP 22198789A JP H0384924 A JPH0384924 A JP H0384924A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関すん従来の技術
近Ｉｆ、 ５ｕｒｒｏｕｎｄｅｄ Ｃａｐａｃｉｔｏ
ｒ Ｃｅ１ｌ （以下ＳＣＣと称す）構造のＤＲＡＭの
開発が行われている（特開昭６０−１９８０７６号公報
）。第２図は従来のＳＣＣ構造を用いたＤＲＡＭのセル
部分の製造方法を示す工程断面図であも 半導体基板１としてＰ０シリコン基板上に第１保護膜２
として約５０ｎｍの熱酸化膜および第２保護膜３として
約２２０ｎｍのポリシリコン膜およびマスク用絶縁膜４
として約１９０ｎｍのリンガラス膜を形威すも次にマス
ク用絶縁膜４をマスクとして半導体基板ｌ上の素子分離
領域に第１の溝５を形成する（第２図（ａ）〉。次に既
知のりソグラフィ技術を用いて第１の溝５と素子領域２
６が同時に露出するようにレジスト２９をバターニング
する（第２図（ｂ））。レジスト２９とマスク用絶縁膜
４をマスクとして半導体基板１表面の法線に対して約７
°の角度から後の工程で形成されるノード電極となるｎ
３層１９とトランジスタのソース２２を接続する接続ｎ
″″層２７を形成するためのｎ０層形成イオン３０とし
てＡｓイオンを注入すも この暇 第１の溝５の接続ｎ
９層２７が形成されている側壁の反対側の側壁（友 レ
ジスト２９でマスクされているためイオン注入されない
（第２図（Ｃ））。第２図（ｂ）中に示すＹ−Ｙ’線に
沿った断面の一部が第２図（Ｃ）であも その上に第１
の溝側壁材料形成用絶縁膜６として約１８０ｎｍのＣＶ
Ｄ酸化膜を堆積しく第２図（ｄ））、垂直方向に異方性
のあるエツチング法により第１の溝側壁材料形成用絶縁
膜６を第１の溝５の側面だけに残留させ、第１の溝側壁
材料７とする（第２図（ｅ））。第１の溝５中の半導体
基板１表面が露出した部分をさらに深くエツチングして
第２の溝８を形成し マスク用絶縁膜４と第１の溝側壁
材料７をマスクとして半導体基板１表面の法線に対して
約７°の角度からノード電極形成用のＡｓイオン１７を
注入し第２の溝８の側壁だけにノード電極となるｎ０層
１９を形成する（第２図（ｆ））。次に第２の溝８の両
側のｎ゛層１９を分離するために第２の溝８を約３００
ｎｍ掘り下（デ、次に半導体基板１とｎ°層１９の電気
的分離を確実にするための９０層２０を形成するために
半導体基板１の表面の法線に対して約７°の角度からＢ
イオン１８を注入する（第２図（ｇ））。次に容量酸化
膜９として約１０ｎｍの薄い熱酸化膜を形成し セルプ
レート電極材料１０としてポリシリコン膜をＣＶＤ法等
を用いて堆積する（第２図（ｈ）〉。次にセルプレート
電極材料１０を第１の溝５の底面程度までエラチンブレ
マスク用絶縁膜４を除去する（第２図（ｉ））。
ｒ Ｃｅ１ｌ （以下ＳＣＣと称す）構造のＤＲＡＭの
開発が行われている（特開昭６０−１９８０７６号公報
）。第２図は従来のＳＣＣ構造を用いたＤＲＡＭのセル
部分の製造方法を示す工程断面図であも 半導体基板１としてＰ０シリコン基板上に第１保護膜２
として約５０ｎｍの熱酸化膜および第２保護膜３として
約２２０ｎｍのポリシリコン膜およびマスク用絶縁膜４
として約１９０ｎｍのリンガラス膜を形威すも次にマス
ク用絶縁膜４をマスクとして半導体基板ｌ上の素子分離
領域に第１の溝５を形成する（第２図（ａ）〉。次に既
知のりソグラフィ技術を用いて第１の溝５と素子領域２
６が同時に露出するようにレジスト２９をバターニング
する（第２図（ｂ））。レジスト２９とマスク用絶縁膜
４をマスクとして半導体基板１表面の法線に対して約７
°の角度から後の工程で形成されるノード電極となるｎ
３層１９とトランジスタのソース２２を接続する接続ｎ
″″層２７を形成するためのｎ０層形成イオン３０とし
てＡｓイオンを注入すも この暇 第１の溝５の接続ｎ
９層２７が形成されている側壁の反対側の側壁（友 レ
ジスト２９でマスクされているためイオン注入されない
（第２図（Ｃ））。第２図（ｂ）中に示すＹ−Ｙ’線に
沿った断面の一部が第２図（Ｃ）であも その上に第１
の溝側壁材料形成用絶縁膜６として約１８０ｎｍのＣＶ
Ｄ酸化膜を堆積しく第２図（ｄ））、垂直方向に異方性
のあるエツチング法により第１の溝側壁材料形成用絶縁
膜６を第１の溝５の側面だけに残留させ、第１の溝側壁
材料７とする（第２図（ｅ））。第１の溝５中の半導体
基板１表面が露出した部分をさらに深くエツチングして
第２の溝８を形成し マスク用絶縁膜４と第１の溝側壁
材料７をマスクとして半導体基板１表面の法線に対して
約７°の角度からノード電極形成用のＡｓイオン１７を
注入し第２の溝８の側壁だけにノード電極となるｎ０層
１９を形成する（第２図（ｆ））。次に第２の溝８の両
側のｎ゛層１９を分離するために第２の溝８を約３００
ｎｍ掘り下（デ、次に半導体基板１とｎ°層１９の電気
的分離を確実にするための９０層２０を形成するために
半導体基板１の表面の法線に対して約７°の角度からＢ
イオン１８を注入する（第２図（ｇ））。次に容量酸化
膜９として約１０ｎｍの薄い熱酸化膜を形成し セルプ
レート電極材料１０としてポリシリコン膜をＣＶＤ法等
を用いて堆積する（第２図（ｈ）〉。次にセルプレート
電極材料１０を第１の溝５の底面程度までエラチンブレ
マスク用絶縁膜４を除去する（第２図（ｉ））。
次に第１の溝５を埋め込み材料１４を用いて周知の方法
により平坦化し 通常のＭＯ３ＦＥＴ作戒工程に上りド
レイン２１．ソース２２．ゲート２３を有するＭＯＳ）
ランジスタを形成する（第２図（ｊ））。
により平坦化し 通常のＭＯ３ＦＥＴ作戒工程に上りド
レイン２１．ソース２２．ゲート２３を有するＭＯＳ）
ランジスタを形成する（第２図（ｊ））。
発明が解決しようとする課題
従来の製造方法でＣヨ イオン注入したい領域以外の
部分すべてにイオン注入マスクを形成していたたム 溝
５の寸法が微細になるとレジスト２９の溝５上の開口部
５０も狭くなり、マスク２９の所望の開口部５０がフォ
ト工程では形成不可能となも 節板 レジスト２９の微
細パターンを溝５の一部を覆って正確に形成すること（
よ 溝５の寸法がフォトグラフィ工程の極限に近い微細
なものになると不可能となも このようになると溝５内
の一部にレジストパターン２９の形成が行なわれない力
＼ または第３図に示すように開口部の底部及び側壁部
のイオン注入すべき一部にレジストが残りこれがマスク
となって溝５の側壁に十分な接続ｎ０層２７が形成され
ず、ノード電極ｎ０層１９とソース２２が接続されない
という問題があった さらにこの問題は溝のアスペクト
比が大きくなるにつれ益々顕著になん またこの問題は
ＤＲＡＭの製造に限ら哄 溝の所望する側壁部にイオン
注入する半導体装置の製造一般に共通の問題であも フ
ォトリソグラフィの解像度が上がってもその分率導体装
置が微細になるた△ 溝のアスペクト比が増しＤＲＡＭ
等の超ＬＳＩの製造において避けては通れない課題の一
つであっｔら 本発明（よ 上述の問題点に鑑みてなされたもので半導
体装置が微細になっても溝の所望する側壁部にイオン注
入でき、素子性能の良好な半導体装置が得られる半導体
装置の製造方法を提供することを目的とすａ 課題を解決するための手段 本発明は上述の課題を解決するた△ 半導体基板に溝を
形成する工程と、前記溝よりも大きな開口を有するイオ
ン注入マスクを形成する工程と、前記イオン注入マスク
を用いて前記半導体基板表面の法線に対して斜めの一方
向より前記開口した溝の側壁の一部にイオン注入を行う
工程とを備えた半導体装置の製造方法であも 作用 本発明は上述の構成により、一方向からのイオン注入に
より、イオンの直進性を用いて、溝より十分大きく開口
したイオン注入マスクをマスクとして溝の側壁の一方に
のみ不純物をドーピングヒ確実に所望の不純物層を形成
できも 実施例 第１図は本発明の一実施例におけるＳＣＣ構造を用いた
ＤＲＡＭセルの製造方法を示す工程断面図であも 以下
第１図を用いて実施例を説明す４半導体基板ｌとしてＰ
型シリコン基板上に第１保護膜２として約５０ｎｍの熱
酸化膜及び第２保護膜３として２２０ｎｍのＣＶＤポリ
シリコンを形成し マスク用絶縁膜４として約１９０ｎ
ｍのリンガラス膜をＣＶＤ法により堆積すも 次にマス
ク用絶縁ｊｌ！４をマスクとして半導体基板ｌの素子分
離領域に深さがｌｌｌＱＯｎｍと一定であり、最小溝幅
が６００ｎｍの第１の溝５を形成する（第１図（ａ））
。次に既知のりソグラフィ技術を用いて接続０２層を形
威したい第１の溝の部分溝５よりも十分大きな開口部１
００を持ち第１の溝５の一部と素子領域２６が同時に露
出するようにレジスト３９をパターニングする（第１図
（ｂ））。レジスト３９とマスク用絶縁膜４をマスクと
して半導体基板ｌの表面の法線に対して約７°の角度で
第１ｎ０層形戊イオン３０をＡｓイオンを一方向から１
５０ＫｅＶで２．０ｘｌＯ”ｃｒ”注入し接続ｎ０層２
７を形成する（第１図（Ｃ））。第１図（ｂ）中に示す
ｘ−ｘ’線に沿った断面の一部が第１図（Ｃ）であ瓜
これらの接続ｎ０層２７ハ 後の工程で形成されるノ
ード電極ｎ０層１９とトランジスタのソース２２を接続
するものであも 一方向からのイオン注入３０を用いる
たム 開口部１００が溝５のイオン注入すべき所望領域
よりも大きくても接続ｎ０層２７が形成でき瓜本実施例
ではｎ０層形成イオン３０としてＡｓイオンを用いたが
これはＡｓイオンを用いると注入の際制御性が良いこと
と、後工程に於ける熱処理において拡散しに（１，ｔ、
ためであも 次にレジスト２９を除去し その上に第１の溝側壁材料
形成用絶縁膜６として約１８０ｎｍのＣＶＤ酸化膜を堆
積する（第１図（ｄ））。その上からＣＨｈガスを用い
たカソードカップリング平行平板型ドライエツチング装
置（以下ＲＩＥ法と称す）により第１の溝側壁材料形成
用絶縁膜６を第１の溝５の側面だけに残留させ、第１の
溝側壁材料７とする（第１図（ｅ）〉。第１図（ｅ）に
おいて第１の溝５中の半導体基板１表面が露出した部分
を再び５ｉＣ１４とＣＨ２Ｆ２ガスを用いたＲＩＥ法に
より約１．５層ｍの深さまでさらに深くエツチングして
第２の溝８を形威し マスク用絶縁膜４と第１の溝側壁
材料７をマスクとして半導体基板Ｉの表面の法線に対し
て約７°の角度からノード電極形成用のＡｓイオン１７
を８０Ｋｅｖで２．０ｘｌＯ”ｃｍ−’注入し第２の溝
８の側壁だケニノード電極となるｎ０層１９を形成した
後（第１図（ｆ））、第２の溝８の両側のｎ０層１９を
分離するために第２の溝８を約３００ｎｍエツチングし
第２の溝８の底部の１１層層１９を除去し 半導体基板
１とｎ１層１９の電気的分離を確実にするためかつチャ
ンネルストッパ層兼素子領域の半導体基板ｌからの電気
的浮き上がりを防止するために半導体基板１の表面の法
線に対して約７°の角度からＢイオン１８を５０ＫｅＶ
で７゜０ｘｉＯ”ｃｍ−”注入り、、ｎ”層１９より深
い領域に９３層２０を形成する（第１図（ｇ））。溝８
の周囲に不純物層を形成する必要性があるたべ ここで
はＡｓイオン１７． Ｂイオン１８注入は４回ステップ
イオン注入を用いも 次に容量酸化膜９として約１０ｎ
ｍの薄い熱酸化膜を形成し セルプレート電極材料１０
としてポリシリコン膜をＣＶＤ法等を用いて第１の溝５
及び第２の溝８に十分埋まる程度例えば約１９０ｎｍ堆
積する（第１図（ｈ））。次にマスク用絶縁膜４を素子
領域２６のエツチングストッパ兼マスクとしてセルプレ
ート電極材料１０を第１の溝５の底面程度までエツチン
グ服 次にマスク用絶縁膜４を除去する（第１図（ｉ）
）。次に第１の溝５の埋め込み材料１４としてＣＶＤ法
等により酸化膜を堆積し 周知の方法により平坦化した
後、通常のＭＯＳ Ｆ ＥＴ作成工程によりドレイン２
１．ソース２２．ゲート２３を有するＭＯ８）ランジス
タを形成する（第１図（ｊ））。
部分すべてにイオン注入マスクを形成していたたム 溝
５の寸法が微細になるとレジスト２９の溝５上の開口部
５０も狭くなり、マスク２９の所望の開口部５０がフォ
ト工程では形成不可能となも 節板 レジスト２９の微
細パターンを溝５の一部を覆って正確に形成すること（
よ 溝５の寸法がフォトグラフィ工程の極限に近い微細
なものになると不可能となも このようになると溝５内
の一部にレジストパターン２９の形成が行なわれない力
＼ または第３図に示すように開口部の底部及び側壁部
のイオン注入すべき一部にレジストが残りこれがマスク
となって溝５の側壁に十分な接続ｎ０層２７が形成され
ず、ノード電極ｎ０層１９とソース２２が接続されない
という問題があった さらにこの問題は溝のアスペクト
比が大きくなるにつれ益々顕著になん またこの問題は
ＤＲＡＭの製造に限ら哄 溝の所望する側壁部にイオン
注入する半導体装置の製造一般に共通の問題であも フ
ォトリソグラフィの解像度が上がってもその分率導体装
置が微細になるた△ 溝のアスペクト比が増しＤＲＡＭ
等の超ＬＳＩの製造において避けては通れない課題の一
つであっｔら 本発明（よ 上述の問題点に鑑みてなされたもので半導
体装置が微細になっても溝の所望する側壁部にイオン注
入でき、素子性能の良好な半導体装置が得られる半導体
装置の製造方法を提供することを目的とすａ 課題を解決するための手段 本発明は上述の課題を解決するた△ 半導体基板に溝を
形成する工程と、前記溝よりも大きな開口を有するイオ
ン注入マスクを形成する工程と、前記イオン注入マスク
を用いて前記半導体基板表面の法線に対して斜めの一方
向より前記開口した溝の側壁の一部にイオン注入を行う
工程とを備えた半導体装置の製造方法であも 作用 本発明は上述の構成により、一方向からのイオン注入に
より、イオンの直進性を用いて、溝より十分大きく開口
したイオン注入マスクをマスクとして溝の側壁の一方に
のみ不純物をドーピングヒ確実に所望の不純物層を形成
できも 実施例 第１図は本発明の一実施例におけるＳＣＣ構造を用いた
ＤＲＡＭセルの製造方法を示す工程断面図であも 以下
第１図を用いて実施例を説明す４半導体基板ｌとしてＰ
型シリコン基板上に第１保護膜２として約５０ｎｍの熱
酸化膜及び第２保護膜３として２２０ｎｍのＣＶＤポリ
シリコンを形成し マスク用絶縁膜４として約１９０ｎ
ｍのリンガラス膜をＣＶＤ法により堆積すも 次にマス
ク用絶縁ｊｌ！４をマスクとして半導体基板ｌの素子分
離領域に深さがｌｌｌＱＯｎｍと一定であり、最小溝幅
が６００ｎｍの第１の溝５を形成する（第１図（ａ））
。次に既知のりソグラフィ技術を用いて接続０２層を形
威したい第１の溝の部分溝５よりも十分大きな開口部１
００を持ち第１の溝５の一部と素子領域２６が同時に露
出するようにレジスト３９をパターニングする（第１図
（ｂ））。レジスト３９とマスク用絶縁膜４をマスクと
して半導体基板ｌの表面の法線に対して約７°の角度で
第１ｎ０層形戊イオン３０をＡｓイオンを一方向から１
５０ＫｅＶで２．０ｘｌＯ”ｃｒ”注入し接続ｎ０層２
７を形成する（第１図（Ｃ））。第１図（ｂ）中に示す
ｘ−ｘ’線に沿った断面の一部が第１図（Ｃ）であ瓜
これらの接続ｎ０層２７ハ 後の工程で形成されるノ
ード電極ｎ０層１９とトランジスタのソース２２を接続
するものであも 一方向からのイオン注入３０を用いる
たム 開口部１００が溝５のイオン注入すべき所望領域
よりも大きくても接続ｎ０層２７が形成でき瓜本実施例
ではｎ０層形成イオン３０としてＡｓイオンを用いたが
これはＡｓイオンを用いると注入の際制御性が良いこと
と、後工程に於ける熱処理において拡散しに（１，ｔ、
ためであも 次にレジスト２９を除去し その上に第１の溝側壁材料
形成用絶縁膜６として約１８０ｎｍのＣＶＤ酸化膜を堆
積する（第１図（ｄ））。その上からＣＨｈガスを用い
たカソードカップリング平行平板型ドライエツチング装
置（以下ＲＩＥ法と称す）により第１の溝側壁材料形成
用絶縁膜６を第１の溝５の側面だけに残留させ、第１の
溝側壁材料７とする（第１図（ｅ）〉。第１図（ｅ）に
おいて第１の溝５中の半導体基板１表面が露出した部分
を再び５ｉＣ１４とＣＨ２Ｆ２ガスを用いたＲＩＥ法に
より約１．５層ｍの深さまでさらに深くエツチングして
第２の溝８を形威し マスク用絶縁膜４と第１の溝側壁
材料７をマスクとして半導体基板Ｉの表面の法線に対し
て約７°の角度からノード電極形成用のＡｓイオン１７
を８０Ｋｅｖで２．０ｘｌＯ”ｃｍ−’注入し第２の溝
８の側壁だケニノード電極となるｎ０層１９を形成した
後（第１図（ｆ））、第２の溝８の両側のｎ０層１９を
分離するために第２の溝８を約３００ｎｍエツチングし
第２の溝８の底部の１１層層１９を除去し 半導体基板
１とｎ１層１９の電気的分離を確実にするためかつチャ
ンネルストッパ層兼素子領域の半導体基板ｌからの電気
的浮き上がりを防止するために半導体基板１の表面の法
線に対して約７°の角度からＢイオン１８を５０ＫｅＶ
で７゜０ｘｉＯ”ｃｍ−”注入り、、ｎ”層１９より深
い領域に９３層２０を形成する（第１図（ｇ））。溝８
の周囲に不純物層を形成する必要性があるたべ ここで
はＡｓイオン１７． Ｂイオン１８注入は４回ステップ
イオン注入を用いも 次に容量酸化膜９として約１０ｎ
ｍの薄い熱酸化膜を形成し セルプレート電極材料１０
としてポリシリコン膜をＣＶＤ法等を用いて第１の溝５
及び第２の溝８に十分埋まる程度例えば約１９０ｎｍ堆
積する（第１図（ｈ））。次にマスク用絶縁膜４を素子
領域２６のエツチングストッパ兼マスクとしてセルプレ
ート電極材料１０を第１の溝５の底面程度までエツチン
グ服 次にマスク用絶縁膜４を除去する（第１図（ｉ）
）。次に第１の溝５の埋め込み材料１４としてＣＶＤ法
等により酸化膜を堆積し 周知の方法により平坦化した
後、通常のＭＯＳ Ｆ ＥＴ作成工程によりドレイン２
１．ソース２２．ゲート２３を有するＭＯ８）ランジス
タを形成する（第１図（ｊ））。
以上のように本実施例では 溝５より十分大きく開口し
たイオン注入マスク３９を用いるたへ 溝のアスペクト
比が増しても所望するレジストパターンが形成できフォ
トグラフィのプロセスマージンが大きくなん また 一
方向からのイオン注入により溝５の一方にのみ従来技術
に比べ確実に不純物層２７を形成でき溝側壁でソースと
ノード電極０１層が確実に接続できも このことはＤＲ
ＡＭの製造において必要不可欠であり、ＤＲＡＭそのも
のの歩留まりに影響を与えも 表 １６ＭＤＲＡＭにおいて従来の方法と本発明の方法との
マスク形成、不純物層の形成及び素子のソースとノード
電極接続の歩留まりを比較した結果を表に示も 本発明
の方法は従来の方法に比ベマスク形成が確実に行なわれ
るたべ 一方向からのイオン注入により溝の側壁の一方
にのみ不純物層が形成でき、そのためソースとノード電
極が確実に接続でき素子のソースとノード電極接続の歩
留まりが３０％から８０％に向上できた この歩留まり
が１００％にならないのはバーチクルの要因である。
たイオン注入マスク３９を用いるたへ 溝のアスペクト
比が増しても所望するレジストパターンが形成できフォ
トグラフィのプロセスマージンが大きくなん また 一
方向からのイオン注入により溝５の一方にのみ従来技術
に比べ確実に不純物層２７を形成でき溝側壁でソースと
ノード電極０１層が確実に接続できも このことはＤＲ
ＡＭの製造において必要不可欠であり、ＤＲＡＭそのも
のの歩留まりに影響を与えも 表 １６ＭＤＲＡＭにおいて従来の方法と本発明の方法との
マスク形成、不純物層の形成及び素子のソースとノード
電極接続の歩留まりを比較した結果を表に示も 本発明
の方法は従来の方法に比ベマスク形成が確実に行なわれ
るたべ 一方向からのイオン注入により溝の側壁の一方
にのみ不純物層が形成でき、そのためソースとノード電
極が確実に接続でき素子のソースとノード電極接続の歩
留まりが３０％から８０％に向上できた この歩留まり
が１００％にならないのはバーチクルの要因である。
な耘 本実施例ではＤＲＡＭセルの製造方法について説
明した爪 溝の所望する側壁部にイオン注入する半導体
装置全般に利用できることは言うまでもなＬｌ 発明の効果 以上の説明から明らかなように 本発明によれば 一方
向からのイオン注入により、イオンの直進性を用いて、
溝より十分大きく開口したイオン注入マスクをマスクと
して溝の側壁の一方にのみ不純物をドーピングし 確実
に所望の不純物層を形成できも 従って、本発明は微細
構造の高密度集積化回路の歩留まり良い高精度な製造に
大きく寄与するものであも
明した爪 溝の所望する側壁部にイオン注入する半導体
装置全般に利用できることは言うまでもなＬｌ 発明の効果 以上の説明から明らかなように 本発明によれば 一方
向からのイオン注入により、イオンの直進性を用いて、
溝より十分大きく開口したイオン注入マスクをマスクと
して溝の側壁の一方にのみ不純物をドーピングし 確実
に所望の不純物層を形成できも 従って、本発明は微細
構造の高密度集積化回路の歩留まり良い高精度な製造に
大きく寄与するものであも
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面は 第２図は従来の半導体装置の製造
方法を示す工程断面は 第３図は従来のレジストマスク
形成時の問題点を説明するための断面図であも
法を示す工程断面は 第２図は従来の半導体装置の製造
方法を示す工程断面は 第３図は従来のレジストマスク
形成時の問題点を説明するための断面図であも
Claims (4)
- （１）半導体基板に溝を形成する工程と、前記溝よりも
大きな開口を有するイオン注入マスクを形成する工程と
、前記イオン注入マスクを用いて前記半導体基板表面の
法線に対して斜めの一方向より前記開口した溝の側壁の
一部にイオン注入を行う工程とを備えた半導体装置の製
造方法。 - （２）イオン注入マスクは溝の外側に形成していること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）イオン注入マスクをフォトレジストとすることを
特徴とする特許請求の範囲第１項記載の半導体装置の製
造方法。 - （４）半導体基板に第１の溝を形成する工程と、前記第
１の溝よりも大きな開口を有するイオン注入マスクを形
成する工程と、前記イオン注入マスクを用いて前記半導
体基板表面の法線に対して斜めの一方向より前記開口し
た第１の溝の側壁の一部にイオン注入を行う工程と、前
記半導体基板上に膜を堆積し異方性の強いエッチングに
より前記堆積膜をエッチングして前記第１の溝の側壁だ
けに前記堆積膜を残す工程と、前記第１の溝中の半導体
基板が露出した部分をさらに深くエッチングして第２の
溝を形成する工程と、前記第２の溝の側壁に前記第１の
溝の側壁に注入したイオンと同種のイオンをドーピング
して前記第１の溝の側壁と前記第２の溝の側壁の不純物
層を連続に形成する工程とを備えた半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221987A JPH0384924A (ja) | 1989-08-29 | 1989-08-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1221987A JPH0384924A (ja) | 1989-08-29 | 1989-08-29 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0384924A true JPH0384924A (ja) | 1991-04-10 |
Family
ID=16775304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1221987A Pending JPH0384924A (ja) | 1989-08-29 | 1989-08-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0384924A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5328854A (en) * | 1993-03-31 | 1994-07-12 | At&T Bell Laboratories | Fabrication of electronic devices with an internal window |
| US5347533A (en) * | 1991-09-17 | 1994-09-13 | Fujitsu Limited | Optical semiconductor device, method of producing the optical semiconductor device, and laser device using optical semiconductor devices |
| US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
| WO2000072377A1 (de) * | 1999-05-20 | 2000-11-30 | Infineon Technologies Ag | Verfahren zur erzeugung eines vergrabenen kontakts einer speicherzellenanordnung |
| WO2002001607A3 (en) * | 2000-06-23 | 2002-05-23 | Infineon Technologies Corp | Method of producing trench capacitor buried strap |
-
1989
- 1989-08-29 JP JP1221987A patent/JPH0384924A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5347533A (en) * | 1991-09-17 | 1994-09-13 | Fujitsu Limited | Optical semiconductor device, method of producing the optical semiconductor device, and laser device using optical semiconductor devices |
| US5328854A (en) * | 1993-03-31 | 1994-07-12 | At&T Bell Laboratories | Fabrication of electronic devices with an internal window |
| US5874346A (en) * | 1996-05-23 | 1999-02-23 | Advanced Micro Devices, Inc. | Subtrench conductor formation with large tilt angle implant |
| US6066885A (en) * | 1996-05-23 | 2000-05-23 | Advanced Micro Devices, Inc. | Subtrench conductor formed with large tilt angle implant |
| WO2000072377A1 (de) * | 1999-05-20 | 2000-11-30 | Infineon Technologies Ag | Verfahren zur erzeugung eines vergrabenen kontakts einer speicherzellenanordnung |
| WO2002001607A3 (en) * | 2000-06-23 | 2002-05-23 | Infineon Technologies Corp | Method of producing trench capacitor buried strap |
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